JPH10111850A - アレイディスク装置の互換性制御方式 - Google Patents
アレイディスク装置の互換性制御方式Info
- Publication number
- JPH10111850A JPH10111850A JP8263227A JP26322796A JPH10111850A JP H10111850 A JPH10111850 A JP H10111850A JP 8263227 A JP8263227 A JP 8263227A JP 26322796 A JP26322796 A JP 26322796A JP H10111850 A JPH10111850 A JP H10111850A
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- JP
- Japan
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- dma
- logical configuration
- control parameters
- disk device
- buffer
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Abstract
(57)【要約】
【課題】 アレイディスク装置において、調達先（購入
先）の異るものが混在する複数の論理構成ディスクを備
える場合に互換制御を高速化する。 【解決手段】 中間バッファを新たに設けることなく、
制御パラメータはＤＭＡバッファ１２〜１５上の任意の
アドレスに編集し、編集したアドレスからＤＭＡ転送を
開始する。また、アレイディスク装置１７のような複数
の論理構成ディスク８〜１１への互換性制御を高速化す
るために、同一ベンダの複数のＤＭＡバッファ１２，１
４，１５にＣＰＵ１６が同時に制御パラメータを書き込
みことを可能にし、上位装置１から論理構成ディスク８
〜１１への制御パラメータの送信を高速化する。さら
に、論理構成ディスク８〜１１からの制御パラメータを
早く転送の終了したＤＭＡバッファ１４上に編集するこ
とにより、アレイディスク装置１７から上位装置１への
制御パラメータの送信を高速化する。
先）の異るものが混在する複数の論理構成ディスクを備
える場合に互換制御を高速化する。 【解決手段】 中間バッファを新たに設けることなく、
制御パラメータはＤＭＡバッファ１２〜１５上の任意の
アドレスに編集し、編集したアドレスからＤＭＡ転送を
開始する。また、アレイディスク装置１７のような複数
の論理構成ディスク８〜１１への互換性制御を高速化す
るために、同一ベンダの複数のＤＭＡバッファ１２，１
４，１５にＣＰＵ１６が同時に制御パラメータを書き込
みことを可能にし、上位装置１から論理構成ディスク８
〜１１への制御パラメータの送信を高速化する。さら
に、論理構成ディスク８〜１１からの制御パラメータを
早く転送の終了したＤＭＡバッファ１４上に編集するこ
とにより、アレイディスク装置１７から上位装置１への
制御パラメータの送信を高速化する。
Description
【０００１】
【発明の属する技術分野】本発明は、アレイディスク装
置の互換性制御方式に関し、特にアレイディスク装置を
構成する複数の論理構成ディスクの互換制御に関する。
置の互換性制御方式に関し、特にアレイディスク装置を
構成する複数の論理構成ディスクの互換制御に関する。
【０００２】
【従来の技術】従来の磁気ディスク装置（以下、ディス
ク装置という）の互換制御に関しては、図４に示すよう
に、ＤＭＡバッファの他に中間バッファを有し、制御パ
ラメータを編集して磁気ディスクの互換性を保持し、デ
ータのみを上位装置と下位装置であるディスク装置との
間で直接転送する方法がある（例えば、特開昭５９−６
０５５３号公報）。
ク装置という）の互換制御に関しては、図４に示すよう
に、ＤＭＡバッファの他に中間バッファを有し、制御パ
ラメータを編集して磁気ディスクの互換性を保持し、デ
ータのみを上位装置と下位装置であるディスク装置との
間で直接転送する方法がある（例えば、特開昭５９−６
０５５３号公報）。
【０００３】また、アレイディスク装置のように、複数
の論理構成ディスクを使用することによりって頼性を高
めるものでは、それらのディスク装置が必らずしも同じ
仕様ではない場合（例えば、調達先（購入先）の異るも
のが混在しているような場合）には、論理構成ディスク
に互換性を持たせて動作制御を行う必要がある。
の論理構成ディスクを使用することによりって頼性を高
めるものでは、それらのディスク装置が必らずしも同じ
仕様ではない場合（例えば、調達先（購入先）の異るも
のが混在しているような場合）には、論理構成ディスク
に互換性を持たせて動作制御を行う必要がある。
【０００４】このような場合、ＤＭＡ転送の終了後に、
それぞれの論理構成ディスクの仕様に合わせて制御パラ
メータを中間バッファに編集し、それに基づいて転送制
御を行うので多くの時間を要し、また、論理構成ディス
クそれぞれを非同期に転送可能とするには中間バッファ
も論理構成ディスク分の記憶容量がが必要となり、時間
とともにコストがかさむこととなる。
それぞれの論理構成ディスクの仕様に合わせて制御パラ
メータを中間バッファに編集し、それに基づいて転送制
御を行うので多くの時間を要し、また、論理構成ディス
クそれぞれを非同期に転送可能とするには中間バッファ
も論理構成ディスク分の記憶容量がが必要となり、時間
とともにコストがかさむこととなる。
【０００５】
【発明が解決しようとする課題】上述したように、仕様
の異る複数の論理構成ディスクを用いたアレイディスク
装置では、各論理構成ディスクごとに制御パラメータを
編集する必要があり、そのための時間がかかり、また、
制御パラメータを編集するには新規に中間バッファを備
える必要がある。
の異る複数の論理構成ディスクを用いたアレイディスク
装置では、各論理構成ディスクごとに制御パラメータを
編集する必要があり、そのための時間がかかり、また、
制御パラメータを編集するには新規に中間バッファを備
える必要がある。
【０００６】本発明の目的は、このような課題を解決す
るため、ＤＭＡバッファを使用して制御パラメータの編
集を行い、任意のＤＭＡバッファのアドレスからＤＭＡ
転送することによって中間バッファを不要とするととも
に、同じベンダの複数のＤＭＡバッファに同時に編集パ
ラメータを書き込むことにより、制御パラメータを編集
を行う。また、論理構成ディスクからの制御パラメータ
の編集については、ＤＭＡ転送が早く終了したＤＭＡバ
ッファ上に編集することにより、互換制御を高速化する
ことにある。
るため、ＤＭＡバッファを使用して制御パラメータの編
集を行い、任意のＤＭＡバッファのアドレスからＤＭＡ
転送することによって中間バッファを不要とするととも
に、同じベンダの複数のＤＭＡバッファに同時に編集パ
ラメータを書き込むことにより、制御パラメータを編集
を行う。また、論理構成ディスクからの制御パラメータ
の編集については、ＤＭＡ転送が早く終了したＤＭＡバ
ッファ上に編集することにより、互換制御を高速化する
ことにある。
【０００７】
【課題を解決するための手段】本発明は、異るベンダか
らなる複数の論理構成ディスクと、上位装置および前記
複数の論理構成ディスクに接続され前記各論理構成ディ
スクごとに非同期に転送可能でかつ任意のアドレスから
送受信を行うＤＭＡ(Direct Memory Access)コントロー
ラと、このＤＭＡコントローラに接続され前記複数の論
理構成ディスクにそれぞれ対応する複数のＤＭＡバッフ
ァと、これらの複数のＤＭＡバッファを選択し任意のア
ドレスにアクセス可能なＤＭＡバッファセレクト制御回
路とを備えることを特徴とする。
らなる複数の論理構成ディスクと、上位装置および前記
複数の論理構成ディスクに接続され前記各論理構成ディ
スクごとに非同期に転送可能でかつ任意のアドレスから
送受信を行うＤＭＡ(Direct Memory Access)コントロー
ラと、このＤＭＡコントローラに接続され前記複数の論
理構成ディスクにそれぞれ対応する複数のＤＭＡバッフ
ァと、これらの複数のＤＭＡバッファを選択し任意のア
ドレスにアクセス可能なＤＭＡバッファセレクト制御回
路とを備えることを特徴とする。
【０００８】また、ＤＭＡにより前記ＤＭＡバッファに
転送された制御パラメータを同じＤＭＡバッファの任意
のアドレス上に編集し、この任意のアドレスから編集さ
れた制御パラメータを送出することを特徴とし、さら
に、前記複数のＤＭＡバッファに、各ベンダごとに同時
に書き込むことにより、前記複数の論理構成ディスクへ
の制御パラメータを送出し、この制御パラメータの受信
時はパラメータ受信が早く終了したＤＭＡバッファ上
に、アレイディスク装置としての制御パラメータを編集
することを特徴とする。
転送された制御パラメータを同じＤＭＡバッファの任意
のアドレス上に編集し、この任意のアドレスから編集さ
れた制御パラメータを送出することを特徴とし、さら
に、前記複数のＤＭＡバッファに、各ベンダごとに同時
に書き込むことにより、前記複数の論理構成ディスクへ
の制御パラメータを送出し、この制御パラメータの受信
時はパラメータ受信が早く終了したＤＭＡバッファ上
に、アレイディスク装置としての制御パラメータを編集
することを特徴とする。
【０００９】本発明では、新規に中間バッファを設ける
ことなく、制御パラメータはＤＭＡバッファ上の任意の
アドレスに編集し、編集したアドレスからＤＭＡへ転送
を開始する。また、ベンダ（購入先）の異るものが混在
するアレイディスク装置の複数の論理構成ディスクへの
互換性制御を高速化するために、同一ベンダの複数のＤ
ＭＡバッファにＣＰＵが同時に制御パラメータを書き込
むことを可能とし、さらに、論理構成ディスクからの制
御パラメータを転送の早く終了したＤＭＡバッファ上に
編集する。
ことなく、制御パラメータはＤＭＡバッファ上の任意の
アドレスに編集し、編集したアドレスからＤＭＡへ転送
を開始する。また、ベンダ（購入先）の異るものが混在
するアレイディスク装置の複数の論理構成ディスクへの
互換性制御を高速化するために、同一ベンダの複数のＤ
ＭＡバッファにＣＰＵが同時に制御パラメータを書き込
むことを可能とし、さらに、論理構成ディスクからの制
御パラメータを転送の早く終了したＤＭＡバッファ上に
編集する。
【００１０】これにより、同一ベンダの制御パラメータ
の編集を１つのＤＭＡバッファごとに行うよりも、早く
終了することできる。また、制御パラメータの受信の早
く終了したＤＭＡバッファに編集することにより、すべ
ての転送が終了するよりも早く編集作業を開始できるた
め、互換制御を高速化できる。
の編集を１つのＤＭＡバッファごとに行うよりも、早く
終了することできる。また、制御パラメータの受信の早
く終了したＤＭＡバッファに編集することにより、すべ
ての転送が終了するよりも早く編集作業を開始できるた
め、互換制御を高速化できる。
【００１１】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００１２】図１は、本発明の一実施の形態を示すブロ
ック図である。図１を参照すると、本発明は、上位装置
１とこれに上位インタフェイス２を介して接続されるア
レイディスク装置１７とから構成される。また、アレイ
ディスク装置１７は、ＤＭＡコントローラ３およびＤＭ
Ａバッファセレクト制御回路１８にそれぞれ接続される
ＤＭＡバッファ１２〜１５と、同様に下位インタフェイ
ス４〜７を介してそれぞれ接続される論理構成ディスク
８〜１１と、ＤＭＡコントローラ３およびＤＭＡバッフ
ァセレクト制御回路１８を制御するＣＰＵ１６とを備え
ている。そして、ＤＭＡコントローラ３は上位インタフ
ェイス２を介して接続されている。
ック図である。図１を参照すると、本発明は、上位装置
１とこれに上位インタフェイス２を介して接続されるア
レイディスク装置１７とから構成される。また、アレイ
ディスク装置１７は、ＤＭＡコントローラ３およびＤＭ
Ａバッファセレクト制御回路１８にそれぞれ接続される
ＤＭＡバッファ１２〜１５と、同様に下位インタフェイ
ス４〜７を介してそれぞれ接続される論理構成ディスク
８〜１１と、ＤＭＡコントローラ３およびＤＭＡバッフ
ァセレクト制御回路１８を制御するＣＰＵ１６とを備え
ている。そして、ＤＭＡコントローラ３は上位インタフ
ェイス２を介して接続されている。
【００１３】ここで、本実施例においては、アレイディ
スク装置１７の論理構成ディスク８〜１１が、ベンダ
（購入先）の異るものが混在しており、論理構成ディス
ク８，１０，１１は同じベンダＡのものであり、論理構
成ディスク９は他のベンダＢのものであると仮定する。
スク装置１７の論理構成ディスク８〜１１が、ベンダ
（購入先）の異るものが混在しており、論理構成ディス
ク８，１０，１１は同じベンダＡのものであり、論理構
成ディスク９は他のベンダＢのものであると仮定する。
【００１４】次に、ＤＭＡコントローラ３は、それぞれ
論理構成ディスク８〜１１ごとに非同期に転送が可能で
あり、任意のアドレスから送受信が可能である。論理構
成ディスク８〜１１にはそれぞれＤＭＡバッファ１２〜
１５が接続しており、これらのＤＭＡバッファ１２〜１
５は、ＣＰＵ１６からＤＭＡバッファセレクト制御回路
１８を介して選択され、任意のアドレスにアクセス可能
である。そして、電源投入されたアレイディスク装置１
７は、論理構成ディスク８〜１１のウォームアップ終了
後、ＣＰＵ１６により直ちにベンダの確認を行うように
構成されている。
論理構成ディスク８〜１１ごとに非同期に転送が可能で
あり、任意のアドレスから送受信が可能である。論理構
成ディスク８〜１１にはそれぞれＤＭＡバッファ１２〜
１５が接続しており、これらのＤＭＡバッファ１２〜１
５は、ＣＰＵ１６からＤＭＡバッファセレクト制御回路
１８を介して選択され、任意のアドレスにアクセス可能
である。そして、電源投入されたアレイディスク装置１
７は、論理構成ディスク８〜１１のウォームアップ終了
後、ＣＰＵ１６により直ちにベンダの確認を行うように
構成されている。
【００１５】次に、このように構成された本実施例の動
作について説明する。
作について説明する。
【００１６】図２は、制御パラメータを上位装置から受
信し論理構成ディスク８〜１１に送信する処理の流れを
示すフローチャートである。図２を参照すると、まず、
Ｆ１において、上位装置１から制御パラメータ送信コマ
ンドを受信したアレイディスク装置１７は、制御パラメ
ータを受信するために、Ｆ２において、ＤＭＡコントロ
ーラ３にＤＭＡ転送をＤＭＡバッファの任意のアドレス
から開始させる。ＤＭＡコントローラ３は、ＤＭＡバッ
ファ１２〜１５のすべて、もしくはいずれか１つに制御
パラメータを受信し、転送の終了をＣＰＵ１６に知らせ
る。
信し論理構成ディスク８〜１１に送信する処理の流れを
示すフローチャートである。図２を参照すると、まず、
Ｆ１において、上位装置１から制御パラメータ送信コマ
ンドを受信したアレイディスク装置１７は、制御パラメ
ータを受信するために、Ｆ２において、ＤＭＡコントロ
ーラ３にＤＭＡ転送をＤＭＡバッファの任意のアドレス
から開始させる。ＤＭＡコントローラ３は、ＤＭＡバッ
ファ１２〜１５のすべて、もしくはいずれか１つに制御
パラメータを受信し、転送の終了をＣＰＵ１６に知らせ
る。
【００１７】次に、Ｆ３において、ＤＭＡ転送の終了を
確認したＣＰＵ１６は、制御パラメータの保持されたＤ
ＭＡバッファ１２〜１５のすべて、もしくはいずれか１
つのＤＭＡバッファから制御パラメータを読み出す。
確認したＣＰＵ１６は、制御パラメータの保持されたＤ
ＭＡバッファ１２〜１５のすべて、もしくはいずれか１
つのＤＭＡバッファから制御パラメータを読み出す。
【００１８】このとき、ＤＭＡバッファセレクト制御回
路１８は、ＣＰＵ１６により制御パラメータの保持され
たＤＭＡバッファをセレクトするように制御され、編集
した制御パラメータを各論理ディスクに転送するため、
ＤＭＡバッファ１２，１４，１５に対して制御パラメー
タを書き込めるように命令される。
路１８は、ＣＰＵ１６により制御パラメータの保持され
たＤＭＡバッファをセレクトするように制御され、編集
した制御パラメータを各論理ディスクに転送するため、
ＤＭＡバッファ１２，１４，１５に対して制御パラメー
タを書き込めるように命令される。
【００１９】そして、ＤＭＡバッファ１２，１４，１５
への同時書き込みを可能とし（Ｆ４）、ベンダＡ用、す
なわち論理構成ディスク８，１０，１１の制御パラメー
タをＤＭＡバッファ１２，１４，１５の任意のアドレス
に編集し（Ｆ５）、ＤＭＡ転送により論理構成ディスク
８，１０，１１へ送信し、ベンダＡ用の制御パラメータ
の編集転送を開始する（Ｆ６）。
への同時書き込みを可能とし（Ｆ４）、ベンダＡ用、す
なわち論理構成ディスク８，１０，１１の制御パラメー
タをＤＭＡバッファ１２，１４，１５の任意のアドレス
に編集し（Ｆ５）、ＤＭＡ転送により論理構成ディスク
８，１０，１１へ送信し、ベンダＡ用の制御パラメータ
の編集転送を開始する（Ｆ６）。
【００２０】次に、ＤＭＡバッファ１３への書き込みを
ＤＭＡセレクト制御回路１８により可能とし（Ｆ７）、
ベンダＢ用、すなわち論理構成ディスク９の制御パラメ
ータを編集して任意のアドレスに書き込む（Ｆ８）。そ
して、論理構成ディスク１０に対して制御パラメータを
送信するため、ＣＰＵ１６はＤＭＡ転送の開始をＤＭＡ
コントローラ３に指示し（Ｆ９）、すべてのＤＭＡ転送
の終了を確認し（Ｆ１０）、制御パラメータ送信コマン
ドを終了する（Ｆ１１）。
ＤＭＡセレクト制御回路１８により可能とし（Ｆ７）、
ベンダＢ用、すなわち論理構成ディスク９の制御パラメ
ータを編集して任意のアドレスに書き込む（Ｆ８）。そ
して、論理構成ディスク１０に対して制御パラメータを
送信するため、ＣＰＵ１６はＤＭＡ転送の開始をＤＭＡ
コントローラ３に指示し（Ｆ９）、すべてのＤＭＡ転送
の終了を確認し（Ｆ１０）、制御パラメータ送信コマン
ドを終了する（Ｆ１１）。
【００２１】続いて、図３は、制御パラメータをアレイ
ディスク装置から応答する場合の処理の流れを示すフロ
ーチャートである。図３を参照すると、まず、Ｌ１にお
いて、上位装置１から制御パラメータ受信コマンドを受
信したアレイディスク装置１７は、Ｌ２において、各論
理構成ディスク８〜１１ごとにＤＭＡ転送による制御パ
ラメータの受信をＤＭＡコントローラ３により行う。
ディスク装置から応答する場合の処理の流れを示すフロ
ーチャートである。図３を参照すると、まず、Ｌ１にお
いて、上位装置１から制御パラメータ受信コマンドを受
信したアレイディスク装置１７は、Ｌ２において、各論
理構成ディスク８〜１１ごとにＤＭＡ転送による制御パ
ラメータの受信をＤＭＡコントローラ３により行う。
【００２２】次に、Ｌ３により、ＤＭＡ転送が最初に終
了した論理構成ディスクを１０とすると、ＤＭＡバッフ
ァ１４上にアレイディスク装置１７としての制御パラメ
ータを編集し（Ｌ４，Ｌ５）、他のＤＭＡ転送の終了を
確認時に随時ＤＭＡバッファ１４上で各ＤＭＡバッファ
１２，１３，１５の制御パラメータを編集する（Ｌ６〜
Ｌ１０））。
了した論理構成ディスクを１０とすると、ＤＭＡバッフ
ァ１４上にアレイディスク装置１７としての制御パラメ
ータを編集し（Ｌ４，Ｌ５）、他のＤＭＡ転送の終了を
確認時に随時ＤＭＡバッファ１４上で各ＤＭＡバッファ
１２，１３，１５の制御パラメータを編集する（Ｌ６〜
Ｌ１０））。
【００２３】そして、編集処理を完了すると（Ｌ１
１）、上位装置１にＤＭＡバッファ１４より制御パラメ
ータを送信し（Ｌ１２）、すべてのＤＭＡ転送の終了を
確認し（Ｌ１３）、制御パラメータ受信コマンドを終了
する（Ｆ１４）。
１）、上位装置１にＤＭＡバッファ１４より制御パラメ
ータを送信し（Ｌ１２）、すべてのＤＭＡ転送の終了を
確認し（Ｌ１３）、制御パラメータ受信コマンドを終了
する（Ｆ１４）。
【００２４】なお、ＤＭＡバッファ１４への編集は任意
のアドレスに可能であり、すべての制御パラメータは一
度のＤＭＡ転送で送出可能である。また、各論理構成デ
ィスク８〜１１の編集した制御パラメータは、各ＤＭＡ
バッファ１２〜１５から順次上位装置１に送出すること
も可能である。
のアドレスに可能であり、すべての制御パラメータは一
度のＤＭＡ転送で送出可能である。また、各論理構成デ
ィスク８〜１１の編集した制御パラメータは、各ＤＭＡ
バッファ１２〜１５から順次上位装置１に送出すること
も可能である。
【００２５】
【発明の効果】以上説明したように本発明は、制御パラ
メータの編集をＤＭＡバッファ上で行うため、中間バッ
ファの削除が可能になり、同時に複数のＤＭＡバッファ
において編集可能であるため、調達先（購入先）の異る
ものが混在するアレイディスク装置の論理構成ディスク
への互換性処理の高速化が可能になるという効果があ
る。
メータの編集をＤＭＡバッファ上で行うため、中間バッ
ファの削除が可能になり、同時に複数のＤＭＡバッファ
において編集可能であるため、調達先（購入先）の異る
ものが混在するアレイディスク装置の論理構成ディスク
への互換性処理の高速化が可能になるという効果があ
る。
【図１】本発明の一実施の形態を示すブロック図であ
る。
る。
【図２】本発明において制御パラメータを上位装置から
受信し論理構成ディスク８〜１１に送信する処理の流れ
を示すフローチャートである。
受信し論理構成ディスク８〜１１に送信する処理の流れ
を示すフローチャートである。
【図３】本発明において制御パラメータをアレイディス
ク装置から応答する場合の処理の流れを示すフローチャ
ートである。
ク装置から応答する場合の処理の流れを示すフローチャ
ートである。
【図４】従来における構成の一例を示すブロック図であ
る。
る。
１ 上位装置 ２ 上位インタフェイス ３ ＤＭＡコントローラ ４〜７ 下位インタフェイス ８〜１１ 論理構成ディスク １２〜１５ ＤＭＡバッファ １６ ＣＰＵ １７ アレイディスク装置 １８ ＤＭＡバッファセレクト制御回路
Claims (3)
- 【請求項１】 異るベンダからなる複数の論理構成ディ
スクと、上位装置および前記複数の論理構成ディスクに
接続され前記各論理構成ディスクごとに非同期に転送可
能でかつ任意のアドレスから送受信を行うＤＭＡ(Direc
t Memory Access)コントローラと、このＤＭＡコントロ
ーラに接続され前記複数の論理構成ディスクにそれぞれ
対応する複数のＤＭＡバッファと、これらの複数のＤＭ
Ａバッファを選択し任意のアドレスにアクセス可能なＤ
ＭＡバッファセレクト制御回路とを備えることを特徴と
するアレイディスク装置。 - 【請求項２】 ＤＭＡにより前記ＤＭＡバッファに転送
された制御パラメータを同じＤＭＡバッファの任意のア
ドレス上に編集し、この任意のアドレスから編集された
制御パラメータを送出することを特徴とする請求項１記
載のアレイディスク装置の互換性制御方式。 - 【請求項３】 前記複数のＤＭＡバッファに、各ベンダ
ごとに同時に書き込むことにより、前記複数の論理構成
ディスクへの制御パラメータを送出し、この制御パラメ
ータの受信時はパラメータ受信が早く終了したＤＭＡバ
ッファ上に、アレイディスク装置としての制御パラメー
タを編集することを特徴とする請求項１記載のアレイデ
ィスク装置の互換性制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8263227A JPH10111850A (ja) | 1996-10-03 | 1996-10-03 | アレイディスク装置の互換性制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8263227A JPH10111850A (ja) | 1996-10-03 | 1996-10-03 | アレイディスク装置の互換性制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10111850A true JPH10111850A (ja) | 1998-04-28 |
Family
ID=17386553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8263227A Pending JPH10111850A (ja) | 1996-10-03 | 1996-10-03 | アレイディスク装置の互換性制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10111850A (ja) |
-
1996
- 1996-10-03 JP JP8263227A patent/JPH10111850A/ja active Pending
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| Date | Code | Title | Description |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010403 |