JPH10108464A - 整流回路 - Google Patents
整流回路Info
- Publication number
- JPH10108464A JPH10108464A JP27549696A JP27549696A JPH10108464A JP H10108464 A JPH10108464 A JP H10108464A JP 27549696 A JP27549696 A JP 27549696A JP 27549696 A JP27549696 A JP 27549696A JP H10108464 A JPH10108464 A JP H10108464A
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- JP
- Japan
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- voltage
- rectifying
- rectifier circuit
- circuit
- rectifying circuit
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- Pending
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Abstract
(57)【要約】
【課題】 整流時の電圧降下の少ない整流回路を得る。
【解決手段】 ＭＯＳＦＥＴ３のソース・ドレイン間に
等価的に内蔵される寄生ダイオード４を整流素子とし
て、利用する整流回路。
等価的に内蔵される寄生ダイオード４を整流素子とし
て、利用する整流回路。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＣ−ＤＣコンバ
ータ等に用いられる整流回路に関するものである。
ータ等に用いられる整流回路に関するものである。
【０００２】
【従来の技術】図６に、従来の交流電圧を直流電圧に整
流する回路構成の例を示す。図６（ａ）に示すように、
半波整流回路は整流素子として１個の整流用ダイオード
１と１個の平滑コンデンサ２からなる。半波整流回路の
各部の電圧波形は、図７に示すように、Ａ点に正弦波波
形の交流電圧Ｖ1が印加されると、Ｂ点には、整流用ダ
イオード１で整流された電圧（破線で示す）がコンデン
サ２により平滑され、直流の出力電圧Ｖ2となる。図８
に、整流用ダイオードの順方向特性を示す。順電圧と順
電流は、ほぼ比例関係にあるが、順電圧をかけても順電
流が流れない領域があり、順電圧の増加によって順電流
が流れ始める順電圧の立上がり電圧ＶFOは、一般に０.
６〜０.７Ｖである。直流の出力電圧Ｖ2は、交流の入力
電圧Ｖ1から前記ＶF0と整流素子の内部抵抗による電圧
降下分を引いた値となる。図６（ｂ）に、全波整流回路
の回路図を示す。全波整流回路は、半波整流回路に比べ
て、整流後の電圧が実行値で２1/2倍となり、さらに、
平滑後の出力電圧リップルも小さく抑えられるという特
徴があるものの、前記立上がり電圧ＶFOによる電圧の降
下は、順電流が整流素子を２回通るため、半波整流の２
倍になる。
流する回路構成の例を示す。図６（ａ）に示すように、
半波整流回路は整流素子として１個の整流用ダイオード
１と１個の平滑コンデンサ２からなる。半波整流回路の
各部の電圧波形は、図７に示すように、Ａ点に正弦波波
形の交流電圧Ｖ1が印加されると、Ｂ点には、整流用ダ
イオード１で整流された電圧（破線で示す）がコンデン
サ２により平滑され、直流の出力電圧Ｖ2となる。図８
に、整流用ダイオードの順方向特性を示す。順電圧と順
電流は、ほぼ比例関係にあるが、順電圧をかけても順電
流が流れない領域があり、順電圧の増加によって順電流
が流れ始める順電圧の立上がり電圧ＶFOは、一般に０.
６〜０.７Ｖである。直流の出力電圧Ｖ2は、交流の入力
電圧Ｖ1から前記ＶF0と整流素子の内部抵抗による電圧
降下分を引いた値となる。図６（ｂ）に、全波整流回路
の回路図を示す。全波整流回路は、半波整流回路に比べ
て、整流後の電圧が実行値で２1/2倍となり、さらに、
平滑後の出力電圧リップルも小さく抑えられるという特
徴があるものの、前記立上がり電圧ＶFOによる電圧の降
下は、順電流が整流素子を２回通るため、半波整流の２
倍になる。
【０００３】
【発明が解決しようとする課題】従来の整流回路につい
て、例を挙げて説明する。必要な直流電圧が５Ｖrmsで
あるとき、従来の整流回路において、整流用ダイオード
のＶF0の電圧降下分０.６〜０.７Ｖは、約１０％に相当
し、無視できなくなり、所望の出力電圧を取り出すため
には、入力電圧を上げる等の対策が必要になり、回路の
効率が低下してしまう。即ち、本発明は、整流時の電圧
降下の少ない整流回路を得るものである。
て、例を挙げて説明する。必要な直流電圧が５Ｖrmsで
あるとき、従来の整流回路において、整流用ダイオード
のＶF0の電圧降下分０.６〜０.７Ｖは、約１０％に相当
し、無視できなくなり、所望の出力電圧を取り出すため
には、入力電圧を上げる等の対策が必要になり、回路の
効率が低下してしまう。即ち、本発明は、整流時の電圧
降下の少ない整流回路を得るものである。
【０００４】
【課題を解決するための手段】本発明は、ＭＯＳＦＥＴ
のソース・ドレイン間に等価的に内蔵される寄生ダイオ
ードを整流素子として利用して、交流電圧を直流電圧に
整流することにより、電圧降下の少ない整流回路を提供
するものである。
のソース・ドレイン間に等価的に内蔵される寄生ダイオ
ードを整流素子として利用して、交流電圧を直流電圧に
整流することにより、電圧降下の少ない整流回路を提供
するものである。
【０００５】
【実施例】以下に本発明の実施例を説明する。
【０００６】（実施例１）以下、本発明の第１の実施例
を図を用いて説明する。図２に、第１の実施例の回路図
を示す。本実施例は、従来用いた整流用ダイオードの代
わりに整流素子としてＭＯＳＦＥＴ３を使用した半波整
流回路である。ＭＯＳＦＥＴ３には、構造上、等価的に
ドレイン−ソース間に寄生ダイオード４を持つ特徴があ
る。この寄生ダイオード４の順電圧の立上がり電圧ＶF0
は、約０.３Ｖであり、本実施例での電圧降下は、従来
の整流用ダイオードに比べ半減した。半波整流回路とし
ての動作原理は、従来例の整流用ダイオードを使用した
場合と同様である。
を図を用いて説明する。図２に、第１の実施例の回路図
を示す。本実施例は、従来用いた整流用ダイオードの代
わりに整流素子としてＭＯＳＦＥＴ３を使用した半波整
流回路である。ＭＯＳＦＥＴ３には、構造上、等価的に
ドレイン−ソース間に寄生ダイオード４を持つ特徴があ
る。この寄生ダイオード４の順電圧の立上がり電圧ＶF0
は、約０.３Ｖであり、本実施例での電圧降下は、従来
の整流用ダイオードに比べ半減した。半波整流回路とし
ての動作原理は、従来例の整流用ダイオードを使用した
場合と同様である。
【０００７】（実施例２）本発明の第２の実施例を図を
用いて説明する。図１に、本発明の全波整流の回路図を
示す。図１中、実線の矢印は、入力の交流電圧がプラス
の時の順電流の流れる方向を示し、点線の矢印は、入力
の交流電圧がマイナスの時の順電流の流れる方向を示
す。全波整流回路では、図１に示すように、全波整流回
路の整流素子４個をダイオードからＭＯＳＦＥＴに置き
かえたものである。順電流は、２個の整流素子を通って
流れる。整流素子による電圧降下は、整流素子を通る分
だけ生じる為に、全波整流回路では、半波整流回路の２
倍となり、より無視できなくなるが、ＭＯＳＦＥＴを整
流素子として利用することにより電圧降下の少ない整流
回路が得られた。
用いて説明する。図１に、本発明の全波整流の回路図を
示す。図１中、実線の矢印は、入力の交流電圧がプラス
の時の順電流の流れる方向を示し、点線の矢印は、入力
の交流電圧がマイナスの時の順電流の流れる方向を示
す。全波整流回路では、図１に示すように、全波整流回
路の整流素子４個をダイオードからＭＯＳＦＥＴに置き
かえたものである。順電流は、２個の整流素子を通って
流れる。整流素子による電圧降下は、整流素子を通る分
だけ生じる為に、全波整流回路では、半波整流回路の２
倍となり、より無視できなくなるが、ＭＯＳＦＥＴを整
流素子として利用することにより電圧降下の少ない整流
回路が得られた。
【０００８】（実施例３）次に、本発明の第３の実施例
について、図を用いて説明する。第１及び第２の実施例
では、整流に用いたＭＯＳＦＥＴのゲートに制御信号は
特に入力しなかったが、整流回路に入力される交流信号
に同期した制御信号をＭＯＳＦＥＴのゲートに加えて
も、整流回路として動作するので説明する。図３に、本
発明の第３の実施例の回路図を示す。図３中の矢印は、
図４に示すＡ点での電圧波形のモードΙのときの整流回
路を流れる電流の方向を示している。図３に示すよう
に、モードΙのとき、４つのＭＯＳＦＥＴのうち、、
が順方向に電圧が印加され、、が逆方向の電圧が
印加されているので、それぞれのゲートを、、はソ
ース・ドレイン間がＯＮになるように、、にはソー
ス・ドレイン間がＯＦＦになるように制御する。このと
き、整流時の電圧降下はＭＯＳＦＥＴのオン抵抗に支配
されるので、本実施例での電圧降下は、実施例２よりも
更に少なくなった。尚、モードΙΙのときは、ＭＯＳＦ
ＥＴに印加される電圧の極性はそれぞれ逆となり、電流
の方向も逆となる。
について、図を用いて説明する。第１及び第２の実施例
では、整流に用いたＭＯＳＦＥＴのゲートに制御信号は
特に入力しなかったが、整流回路に入力される交流信号
に同期した制御信号をＭＯＳＦＥＴのゲートに加えて
も、整流回路として動作するので説明する。図３に、本
発明の第３の実施例の回路図を示す。図３中の矢印は、
図４に示すＡ点での電圧波形のモードΙのときの整流回
路を流れる電流の方向を示している。図３に示すよう
に、モードΙのとき、４つのＭＯＳＦＥＴのうち、、
が順方向に電圧が印加され、、が逆方向の電圧が
印加されているので、それぞれのゲートを、、はソ
ース・ドレイン間がＯＮになるように、、にはソー
ス・ドレイン間がＯＦＦになるように制御する。このと
き、整流時の電圧降下はＭＯＳＦＥＴのオン抵抗に支配
されるので、本実施例での電圧降下は、実施例２よりも
更に少なくなった。尚、モードΙΙのときは、ＭＯＳＦ
ＥＴに印加される電圧の極性はそれぞれ逆となり、電流
の方向も逆となる。
【０００９】（実施例４）以下に、本発明第４の実施例
を図を用いて説明する。図５に、本発明のＭＯＳＦＥＴ
を圧電トランスによりスイッチングさせて全波整流する
回路図を示す。圧電トランス駆動制御回路５は、圧電ト
ランス６の共振周波数近傍で発振し、圧電トランス６を
駆動する。圧電トランス６の出力端子には、４つのＭＯ
ＳＦＥＴ３で構成される整流回路が接続されている。圧
電トランス駆動制御回路５より出力される駆動信号の一
部は、移相器７を介して、ＭＯＳＦＥＴ３のゲートに入
力される。このゲートに入力される信号は、、は同
じ波形であり、、には反転器８により反転した波形
が入力される。上記のようにして、更に電圧降下の少な
い整流回路が得られた。
を図を用いて説明する。図５に、本発明のＭＯＳＦＥＴ
を圧電トランスによりスイッチングさせて全波整流する
回路図を示す。圧電トランス駆動制御回路５は、圧電ト
ランス６の共振周波数近傍で発振し、圧電トランス６を
駆動する。圧電トランス６の出力端子には、４つのＭＯ
ＳＦＥＴ３で構成される整流回路が接続されている。圧
電トランス駆動制御回路５より出力される駆動信号の一
部は、移相器７を介して、ＭＯＳＦＥＴ３のゲートに入
力される。このゲートに入力される信号は、、は同
じ波形であり、、には反転器８により反転した波形
が入力される。上記のようにして、更に電圧降下の少な
い整流回路が得られた。
【００１０】
【発明の効果】ＭＯＳＦＥＴのソース・ドレイン間に等
価的に内蔵される寄生ダイオードを整流素子として利用
して、交流電圧を直流電圧に整流することにより電圧降
下の少ない整流回路が得られる。
価的に内蔵される寄生ダイオードを整流素子として利用
して、交流電圧を直流電圧に整流することにより電圧降
下の少ない整流回路が得られる。
【図１】本発明のＭＯＳＦＥＴを用いた全波整流回路を
示す回路図。
示す回路図。
【図２】本発明のＭＯＳＦＥＴを用いた半波整流回路を
示す回路図。
示す回路図。
【図３】本発明のＭＯＳＦＥＴをスイッチングさせて全
波整流する回路の回路図。
波整流する回路の回路図。
【図４】図３のＡ点における交流の入力電圧波形を示す
図。
図。
【図５】本発明のＭＯＳＦＥＴを圧電トランスによりス
イッチングさせて全波整流する回路の回路図。
イッチングさせて全波整流する回路の回路図。
【図６】従来の整流回路を示す回路図。図６（ａ）は従
来の整流ダイオードを用いた半波整流回路を示す回路
図。図６（ｂ）は従来の整流ダイオードを用いた全波整
流回路を示す回路図。
来の整流ダイオードを用いた半波整流回路を示す回路
図。図６（ｂ）は従来の整流ダイオードを用いた全波整
流回路を示す回路図。
【図７】図６（ａ）の半波整流回路における交流の入力
電圧と順電圧の電圧波形を示す図。図７（ａ）は、交流
の入力電圧を示す図。図７（ｂ）は、順電圧の波形と出
力電圧を示す図。
電圧と順電圧の電圧波形を示す図。図７（ａ）は、交流
の入力電圧を示す図。図７（ｂ）は、順電圧の波形と出
力電圧を示す図。
【図８】一般的な整流ダイオードの順方向特性を示す
図。
図。
１ 従来の一般的な整流用ダイオード ２ 平滑コンデンサ ３ 本実施例のＭＯＳＦＥＴ ４ 本実施例のＭＯＳＦＥＴの寄生ダイオード ５ 圧電トランス駆動制御回路 ６ 圧電トランス ７ 移送器 ８ 反転器 Ｓ ＭＯＳＦＥＴのソース Ｄ ＭＯＳＦＥＴのドレイン Ｇ ＭＯＳＦＥＴのゲート Ｖ1 交流の入力電圧 Ｖ2 直流の出力電圧 ＶF 順電圧 ＶF0 順電圧の立上り電圧 ＩF 順電流 ，，， ＭＯＳＦＥＴの整流回路上の接続関
係を表す番号
係を表す番号
Claims (3)
- 【請求項１】 ＭＯＳＦＥＴのソース・ドレイン間の等
価的に内蔵される寄生ダイオードを整流素子として利用
し、交流電圧を直流電圧に整流することを特徴とする整
流回路。 - 【請求項２】 請求項１項に記載の整流回路において、
入力側の交流電圧に同期させた制御信号で、ＭＯＳＦＥ
Ｔをスイッチングさせて整流することを特徴とする整流
回路。 - 【請求項３】 請求項１項または請求項２項に記載の整
流回路において、交流電圧を入力端子と出力端子を有す
る圧電トランスから出力される交流電圧とし、制御信号
は前期圧電トランスの駆動周波数と同期させることを特
徴とする整流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27549696A JPH10108464A (ja) | 1996-09-25 | 1996-09-25 | 整流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27549696A JPH10108464A (ja) | 1996-09-25 | 1996-09-25 | 整流回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10108464A true JPH10108464A (ja) | 1998-04-24 |
Family
ID=17556314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27549696A Pending JPH10108464A (ja) | 1996-09-25 | 1996-09-25 | 整流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10108464A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002027759A (ja) * | 2000-07-07 | 2002-01-25 | Seiko Instruments Inc | 整流電子機器 |
| DE102008027100A1 (de) | 2008-06-06 | 2009-12-10 | Pepperl + Fuchs Gmbh | Sensor |
| JP2015095927A (ja) * | 2013-11-11 | 2015-05-18 | 横河電機株式会社 | 電源装置 |
| JP2020010497A (ja) * | 2018-07-06 | 2020-01-16 | 富士通株式会社 | 交流−直流変換装置 |
-
1996
- 1996-09-25 JP JP27549696A patent/JPH10108464A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002027759A (ja) * | 2000-07-07 | 2002-01-25 | Seiko Instruments Inc | 整流電子機器 |
| DE102008027100A1 (de) | 2008-06-06 | 2009-12-10 | Pepperl + Fuchs Gmbh | Sensor |
| JP2015095927A (ja) * | 2013-11-11 | 2015-05-18 | 横河電機株式会社 | 電源装置 |
| JP2020010497A (ja) * | 2018-07-06 | 2020-01-16 | 富士通株式会社 | 交流−直流変換装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Effective date: 20050112 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20050125 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050524 |