JPH10107172A - 配線基板とそれを用いた半導体装置 - Google Patents
配線基板とそれを用いた半導体装置Info
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- Compositions Of Macromolecular Compounds (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】
【課題】リードと半導体チップとの接続信頼性および実
装信頼性が高い半導体装置の提供。 【解決手段】半導体チップまたは半導体チップを搭載し
た基板と、半導体チップを実装基板に電気的に接続する
ための配線基板を備え、該配線基板が半導体チップ端子
と電気的に接続された配線層と、実装基板と電気的に接
続するためのボール状端子を備えた半導体装置におい
て、前記配線基板の配線層上に半導体チップと実装基板
との熱応力緩和のための緩衝層を備え、該緩衝層がポリ
ジメチルシロキサンを主骨格とするシリコーンエラスト
マ硬化物により構成されており、前記ポリジメチルシロ
キサンの重量平均分子量が９０,０００以上、硬化前の
シリコーンエラストマの１５０℃,１時間加熱により発
生するガス中の−〔(ＣＨ3)2ＳｉＯ〕n−（但し、ｎは
５以下）成分が加熱減量分の０.１重量％以下である半
導体装置にある。
装信頼性が高い半導体装置の提供。 【解決手段】半導体チップまたは半導体チップを搭載し
た基板と、半導体チップを実装基板に電気的に接続する
ための配線基板を備え、該配線基板が半導体チップ端子
と電気的に接続された配線層と、実装基板と電気的に接
続するためのボール状端子を備えた半導体装置におい
て、前記配線基板の配線層上に半導体チップと実装基板
との熱応力緩和のための緩衝層を備え、該緩衝層がポリ
ジメチルシロキサンを主骨格とするシリコーンエラスト
マ硬化物により構成されており、前記ポリジメチルシロ
キサンの重量平均分子量が９０,０００以上、硬化前の
シリコーンエラストマの１５０℃,１時間加熱により発
生するガス中の−〔(ＣＨ3)2ＳｉＯ〕n−（但し、ｎは
５以下）成分が加熱減量分の０.１重量％以下である半
導体装置にある。
Description
【０００１】
【発明の属する技術分野】本発明は、高密度実装やマル
チ半導体チップモジュールに用いられる配線基板および
それを用いた半導体装置に関する。
チ半導体チップモジュールに用いられる配線基板および
それを用いた半導体装置に関する。
【０００２】
【従来の技術】近年、電子デバイスの小型化，高性能化
に伴い、用いられる半導体装置も高集積度，高密度、お
よび、処理速度の高速化が要求されている。
に伴い、用いられる半導体装置も高集積度，高密度、お
よび、処理速度の高速化が要求されている。
【０００３】実装密度の向上にはピン挿入型から表面実
装型へ、また、多ピン化の対応には、ＤＩＰ（Ｄual Ｉ
nline Ｐackager）からＱＦＰ（Ｑuad Ｆlat Ｐackag
e）やＰＧＡ（Ｐin Ｇrid Ａrray）などのパッケージが
開発された。
装型へ、また、多ピン化の対応には、ＤＩＰ（Ｄual Ｉ
nline Ｐackager）からＱＦＰ（Ｑuad Ｆlat Ｐackag
e）やＰＧＡ（Ｐin Ｇrid Ａrray）などのパッケージが
開発された。
【０００４】しかし、ＱＦＰはパッケージの周辺部のみ
に実装基板との接続リードが集中し、リード自体も細く
変形し易いため、多ピン化に対しては実装が困難になり
つつある。また、ＰＧＡは実装基板と接続するための端
子が細長く、かつ、密集しているため高速化が難しく、
また、ピン挿入型であるから表面実装できず、高密度実
装において不利である。
に実装基板との接続リードが集中し、リード自体も細く
変形し易いため、多ピン化に対しては実装が困難になり
つつある。また、ＰＧＡは実装基板と接続するための端
子が細長く、かつ、密集しているため高速化が難しく、
また、ピン挿入型であるから表面実装できず、高密度実
装において不利である。
【０００５】最近ではこれらの課題を解決し、高速化を
実現するため半導体チップを金ワイヤボンディングによ
り電気的接続したキャリア基板の実装面全体に、ボール
状の接続端子を有するＢＧＡ（Ｂall Ｇrid Ａrray）パ
ッケージが登場した（ＵＳＰＮｏ．５,１４８,２６
５）。
実現するため半導体チップを金ワイヤボンディングによ
り電気的接続したキャリア基板の実装面全体に、ボール
状の接続端子を有するＢＧＡ（Ｂall Ｇrid Ａrray）パ
ッケージが登場した（ＵＳＰＮｏ．５,１４８,２６
５）。
【０００６】上記構造のパッケージは、実装基板と接続
するための端子がボール状はんだで形成されていること
から、ＱＦＰのようなリード変形がなく、また、実装面
全体に端子が分散されていることから端子間ピッチを大
きくとることができ、表面実装が容易である。また、Ｐ
ＧＡに比べ接続リードの長さが短いために、インダクタ
ンス成分が小さく、信号速度が速くなり高速対応が可能
となる。
するための端子がボール状はんだで形成されていること
から、ＱＦＰのようなリード変形がなく、また、実装面
全体に端子が分散されていることから端子間ピッチを大
きくとることができ、表面実装が容易である。また、Ｐ
ＧＡに比べ接続リードの長さが短いために、インダクタ
ンス成分が小さく、信号速度が速くなり高速対応が可能
となる。
【０００７】
【発明が解決しようとする課題】前記ＢＧＡパッケージ
は、実装の際に実装基板と半導体チップ間の熱膨張差に
より生ずる熱応力を緩和するために、半導体チップと実
装基板との間に緩衝層と呼ばれる弾性体を用いている。
具体的にはポリイミドなどの支持体上に形成された配線
層上にシリコーン等の低弾性のエラストマを形成し、半
導体チップの支持、放熱のための基板を搭載した構造と
なる。
は、実装の際に実装基板と半導体チップ間の熱膨張差に
より生ずる熱応力を緩和するために、半導体チップと実
装基板との間に緩衝層と呼ばれる弾性体を用いている。
具体的にはポリイミドなどの支持体上に形成された配線
層上にシリコーン等の低弾性のエラストマを形成し、半
導体チップの支持、放熱のための基板を搭載した構造と
なる。
【０００８】上記の緩衝層の形成方法は、メタルマスク
による印刷やシート状のエラストマの貼り付け等の方法
がある。印刷方法で行う場合、原料となるエラストマ成
分は印刷後に加熱硬化しなければならない。その際、従
来の熱硬化型シリコーンエラストマでは、印刷してから
加熱硬化するまでの間にエラストマ成分が配線層上にに
じみ出し、半導体チップの接続リードの表面を汚染す
る。
による印刷やシート状のエラストマの貼り付け等の方法
がある。印刷方法で行う場合、原料となるエラストマ成
分は印刷後に加熱硬化しなければならない。その際、従
来の熱硬化型シリコーンエラストマでは、印刷してから
加熱硬化するまでの間にエラストマ成分が配線層上にに
じみ出し、半導体チップの接続リードの表面を汚染す
る。
【０００９】また、加熱硬化時にガスが発生し、そのガ
ス成分中に含まれるシロキサン成分が前記リード表面を
汚染する。
ス成分中に含まれるシロキサン成分が前記リード表面を
汚染する。
【００１０】その結果半導体チップとリードとを接続す
る際に両者の確実な電気的接続が不可能になる。
る際に両者の確実な電気的接続が不可能になる。
【００１１】また、印刷でエラストマ部を形成するには
適切な粘度のエラストマ材を使用しないと、エラストマ
形状のコントロールが難しい。特に、高粘度材ではエラ
ストマ表面の平坦性が保てず、半導体チップ貼付後に空
隙が生じてリフロー時に剥離や破裂が生じる。
適切な粘度のエラストマ材を使用しないと、エラストマ
形状のコントロールが難しい。特に、高粘度材ではエラ
ストマ表面の平坦性が保てず、半導体チップ貼付後に空
隙が生じてリフロー時に剥離や破裂が生じる。
【００１２】本発明の目的は、上記のエラストマ層形成
時に生ずる問題を解決した、高信頼性の配線基板および
半導体装置を提供することにある。
時に生ずる問題を解決した、高信頼性の配線基板および
半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】前記の課題を解決する本
発明の主旨は次のとおりである。
発明の主旨は次のとおりである。
【００１４】〔１〕 半導体チップと、実装基板とを電
気的に接続するための配線基板であって、半導体チップ
端子と電気的に接続するための配線層と、実装基板と電
気的に接続するためのボール状端子を有する配線基板に
おいて、前記配線層上に半導体チップと実装基板との熱
応力緩和のための緩衝層を備え、該緩衝層が、ポリジメ
チルシロキサンを主骨格とするシリコーンエラストマ硬
化物により構成されており、前記ポリジメチルシロキサ
ンの重量平均分子量（Ｍｗ）が９０,０００以上、硬化
前のシリコーンエラストマの１５０℃,１時間加熱によ
り発生するガス中の−〔(ＣＨ3)2ＳｉＯ〕n−（但し、
ｎは５以下）成分が加熱減量分の０.１重量％以下であ
ることを特徴とする配線基板。
気的に接続するための配線基板であって、半導体チップ
端子と電気的に接続するための配線層と、実装基板と電
気的に接続するためのボール状端子を有する配線基板に
おいて、前記配線層上に半導体チップと実装基板との熱
応力緩和のための緩衝層を備え、該緩衝層が、ポリジメ
チルシロキサンを主骨格とするシリコーンエラストマ硬
化物により構成されており、前記ポリジメチルシロキサ
ンの重量平均分子量（Ｍｗ）が９０,０００以上、硬化
前のシリコーンエラストマの１５０℃,１時間加熱によ
り発生するガス中の−〔(ＣＨ3)2ＳｉＯ〕n−（但し、
ｎは５以下）成分が加熱減量分の０.１重量％以下であ
ることを特徴とする配線基板。
【００１５】〔２〕 半導体チップまたは半導体チップ
を搭載した基板と、半導体チップを実装基板に電気的に
接続するための配線基板を備え、該配線基板が半導体チ
ップ端子と電気的に接続された配線層と、実装基板と電
気的に接続するためのボール状端子を備えた半導体装置
において、前記配線基板の配線層上に半導体チップと実
装基板との熱応力緩和のための緩衝層を備え、該緩衝層
がポリジメチルシロキサンを主骨格とするシリコーンエ
ラストマ硬化物により構成されており、前記ポリジメチ
ルシロキサンの重量平均分子量（Ｍｗ）が９０,０００
以上、硬化前のシリコーンエラストマの１５０℃,１時
間加熱により発生するガス中の−〔(ＣＨ3)2ＳｉＯ〕n
−（但し、ｎは５以下）成分が加熱減量分の０.１重量
％以下であることを特徴とする半導体装置。
を搭載した基板と、半導体チップを実装基板に電気的に
接続するための配線基板を備え、該配線基板が半導体チ
ップ端子と電気的に接続された配線層と、実装基板と電
気的に接続するためのボール状端子を備えた半導体装置
において、前記配線基板の配線層上に半導体チップと実
装基板との熱応力緩和のための緩衝層を備え、該緩衝層
がポリジメチルシロキサンを主骨格とするシリコーンエ
ラストマ硬化物により構成されており、前記ポリジメチ
ルシロキサンの重量平均分子量（Ｍｗ）が９０,０００
以上、硬化前のシリコーンエラストマの１５０℃,１時
間加熱により発生するガス中の−〔(ＣＨ3)2ＳｉＯ〕n
−（但し、ｎは５以下）成分が加熱減量分の０.１重量
％以下であることを特徴とする半導体装置。
【００１６】〔３〕 前記緩衝層を構成するシリコーン
エラストマの硬化前の粘度が１,０００Ｐａ・ｓ以下で
ある。
エラストマの硬化前の粘度が１,０００Ｐａ・ｓ以下で
ある。
【００１７】
【発明の実施の形態】本発明が対象とする半導体チップ
は、ロジック、メモリ、ゲートアレイ等のシリコンウエ
ハ上に、所定のプロセスで形成された半導体回路を持つ
シリコン半導体チップである。
は、ロジック、メモリ、ゲートアレイ等のシリコンウエ
ハ上に、所定のプロセスで形成された半導体回路を持つ
シリコン半導体チップである。
【００１８】半導体チップの支持，放熱のための基板は
銅、アルミニウム、鉄、ニッケル、タングステン、その
他の金属またはこれらを組合せた合金、または、アルミ
ナ等のセラミック材料で構成される。基板の一方の面に
熱放散性を高めるためフィン状に加工されたものでもよ
い。
銅、アルミニウム、鉄、ニッケル、タングステン、その
他の金属またはこれらを組合せた合金、または、アルミ
ナ等のセラミック材料で構成される。基板の一方の面に
熱放散性を高めるためフィン状に加工されたものでもよ
い。
【００１９】実装基板と半導体チップとの電気的接続
は、配線フィルム（キャリア基板）を介して接続され
る。上記配線フィルムの配線端子は、実装基板の端子に
対応して設けた多数のはんだボールからなるボール状端
子を有し、これにより実装基板と電気的に接続される。
は、配線フィルム（キャリア基板）を介して接続され
る。上記配線フィルムの配線端子は、実装基板の端子に
対応して設けた多数のはんだボールからなるボール状端
子を有し、これにより実装基板と電気的に接続される。
【００２０】一方、半導体チップの配線フィルムへの電
気的接続は、アルミニウム，金などのボンディングワイ
ヤで接続される。
気的接続は、アルミニウム，金などのボンディングワイ
ヤで接続される。
【００２１】上記配線フィルムは、ポリイミド等の耐熱
性，機械的特性に優れたエンジニアリングプラスチック
が用いられ、その配線は、金，銅，アルミニウムまたは
その最表面上に金メッキを施したもので形成される。こ
の配線フィルムは、電気的特性を考慮し、配線の他にグ
ランド層や電源層を持つ場合もある。
性，機械的特性に優れたエンジニアリングプラスチック
が用いられ、その配線は、金，銅，アルミニウムまたは
その最表面上に金メッキを施したもので形成される。こ
の配線フィルムは、電気的特性を考慮し、配線の他にグ
ランド層や電源層を持つ場合もある。
【００２２】前記ボール状端子は、加熱により溶融して
電気的接続できる導電材料からなり、錫，亜鉛，鉛を含
むはんだ合金、銀、銅または金、あるいはそれらを金で
被覆しボール状に形成したものである。また、加熱せず
に接触，振動させることで電気的接続することができる
ものでもよい。上記以外にモリブデン，ニッケル，銅，
白金，チタンなどの１種以上を組合せた合金、もしく
は、２つ以上の多重膜とした構造のボール状端子でもよ
い。
電気的接続できる導電材料からなり、錫，亜鉛，鉛を含
むはんだ合金、銀、銅または金、あるいはそれらを金で
被覆しボール状に形成したものである。また、加熱せず
に接触，振動させることで電気的接続することができる
ものでもよい。上記以外にモリブデン，ニッケル，銅，
白金，チタンなどの１種以上を組合せた合金、もしく
は、２つ以上の多重膜とした構造のボール状端子でもよ
い。
【００２３】半導体装置と実装基板との熱応力を緩和す
るための本発明の緩衝層は、加熱硬化型のシリコーンで
構成されている。主成分を構成するベースポリマには、
通常ビニル基が両末端に結合しているものを使用する
が、側鎖に導入されている場合もある。また、主鎖のケ
イ素に結合している有機基はメチル基，フェニル基，ト
リフルオロプロピル基等が用いられる。
るための本発明の緩衝層は、加熱硬化型のシリコーンで
構成されている。主成分を構成するベースポリマには、
通常ビニル基が両末端に結合しているものを使用する
が、側鎖に導入されている場合もある。また、主鎖のケ
イ素に結合している有機基はメチル基，フェニル基，ト
リフルオロプロピル基等が用いられる。
【００２４】架橋剤には１分子中にＳｉ−Ｈ基を３個以
上もつポリマが用いられる。硬化触媒には白金化合物が
用いられる。
上もつポリマが用いられる。硬化触媒には白金化合物が
用いられる。
【００２５】この他に、アセチレンアルコール類や環状
メチルビニルシロキサン，シロキサン変性アセチレンア
ルコール類等の硬化抑制剤、アエロジル，石英フィラ，
酸化鉄，アルミニウムナ等の補強材、ヒドロシリル基，
オキシラン基，アルコキシシリル基を官能基としてもつ
シロキサン化合物等の接着性向上剤を配合することがで
きる。
メチルビニルシロキサン，シロキサン変性アセチレンア
ルコール類等の硬化抑制剤、アエロジル，石英フィラ，
酸化鉄，アルミニウムナ等の補強材、ヒドロシリル基，
オキシラン基，アルコキシシリル基を官能基としてもつ
シロキサン化合物等の接着性向上剤を配合することがで
きる。
【００２６】図１に、シリコーンエラストマ材印刷後、
４時間放置した後のエラストマ成分のにじみ出し量と、
シリコーンエラストマ主成分を構成するベースポリマの
重量平均分子量との関係を示す。Ｘ軸に重量平均分子量
（Ｍｗ）、Ｙ軸に４時間後のにじみ出し量を示す。
４時間放置した後のエラストマ成分のにじみ出し量と、
シリコーンエラストマ主成分を構成するベースポリマの
重量平均分子量との関係を示す。Ｘ軸に重量平均分子量
（Ｍｗ）、Ｙ軸に４時間後のにじみ出し量を示す。
【００２７】Ｍｗの増加に伴いにじみ出し量が減少して
いることが確認された。この図よりＭｗが９,０００以
上のエラストマ材を用いることによりにじみ出し量を
０.３ｍｍ以下に抑えることができる。これによって、
本発明の緩衝層の主成分を構成するポリジメチルシロキ
サンのＭｗを９０,０００以上とすることで、エラスト
マ成分のにじみ出しによるリード汚染が抑制できる。
いることが確認された。この図よりＭｗが９,０００以
上のエラストマ材を用いることによりにじみ出し量を
０.３ｍｍ以下に抑えることができる。これによって、
本発明の緩衝層の主成分を構成するポリジメチルシロキ
サンのＭｗを９０,０００以上とすることで、エラスト
マ成分のにじみ出しによるリード汚染が抑制できる。
【００２８】次に、加熱硬化時に発生するガス量と、リ
ードの半導体チップに対する接合性について検討を行っ
た結果を図２に示す。Ｘ軸に１５０℃，１時間加熱時の
重量減少に伴う発生ガス中の−〔(ＣＨ3)2ＳｉＯ〕n−
（但し、ｎは５以下）成分の加熱減量分に対する重量
比、Ｙ軸に配線リードを半導体チップに接合する際の接
合成功率を示す。
ードの半導体チップに対する接合性について検討を行っ
た結果を図２に示す。Ｘ軸に１５０℃，１時間加熱時の
重量減少に伴う発生ガス中の−〔(ＣＨ3)2ＳｉＯ〕n−
（但し、ｎは５以下）成分の加熱減量分に対する重量
比、Ｙ軸に配線リードを半導体チップに接合する際の接
合成功率を示す。
【００２９】発生ガス中に占める−〔(ＣＨ3)2ＳｉＯ〕
n−（但し、ｎは５以下）成分が加熱減量分の０.１重量
％を超えると、リードの接合成功率が急激に低下するこ
とが分かる。
n−（但し、ｎは５以下）成分が加熱減量分の０.１重量
％を超えると、リードの接合成功率が急激に低下するこ
とが分かる。
【００３０】加熱硬化時に発生するガスはトルエン、キ
シレン等の溶媒系ガスも含まれる。しかし、リード汚染
に直接関与するものはヘキサメチルジシロキサン、ヘプ
タメチルトリシロキサン、シクロトリメチルシロキサ
ン、ヘキサメチルナノメチルテトラシロキサン、シクロ
テトラシロキサンオクタメチル、シクロペンタシロキサ
ンデカメチル等の−〔(ＣＨ3)2ＳｉＯ〕n−（但し、ｎ
は５以下）で示されるシロキサン化合物である。従っ
て、これらのシロキサン化合物の加熱硬化時の発生量を
０.１重量％以下に低減したエラストマ材を適用するこ
とで、リードの接合信頼性が向上する。
シレン等の溶媒系ガスも含まれる。しかし、リード汚染
に直接関与するものはヘキサメチルジシロキサン、ヘプ
タメチルトリシロキサン、シクロトリメチルシロキサ
ン、ヘキサメチルナノメチルテトラシロキサン、シクロ
テトラシロキサンオクタメチル、シクロペンタシロキサ
ンデカメチル等の−〔(ＣＨ3)2ＳｉＯ〕n−（但し、ｎ
は５以下）で示されるシロキサン化合物である。従っ
て、これらのシロキサン化合物の加熱硬化時の発生量を
０.１重量％以下に低減したエラストマ材を適用するこ
とで、リードの接合信頼性が向上する。
【００３１】本発明の応力の緩衝層は、メタルマスクま
たはスクリーンマスクを用いた印刷法により形成され
る。この際、印刷後のエラストマ形状はエラストマ材の
粘度に大きく影響される。
たはスクリーンマスクを用いた印刷法により形成され
る。この際、印刷後のエラストマ形状はエラストマ材の
粘度に大きく影響される。
【００３２】そこでエラストマ材の粘度とエラストマ形
状について検討を行った結果を図３に示す。
状について検討を行った結果を図３に示す。
【００３３】Ｘ軸に硬化前エラストマ材の粘度、Ｙ軸に
平坦度を示す。粘度は回転粘度計ＲＳ１００ Ｒｈｅｏ
Ｓｔｒｅｓｓ（ハーケ社製）を用い、３５ｍｍφ／４
度のコーンプレートにより測定した。粘度ηは回転数１
／ｓの値を採用した。
平坦度を示す。粘度は回転粘度計ＲＳ１００ Ｒｈｅｏ
Ｓｔｒｅｓｓ（ハーケ社製）を用い、３５ｍｍφ／４
度のコーンプレートにより測定した。粘度ηは回転数１
／ｓの値を採用した。
【００３４】また、図３から明らかなように平坦度は、
形成されたエラストマ層の最高点と平坦面の高さとの差
（ｂ）を、平坦面の高さ（ａ）で割った値を採用した。
この結果、粘度１,０００Ｐａ・ｓ以下で急激に突起度
（ｂ／ａ）が減少していることが分かる。従って、粘度
１,０００Ｐａ・ｓ以下のエラストマ材を用いることで
突起の少ない平坦性に優れた緩衝層を形成することがで
きる。
形成されたエラストマ層の最高点と平坦面の高さとの差
（ｂ）を、平坦面の高さ（ａ）で割った値を採用した。
この結果、粘度１,０００Ｐａ・ｓ以下で急激に突起度
（ｂ／ａ）が減少していることが分かる。従って、粘度
１,０００Ｐａ・ｓ以下のエラストマ材を用いることで
突起の少ない平坦性に優れた緩衝層を形成することがで
きる。
【００３５】上記により、エラストマ成分のにじみ出し
および加熱硬化時の揮発成分によるリード汚染が改善さ
れ、半導体チップとの接続信頼性を向上することができ
る。
および加熱硬化時の揮発成分によるリード汚染が改善さ
れ、半導体チップとの接続信頼性を向上することができ
る。
【００３６】また、形成後のエラストマ緩衝層の平坦性
が向上し、半導体チップと配線フィルム（配線基板）と
の貼合わの際の密着性が向上して、ボイド等の発生が抑
制されるので、リフロー性が向上する。
が向上し、半導体チップと配線フィルム（配線基板）と
の貼合わの際の密着性が向上して、ボイド等の発生が抑
制されるので、リフロー性が向上する。
【００３７】
〔実施例 １〕図４は本実施例の配線基板の製造工程を
示す模式断面図である。エポキシ系接着剤の付いた幅３
８ｍｍ×厚さ１５０μｍの長尺状ポリイミドフィルム
（ユーピレックス，宇部興産製）にパンチング加工を施
し、半導体チップとの接続のための窓を形成した（工程
ａ）。
示す模式断面図である。エポキシ系接着剤の付いた幅３
８ｍｍ×厚さ１５０μｍの長尺状ポリイミドフィルム
（ユーピレックス，宇部興産製）にパンチング加工を施
し、半導体チップとの接続のための窓を形成した（工程
ａ）。
【００３８】次に、上記ポリイミドフィルム１に厚さ１
８μｍの電解銅箔２を１５０℃のローラーで加熱圧着し
た（工程ｂ）。
８μｍの電解銅箔２を１５０℃のローラーで加熱圧着し
た（工程ｂ）。
【００３９】上記電解銅箔２上に感光性レジスト３（Ｐ
−ＲＳ３００Ｓ，東京応化製）を塗布した後、９０℃／
３０分ベークした（工程ｃ）。
−ＲＳ３００Ｓ，東京応化製）を塗布した後、９０℃／
３０分ベークした（工程ｃ）。
【００４０】次いで、配線パターンを露光，現像して、
エッチングマスクを形成した（工程ｄ）。
エッチングマスクを形成した（工程ｄ）。
【００４１】４０℃の塩化鉄水溶液中で電解銅箔２をエ
ッチング後、レジストを剥離して銅配線を形成し、この
銅配線最表面上に金を電気メッキし、配線部４を形成し
た（工程ｅ）。
ッチング後、レジストを剥離して銅配線を形成し、この
銅配線最表面上に金を電気メッキし、配線部４を形成し
た（工程ｅ）。
【００４２】次に、配線部パターンが形成された配線基
板上にスクリーンマスクを重ね、Ｍｗが１１０,００
０、硬化時のシロキサン化合物揮発成分量が０.１重量
％以下、粘度が３９０Ｐａ・ｓの液状付加型シリコーン
エラストマ（東レダウ製試作品）を、ウレタンゴム製ス
キージを用いて印刷し１５０℃で１時間硬化してエラス
トマ層（緩衝層）５を形成し、本発明の配線基板を作製
した。
板上にスクリーンマスクを重ね、Ｍｗが１１０,００
０、硬化時のシロキサン化合物揮発成分量が０.１重量
％以下、粘度が３９０Ｐａ・ｓの液状付加型シリコーン
エラストマ（東レダウ製試作品）を、ウレタンゴム製ス
キージを用いて印刷し１５０℃で１時間硬化してエラス
トマ層（緩衝層）５を形成し、本発明の配線基板を作製
した。
【００４３】〔実施例 ２〕図５は本実施例の半導体装
置の模式断面図である。実施例１で作製した配線基板の
エラストマ上に、スクリーン印刷でシリコーン系接着材
（ＫＥ１８２０，信越化学製）を塗布後、位置合わせを
行い半導体チップ６を搭載し、１８０℃１分で貼付け
た。
置の模式断面図である。実施例１で作製した配線基板の
エラストマ上に、スクリーン印刷でシリコーン系接着材
（ＫＥ１８２０，信越化学製）を塗布後、位置合わせを
行い半導体チップ６を搭載し、１８０℃１分で貼付け
た。
【００４４】配線基板から突き出た接続リード７を、超
音波印加により半導体チップ６のアルミニウムパッド上
に接続した。接続部をシリコーン系封止材８（ＴＳＪ３
１５０，東芝シリコーン製）で封止し、１５０℃，４時
間の加熱硬化を行った。
音波印加により半導体チップ６のアルミニウムパッド上
に接続した。接続部をシリコーン系封止材８（ＴＳＪ３
１５０，東芝シリコーン製）で封止し、１５０℃，４時
間の加熱硬化を行った。
【００４５】配線基板のはんだボール接続部にフラック
スを塗布し、０.６ｍｍφの共晶はんだ（Ｐｂ：６３重
量％，Ｓｎ：３７重量％）ボールを載せ、２４０℃，５
秒のＩＲリフロー加熱によりはんだボール接続端子９を
形成した。
スを塗布し、０.６ｍｍφの共晶はんだ（Ｐｂ：６３重
量％，Ｓｎ：３７重量％）ボールを載せ、２４０℃，５
秒のＩＲリフロー加熱によりはんだボール接続端子９を
形成した。
【００４６】以上のプロセスで作製された半導体装置を
８５℃，８５％ＲＨ中で４８時間吸湿させた後、２４０
℃，５秒のリフロー試験を実施した。また、リードを半
導体チップに接合する際の接合成功率も評価し、これら
の結果を表１に示す。
８５℃，８５％ＲＨ中で４８時間吸湿させた後、２４０
℃，５秒のリフロー試験を実施した。また、リードを半
導体チップに接合する際の接合成功率も評価し、これら
の結果を表１に示す。
【００４７】〔実施例 ３〕図６は本実施例の半導体装
置の模式断面図である。エポキシ系接着剤の付いた幅３
８ｍｍ×厚さ７５μｍの長尺状ポリイミドフィルム（ユ
ーピレックス，宇部興産製）にパンチング加工を施し、
半導体チップとの接続のための窓を形成した。
置の模式断面図である。エポキシ系接着剤の付いた幅３
８ｍｍ×厚さ７５μｍの長尺状ポリイミドフィルム（ユ
ーピレックス，宇部興産製）にパンチング加工を施し、
半導体チップとの接続のための窓を形成した。
【００４８】次に、上記ポリイミドフィルムに厚さ１８
μｍの電解銅箔を１５０℃のローラーで加熱圧着した。
次いで、上記電解銅箔上に感光性レジスト（Ｐ−ＲＳ３
００Ｓ，東京応化製）を塗布後、９０℃，３０分ベーク
した。これにパターンを露光現像してエッチングマスク
を形成した。
μｍの電解銅箔を１５０℃のローラーで加熱圧着した。
次いで、上記電解銅箔上に感光性レジスト（Ｐ−ＲＳ３
００Ｓ，東京応化製）を塗布後、９０℃，３０分ベーク
した。これにパターンを露光現像してエッチングマスク
を形成した。
【００４９】次いで、４０℃の塩化鉄水溶液中で電解銅
箔をエッチングし、レジストを剥離して銅配線を形成し
た。この銅配線表面に金を電気メッキし配線部を形成し
た。
箔をエッチングし、レジストを剥離して銅配線を形成し
た。この銅配線表面に金を電気メッキし配線部を形成し
た。
【００５０】この配線パターンが形成された配線基板上
にメタルマスクを重ね、Ｍｗが１２０,０００、硬化時
のシロキサン化合物揮発成分量が０.１重量％以下、粘
度が９００Ｐａ・ｓの液状付加型シリコーンエラストマ
（東レダウ製，試作材）をウレタンゴム製スキージを用
いて印刷し、１５０℃で１時間硬化しエラストマ層５を
形成した。
にメタルマスクを重ね、Ｍｗが１２０,０００、硬化時
のシロキサン化合物揮発成分量が０.１重量％以下、粘
度が９００Ｐａ・ｓの液状付加型シリコーンエラストマ
（東レダウ製，試作材）をウレタンゴム製スキージを用
いて印刷し、１５０℃で１時間硬化しエラストマ層５を
形成した。
【００５１】このエラストマ層５上にスクリーン印刷で
シリコーン系接着材（ＫＥ１８２０，信越化学製）を塗
布後、位置合わせを行い半導体チップ６を１８０℃，１
分で貼付けた。
シリコーン系接着材（ＫＥ１８２０，信越化学製）を塗
布後、位置合わせを行い半導体チップ６を１８０℃，１
分で貼付けた。
【００５２】配線層から突き出た接続リード７は超音波
を印加して半導体チップのアルミニウムパッド上に接続
した。接続端子部をシリコーン系封止材８（ＴＳＪ３１
５０，東芝シリコーン製）で封止し、１５０℃，４時間
加熱硬化させた。配線基板のはんだボール接続部にフラ
ックスを塗布し０.６ｍｍφの共晶はんだボール（Ｐｂ
６３，Ｓｎ３７）を載せ、２４０℃，５秒のＩＲリフロ
ー加熱によりはんだボール接続端子９を形成した。
を印加して半導体チップのアルミニウムパッド上に接続
した。接続端子部をシリコーン系封止材８（ＴＳＪ３１
５０，東芝シリコーン製）で封止し、１５０℃，４時間
加熱硬化させた。配線基板のはんだボール接続部にフラ
ックスを塗布し０.６ｍｍφの共晶はんだボール（Ｐｂ
６３，Ｓｎ３７）を載せ、２４０℃，５秒のＩＲリフロ
ー加熱によりはんだボール接続端子９を形成した。
【００５３】以上により作製した半導体装置を、８５
℃，８５％ＲＨ中で４８時間吸湿させた後、２４０℃，
５秒のリフロー試験を実施した。また、リードを半導体
チップに接合する際の接合成功率も評価し、結果を表１
に示す。
℃，８５％ＲＨ中で４８時間吸湿させた後、２４０℃，
５秒のリフロー試験を実施した。また、リードを半導体
チップに接合する際の接合成功率も評価し、結果を表１
に示す。
【００５４】〔実施例 ４〕図７は本実施例の半導体装
置の模式断面図である。実施例３と同様の方法でシリコ
ーンエラストマを形成した配線基板を作製した。
置の模式断面図である。実施例３と同様の方法でシリコ
ーンエラストマを形成した配線基板を作製した。
【００５５】この配線基板のエラストマ上にスクリーン
印刷でシリコーン系接着材（ＫＥ１８２０，信越化学
製）を塗布後、予め、半導体チップ６が搭載された半導
体支持基板１０と位置合わせを行った後、１８０℃，１
分で貼付けた。
印刷でシリコーン系接着材（ＫＥ１８２０，信越化学
製）を塗布後、予め、半導体チップ６が搭載された半導
体支持基板１０と位置合わせを行った後、１８０℃，１
分で貼付けた。
【００５６】配線基板から突き出た接続リード７を超音
波を印加し半導体チップのアルミニウムパッド上に接続
した。接続端子部をシリコーン系封止材８（ＴＳＪ３１
５０，東芝シリコーン製）で封止し、１５０℃，４時間
加熱硬化させた。配線基板のはんだボール接続部にフラ
ックスを塗布し０.６ｍｍφの共晶はんだボール（Ｐｂ
６３，Ｓｎ３７）を載せ、２４０℃，５秒のＩＲリフロ
ー加熱によりはんだボール接続端子９を形成した。
波を印加し半導体チップのアルミニウムパッド上に接続
した。接続端子部をシリコーン系封止材８（ＴＳＪ３１
５０，東芝シリコーン製）で封止し、１５０℃，４時間
加熱硬化させた。配線基板のはんだボール接続部にフラ
ックスを塗布し０.６ｍｍφの共晶はんだボール（Ｐｂ
６３，Ｓｎ３７）を載せ、２４０℃，５秒のＩＲリフロ
ー加熱によりはんだボール接続端子９を形成した。
【００５７】以上により作製された半導体装置を、８５
℃，８５％ＲＨ中で４８時間吸湿させた後、２４０℃，
５秒のリフロー試験を実施した。また、リードを半導体
チップに接合する際の接合成功率も評価し、結果を表１
に示す。
℃，８５％ＲＨ中で４８時間吸湿させた後、２４０℃，
５秒のリフロー試験を実施した。また、リードを半導体
チップに接合する際の接合成功率も評価し、結果を表１
に示す。
【００５８】〔比較例 １〕Ｍｗが４８,０００、硬化
時のシロキサン化合物揮発成分量が０.１重量％以下、
粘度が６００Ｐａ・ｓの液状付加型シリコーンエラスト
マ（ＪＣＲ６１２６，東レダウ製）を用い、実施例２と
同様にして半導体装置を作製した。
時のシロキサン化合物揮発成分量が０.１重量％以下、
粘度が６００Ｐａ・ｓの液状付加型シリコーンエラスト
マ（ＪＣＲ６１２６，東レダウ製）を用い、実施例２と
同様にして半導体装置を作製した。
【００５９】この半導体装置を、８５℃，８５％ＲＨ中
で４８時間吸湿させた後、２４０℃，５秒のリフロー試
験を実施した。また、リードを半導体チップに接合する
際の接合成功率も評価し、結果を表１に示す。
で４８時間吸湿させた後、２４０℃，５秒のリフロー試
験を実施した。また、リードを半導体チップに接合する
際の接合成功率も評価し、結果を表１に示す。
【００６０】〔比較例 ２〕硬化時のシロキサン化合物
揮発成分量が０.３％、粘度が６００Ｐａ・ｓの液状付
加型シリコーンエラストマ（ＴＳＥ３２２１改良品，東
芝シリコーン製）を用い、実施例２と同様にして半導体
装置を作製した。
揮発成分量が０.３％、粘度が６００Ｐａ・ｓの液状付
加型シリコーンエラストマ（ＴＳＥ３２２１改良品，東
芝シリコーン製）を用い、実施例２と同様にして半導体
装置を作製した。
【００６１】この半導体装置を、８５℃，８５％ＲＨ中
で４８時間吸湿させた後、２４０℃，５秒のリフロー試
験を実施した。また、リードを半導体チップに接合する
際の接合成功率も評価し、結果を表１に示す。
で４８時間吸湿させた後、２４０℃，５秒のリフロー試
験を実施した。また、リードを半導体チップに接合する
際の接合成功率も評価し、結果を表１に示す。
【００６２】〔比較例 ３〕Ｍｗが１２,０００、硬化
時のシロキサン化合物揮発成分量が０.１重量％以下、
粘度が２,０００Ｐａ・ｓの液状付加型シリコーンエラ
ストマ（東レダウ製試作品）を用い、実施例３と同様に
して半導体装置を作製した。
時のシロキサン化合物揮発成分量が０.１重量％以下、
粘度が２,０００Ｐａ・ｓの液状付加型シリコーンエラ
ストマ（東レダウ製試作品）を用い、実施例３と同様に
して半導体装置を作製した。
【００６３】この半導体装置を、８５℃，８５％ＲＨ中
で４８時間吸湿させた後、２４０℃，５秒のリフロー試
験を実施した。また、リードを半導体チップに接合する
際の接合成功率も評価し、結果を表１に示す。
で４８時間吸湿させた後、２４０℃，５秒のリフロー試
験を実施した。また、リードを半導体チップに接合する
際の接合成功率も評価し、結果を表１に示す。
【００６４】
【表１】
【００６５】前記各実施例の半導体装置は、比較例の半
導体装置と比べてリード汚染が無いため接合成功率が高
い。また、平坦性が良く、貼り付け後にボイドができに
くいのでリフロー試験による不良の発生がない。
導体装置と比べてリード汚染が無いため接合成功率が高
い。また、平坦性が良く、貼り付け後にボイドができに
くいのでリフロー試験による不良の発生がない。
【００６６】
【発明の効果】本発明の応力緩衝のエラストマ層を備え
た半導体装置は、エラストマ層の形成時のエラストマ成
分のにじみ出しや、加熱硬化時の揮発成分による汚染が
ないため、半導体チップとリードの接続信頼性が高く、
また、エラストマ層の平坦性が良いために実装時のリフ
ローによる配線部の剥離、膨れおよび破裂などがなく実
装することができる。
た半導体装置は、エラストマ層の形成時のエラストマ成
分のにじみ出しや、加熱硬化時の揮発成分による汚染が
ないため、半導体チップとリードの接続信頼性が高く、
また、エラストマ層の平坦性が良いために実装時のリフ
ローによる配線部の剥離、膨れおよび破裂などがなく実
装することができる。
【００６７】また、温度サイクルでの不良がなくなるた
め信頼性も向上する。
め信頼性も向上する。
【図１】シリコーンエラストマを構成するベースポリマ
の重量平均分子量（Ｍｗ）と，にじみ出し量（ｍｍ）と
の関係を示すグラフである。
の重量平均分子量（Ｍｗ）と，にじみ出し量（ｍｍ）と
の関係を示すグラフである。
【図２】シロキサン化合物の加熱硬化時の発生ガス量
と、リードの半導体チップに対する接合成功率との関係
を示すグラフである。
と、リードの半導体チップに対する接合成功率との関係
を示すグラフである。
【図３】エラストマ材の粘度と平坦度との関係を示すグ
ラフである。
ラフである。
【図４】実施例１の配線基板の作製工程の模式断面図で
ある。
ある。
【図５】実施例２の半導体装置の断面模式図である。
【図６】実施例３の半導体装置の断面模式図である。
【図７】実施例４の半導体装置の断面模式図である。
１…ポリイミドフィルム、２…電解銅箔、３…感光性レ
ジスト、４…配線部、５…エラストマ層（緩衝層）、６
…半導体チップ、７…接続リード、８…封止材、９…は
んだボール接続端子、１０…半導体支持基板。
ジスト、４…配線部、５…エラストマ層（緩衝層）、６
…半導体チップ、７…接続リード、８…封止材、９…は
んだボール接続端子、１０…半導体支持基板。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 江口 州志 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 瀬川 正則 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 服部 理恵 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 小角 博義 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 石井 利昭 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 西村 朝雄 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 坪崎 邦宏 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 宮崎 忠一 東京都小平市上水本町五丁目20号１号 株 式会社日立製作所半導体事業部内 (72)発明者 御田 護 茨城県日立市助川町三丁目１番１号 日立 電線株式会社電線工場内 (72)発明者 岡部 則夫 茨城県日立市助川町三丁目１番１号 日立 電線株式会社電線工場内
Claims (4)
- 【請求項１】 半導体チップと、実装基板とを電気的に
接続するための配線基板であって、半導体チップ端子と
電気的に接続するための配線層と、実装基板と電気的に
接続するためのボール状端子を有する配線基板におい
て、 前記配線層上に半導体チップと実装基板との熱応力緩和
のための緩衝層を備え、該緩衝層が、ポリジメチルシロ
キサンを主骨格とするシリコーンエラストマ硬化物によ
り構成されており、 前記ポリジメチルシロキサンの重量平均分子量（Ｍｗ）
が９０,０００以上、硬化前のシリコーンエラストマの
１５０℃,１時間加熱により発生するガス中の−〔(ＣＨ
3)2ＳｉＯ〕n−（但し、ｎは５以下）成分が加熱減量分
の０.１重量％以下であることを特徴とする配線基板。 - 【請求項２】 前記緩衝層を構成するシリコーンエラス
トマの硬化前の粘度が１,０００Ｐａ・ｓ以下である請
求項１に記載の配線基板。 - 【請求項３】 半導体チップまたは半導体チップを搭載
した基板と、半導体チップを実装基板に電気的に接続す
るための配線基板を備え、該配線基板が半導体チップ端
子と電気的に接続された配線層と、実装基板と電気的に
接続するためのボール状端子を備えた半導体装置におい
て、 前記配線基板の配線層上に半導体チップと実装基板との
熱応力緩和のための緩衝層を備え、該緩衝層がポリジメ
チルシロキサンを主骨格とするシリコーンエラストマ硬
化物により構成されており、 前記ポリジメチルシロキサンの重量平均分子量（Ｍｗ）
が９０,０００以上、硬化前のシリコーンエラストマの
１５０℃,１時間加熱により発生するガス中の−〔(ＣＨ
3)2ＳｉＯ〕n−（但し、ｎは５以下）成分が加熱減量分
の０.１重量％以下であることを特徴とする半導体装
置。 - 【請求項４】 前記緩衝層を構成するシリコーンエラス
トマの硬化前の粘度が１,０００Ｐａ・ｓ以下である請
求項３に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25872396A JP3208072B2 (ja) | 1996-09-30 | 1996-09-30 | 配線基板とそれを用いた半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25872396A JP3208072B2 (ja) | 1996-09-30 | 1996-09-30 | 配線基板とそれを用いた半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10107172A true JPH10107172A (ja) | 1998-04-24 |
| JP3208072B2 JP3208072B2 (ja) | 2001-09-10 |
Family
ID=17324200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25872396A Expired - Fee Related JP3208072B2 (ja) | 1996-09-30 | 1996-09-30 | 配線基板とそれを用いた半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3208072B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000008685A1 (fr) * | 1998-08-03 | 2000-02-17 | Shinko Electric Industries Co., Ltd. | Substrat de cablage, son procede de fabrication, et dispositif a semiconducteur |
| US6638352B2 (en) | 2001-07-10 | 2003-10-28 | Hitachi, Ltd. | Thermal stable low elastic modulus material and device using the same |
| KR100478208B1 (ko) * | 1998-10-31 | 2005-08-24 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지 |
| US7335970B2 (en) | 1996-12-03 | 2008-02-26 | Oki Electric Industry Co., Ltd. | Semiconductor device having a chip-size package |
-
1996
- 1996-09-30 JP JP25872396A patent/JP3208072B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7335970B2 (en) | 1996-12-03 | 2008-02-26 | Oki Electric Industry Co., Ltd. | Semiconductor device having a chip-size package |
| US8154124B2 (en) | 1996-12-03 | 2012-04-10 | Oki Electric Industry Co., Ltd. | Semiconductor device having a chip-size package |
| WO2000008685A1 (fr) * | 1998-08-03 | 2000-02-17 | Shinko Electric Industries Co., Ltd. | Substrat de cablage, son procede de fabrication, et dispositif a semiconducteur |
| US6455786B1 (en) | 1998-08-03 | 2002-09-24 | Shinko Electric Industries Co., Ltd. | Wiring board and manufacturing method thereof and semiconductor device |
| KR100478208B1 (ko) * | 1998-10-31 | 2005-08-24 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지 |
| US6638352B2 (en) | 2001-07-10 | 2003-10-28 | Hitachi, Ltd. | Thermal stable low elastic modulus material and device using the same |
| US6638631B2 (en) | 2001-07-10 | 2003-10-28 | Hitachi, Ltd. | Thermal stable low elastic modulus material and device using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3208072B2 (ja) | 2001-09-10 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S111 | Request for change of ownership or part of ownership |
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