JPH10104305A - 電気負荷状態診断回路 - Google Patents
電気負荷状態診断回路Info
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- JPH10104305A JPH10104305A JP9250328A JP25032897A JPH10104305A JP H10104305 A JPH10104305 A JP H10104305A JP 9250328 A JP9250328 A JP 9250328A JP 25032897 A JP25032897 A JP 25032897A JP H10104305 A JPH10104305 A JP H10104305A
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Abstract
(57)【要約】
【課題】 コンパレータによって占有される回路領域と
診断回路のコストを低減する。 【解決手段】 負荷（ＬＤ）の状態を診断する回路は、
負荷（ＬＤ）の端子（ＯＵＴ）と電圧コンパレータ回路
（ＣＤＴ）との間に介在されたＤＭＯＳトランジスタ
（ＤＭＯＳ１）からなり、コンパレータ（ＣＤＴ）への
最大電圧入力を制限することにより、コンパレータ（Ｃ
ＤＴ）によって占有される回路領域と診断回路のコスト
を低減するようにした。
診断回路のコストを低減する。 【解決手段】 負荷（ＬＤ）の状態を診断する回路は、
負荷（ＬＤ）の端子（ＯＵＴ）と電圧コンパレータ回路
（ＣＤＴ）との間に介在されたＤＭＯＳトランジスタ
（ＤＭＯＳ１）からなり、コンパレータ（ＣＤＴ）への
最大電圧入力を制限することにより、コンパレータ（Ｃ
ＤＴ）によって占有される回路領域と診断回路のコスト
を低減するようにした。
Description
【０００１】
【発明の属する技術分野】本発明は一般には診断回路、
詳しくは電気負荷状態を診断する回路に関するものであ
る。
詳しくは電気負荷状態を診断する回路に関するものであ
る。
【０００２】
【従来の技術】本発明は、負荷を駆動する回路が非動作
状態であるとき、すなわち、その出力が高インピーダン
スであるときの負荷状態の診断の問題に関する。負荷
は、（アースや電源に対して、又はそれらの端子間で）
短絡状態や、オープン回路状態（例えば、接点の破損に
よるもの）、通常状態すなわち正しく接続され動作して
いる状態になることがある。
状態であるとき、すなわち、その出力が高インピーダン
スであるときの負荷状態の診断の問題に関する。負荷
は、（アースや電源に対して、又はそれらの端子間で）
短絡状態や、オープン回路状態（例えば、接点の破損に
よるもの）、通常状態すなわち正しく接続され動作して
いる状態になることがある。
【０００３】診断データは例えばマイクロコントローラ
に供給され、該マイクロコントローラは故障の場合に機
能を確保するために復帰動作を実行することができる。
に供給され、該マイクロコントローラは故障の場合に機
能を確保するために復帰動作を実行することができる。
【０００４】本発明は、広範囲に変動する供給電圧や周
囲温度を用いる分野、例えば自動車分野において特に有
利である。
囲温度を用いる分野、例えば自動車分野において特に有
利である。
【０００５】この場合、診断回路は、負荷に適用可能な
最大出力電圧例えば５０Ｖに耐えることができなければ
ならない。明確に言うと、診断回路が集積回路の形態で
製造されるならば、高電圧に耐え得る部品を広範囲に使
用しなければならず、高コストを伴う。高圧部品の数を
減少することは、回路を占める面積を最小化するのに重
要である。
最大出力電圧例えば５０Ｖに耐えることができなければ
ならない。明確に言うと、診断回路が集積回路の形態で
製造されるならば、高電圧に耐え得る部品を広範囲に使
用しなければならず、高コストを伴う。高圧部品の数を
減少することは、回路を占める面積を最小化するのに重
要である。
【０００６】また、診断回路は、周辺温度が例えば−４
０℃から１２５℃まで広範囲に変動するとき、電子回路
の特性に生じる変動に耐えなければならない。
０℃から１２５℃まで広範囲に変動するとき、電子回路
の特性に生じる変動に耐えなければならない。
【０００７】図１は、診断回路の使用が必要な典型的な
形態を示す回路図である。電気負荷ＬＤの一方の端子は
ドライバー回路ＤＲの出力ＯＵＴに接続されている。ド
ライバー回路ＤＲは例えば増幅器、出力ステージ（outp
ut stage）等であってもよい。このドライバー回路Ｄ
Ｒは、使用可能論理入力（enabling logic input）Ｅ
Ｎの値に応じて使用可能（enabled）又は使用不可能（d
isenabled）（高インピーダンスで出力）にされる。
形態を示す回路図である。電気負荷ＬＤの一方の端子は
ドライバー回路ＤＲの出力ＯＵＴに接続されている。ド
ライバー回路ＤＲは例えば増幅器、出力ステージ（outp
ut stage）等であってもよい。このドライバー回路Ｄ
Ｒは、使用可能論理入力（enabling logic input）Ｅ
Ｎの値に応じて使用可能（enabled）又は使用不可能（d
isenabled）（高インピーダンスで出力）にされる。
【０００８】ドライバー回路ＤＲが使用可能にされる
と、論理入力ＩＮは出力ＯＵＴが接続される供給源supp
ly（正又はアース）を選択する。負荷ＬＤの他方の端子
は供給源、アース又は他のドライバー回路（不図示）に
接続される。この回路図は、いわゆる「低圧側」、「高
圧側」、及び「ブリッジ」のドライバー回路の可能性が
ある。
と、論理入力ＩＮは出力ＯＵＴが接続される供給源supp
ly（正又はアース）を選択する。負荷ＬＤの他方の端子
は供給源、アース又は他のドライバー回路（不図示）に
接続される。この回路図は、いわゆる「低圧側」、「高
圧側」、及び「ブリッジ」のドライバー回路の可能性が
ある。
【０００９】従来の診断回路に使用される基本レイアウ
トは、図２に示されている。図２及び以下の図面には、
図１を参照して既に説明された部品及び要素が同一参照
符号で示されている。
トは、図２に示されている。図２及び以下の図面には、
図１を参照して既に説明された部品及び要素が同一参照
符号で示されている。
【００１０】ドライバー回路ＤＲの出力すなわち端子Ｏ
ＵＴは、２つの高圧極性抵抗ＲｐｕとＰｐｄ、及び高圧
コンパレータＣＤＴに接続されている。ドライバー回路
ＤＲの使用可能入力ＥＮが切り換わると、ドライバー回
路ＤＲを使用不可能にし、ドライバー回路ＤＲのパワー
トランジスタは遮断され、出力ＯＵＴの電圧は、以下に
説明するように、出力ＯＵＴの状態に依存する値にな
る。
ＵＴは、２つの高圧極性抵抗ＲｐｕとＰｐｄ、及び高圧
コンパレータＣＤＴに接続されている。ドライバー回路
ＤＲの使用可能入力ＥＮが切り換わると、ドライバー回
路ＤＲを使用不可能にし、ドライバー回路ＤＲのパワー
トランジスタは遮断され、出力ＯＵＴの電圧は、以下に
説明するように、出力ＯＵＴの状態に依存する値にな
る。
【００１１】（１）負荷ＬＤが正しく接続されていれ
ば、出力ＯＵＴにおける電圧は負荷ＬＤの他の端子ＴＲ
に近い値になる。
ば、出力ＯＵＴにおける電圧は負荷ＬＤの他の端子ＴＲ
に近い値になる。
【００１２】（２）出力ＯＵＴがアースに短絡していれ
ば、電圧は０Ｖに近い値になる。
ば、電圧は０Ｖに近い値になる。
【００１３】（３）出力ＯＵＴが供給電圧Ｖｄｄに短絡
していれば、電圧は供給電圧Ｖｄｄの値になる。
していれば、電圧は供給電圧Ｖｄｄの値になる。
【００１４】（４）負荷ＬＤが接続されていない、すな
わち、オープン回路であれば、出力ＯＵＴの電圧は、抵
抗ＲｐｕとＲｐｄによって形成される電圧分圧器によっ
て形成される値になる。
わち、オープン回路であれば、出力ＯＵＴの電圧は、抵
抗ＲｐｕとＲｐｄによって形成される電圧分圧器によっ
て形成される値になる。
【００１５】これらの条件の間の区別は高圧コンパレー
タＣＤＴによって行われる。負荷ＬＤの端子が短絡され
ている状態は、ドライバー回路ＤＲの中にある過電流を
検出する回路によって負荷ＬＤが正しく接続されている
状態と識別される。
タＣＤＴによって行われる。負荷ＬＤの端子が短絡され
ている状態は、ドライバー回路ＤＲの中にある過電流を
検出する回路によって負荷ＬＤが正しく接続されている
状態と識別される。
【００１６】
【発明が解決しようとする課題】しかしながら、この従
来の解決手段は、抵抗Ｒｐｕ，ＰｐｄとコンパレータＣ
ＤＴが高電圧に耐えなければならず、大部品の使用を必
要とするという欠点を有している。また、従来の解決手
段は、非常に複雑で、高価であるという問題があった。
来の解決手段は、抵抗Ｒｐｕ，ＰｐｄとコンパレータＣ
ＤＴが高電圧に耐えなければならず、大部品の使用を必
要とするという欠点を有している。また、従来の解決手
段は、非常に複雑で、高価であるという問題があった。
【００１７】本発明の課題は、前述の問題の全てを満足
のゆく方法で解決し、電気負荷の状態を診断する回路を
提供することにある。
のゆく方法で解決し、電気負荷の状態を診断する回路を
提供することにある。
【００１８】
【課題を解決するための手段】本発明によると、前記課
題は、ドライバー回路（ＤＲ）の出力（ＯＵＴ）に接続
された電気負荷（ＬＤ）の状態を診断する回路であっ
て、当該出力（ＯＵＴ）に接続された電圧コンパレータ
手段（ＣＤＴ）からなる診断回路において、前記出力
（ＯＵＴ）と前記電圧コンパレータ手段（ＣＤＴ）との
間にトランジスタ（ＤＭＯＳ１）を介在させて、当該電
圧コンパレータ手段（ＣＤＴ）への入力結合点（Ｓ）に
おける最大電圧を減少するとともに、前記電圧コンパレ
ータ手段（ＣＤＴ）を低電圧タイプとしたことを特徴と
する診断回路によって達成される。
題は、ドライバー回路（ＤＲ）の出力（ＯＵＴ）に接続
された電気負荷（ＬＤ）の状態を診断する回路であっ
て、当該出力（ＯＵＴ）に接続された電圧コンパレータ
手段（ＣＤＴ）からなる診断回路において、前記出力
（ＯＵＴ）と前記電圧コンパレータ手段（ＣＤＴ）との
間にトランジスタ（ＤＭＯＳ１）を介在させて、当該電
圧コンパレータ手段（ＣＤＴ）への入力結合点（Ｓ）に
おける最大電圧を減少するとともに、前記電圧コンパレ
ータ手段（ＣＤＴ）を低電圧タイプとしたことを特徴と
する診断回路によって達成される。
【００１９】
【発明の実施の形態】本発明の特徴及び利点は、添付図
面を参照した以下の発明の実施の形態の詳細な説明で明
らかとなる。添付図面は、本発明を限定するものではな
い。
面を参照した以下の発明の実施の形態の詳細な説明で明
らかとなる。添付図面は、本発明を限定するものではな
い。
【００２０】本発明による診断回路の実施形態を図３を
参照して説明する。この図は、ドライバー回路ＤＲを示
し、従来技術で説明したように、その出力ＯＵＴに負荷
ＬＤが接続されている。
参照して説明する。この図は、ドライバー回路ＤＲを示
し、従来技術で説明したように、その出力ＯＵＴに負荷
ＬＤが接続されている。
【００２１】本発明は、診断を実行するのに出力ＯＵＴ
に直接接続する必要がないという原理と、出力ＯＵＴの
Ｖｏｕｔで示す電圧が低圧デバイスが耐えうる値より低
いとき、当該出力ＯＵＴのＶｏｕｔで示す電圧に等しい
電圧を有する結合点で所望の測定が行なえるという原理
に基づいている。
に直接接続する必要がないという原理と、出力ＯＵＴの
Ｖｏｕｔで示す電圧が低圧デバイスが耐えうる値より低
いとき、当該出力ＯＵＴのＶｏｕｔで示す電圧に等しい
電圧を有する結合点で所望の測定が行なえるという原理
に基づいている。
【００２２】ドライバー回路ＤＲの出力ＯＵＴに接続さ
れたＤＭＯＳ１で示すＤＭＯＳトランジスタは例えば５
０Ｖの高電圧に耐えることができる。トランジスタＤＭ
ＯＳ１の下流側に接続された回路は低圧である。従っ
て、トランジスタＤＭＯＳ１は負荷ＬＤの状態を診断す
るのに使用されるただ１つの高圧の部品である。
れたＤＭＯＳ１で示すＤＭＯＳトランジスタは例えば５
０Ｖの高電圧に耐えることができる。トランジスタＤＭ
ＯＳ１の下流側に接続された回路は低圧である。従っ
て、トランジスタＤＭＯＳ１は負荷ＬＤの状態を診断す
るのに使用されるただ１つの高圧の部品である。
【００２３】トランジスタＤＭＯＳ１のゲート端子は、
例えば５Ｖ供給源等の低圧供給電圧Ｖｄｄに接続されて
いる。トランジスタＤＭＯＳ１のソース端子の電圧は、
結合点Ｓで示すように、次式で与えられる電圧値Ｖｓ＿
ｍａｘを超えない。
例えば５Ｖ供給源等の低圧供給電圧Ｖｄｄに接続されて
いる。トランジスタＤＭＯＳ１のソース端子の電圧は、
結合点Ｓで示すように、次式で与えられる電圧値Ｖｓ＿
ｍａｘを超えない。
【００２４】
【数１】Ｖｓ＿ｍａｘ＝Ｖｄｄ−Ｖｔｈ ここで、ＶｔｈはトランジスタＤＭＯＳ１のしきい値で
ある。
ある。
【００２５】実際には、Ｖｓで示す結合点Ｓの電圧がＶ
ｓ＿ｍａｘより大きかった場合、トランジスタＤＭＯＳ
１の電圧Ｖｇｓすなわちゲート端子とソース端子の間の
電圧はしきい値Ｖｔｈより小さくなり、このためトラン
ジスタＤＭＯＳ１はカットオフされる。この場合、結合
点Ｓの電圧Ｖｓは、該結合点に出力が接続されている増
幅器Ａによって決定される値になり、電圧Ｖｓ＿ｍａｘ
よりも小さくなる。
ｓ＿ｍａｘより大きかった場合、トランジスタＤＭＯＳ
１の電圧Ｖｇｓすなわちゲート端子とソース端子の間の
電圧はしきい値Ｖｔｈより小さくなり、このためトラン
ジスタＤＭＯＳ１はカットオフされる。この場合、結合
点Ｓの電圧Ｖｓは、該結合点に出力が接続されている増
幅器Ａによって決定される値になり、電圧Ｖｓ＿ｍａｘ
よりも小さくなる。
【００２６】増幅器Ａは相互コンダクタンス作動増幅器
であり、その出力からの帰還を有し、その帰還は反転入
力に接続されている。一方、非反転入力は基準電圧Ｖｒ
ｉｆに接続され、該基準電圧Ｖｒｉｆは電圧Ｖｓ＿ｍａ
ｘよりも小さく、例えば抵抗分圧器によって生じさせる
ことができる。図４は、差入力電圧Ｖｄｉｆｆに対する
増幅器Ａの出力電流Ｉｏｕｔａを示す。差入力電圧Ｖｄ
ｉｆｆは、反転入力電圧すなわち結合点Ｓにおける電圧
Ｖｓと、非反転入力における電圧すなわち基準電圧Ｖｒ
ｉｆとの差に等しい。
であり、その出力からの帰還を有し、その帰還は反転入
力に接続されている。一方、非反転入力は基準電圧Ｖｒ
ｉｆに接続され、該基準電圧Ｖｒｉｆは電圧Ｖｓ＿ｍａ
ｘよりも小さく、例えば抵抗分圧器によって生じさせる
ことができる。図４は、差入力電圧Ｖｄｉｆｆに対する
増幅器Ａの出力電流Ｉｏｕｔａを示す。差入力電圧Ｖｄ
ｉｆｆは、反転入力電圧すなわち結合点Ｓにおける電圧
Ｖｓと、非反転入力における電圧すなわち基準電圧Ｖｒ
ｉｆとの差に等しい。
【００２７】トランジスタＤＭＯＳ１は、ソース端子か
らドレイン端子まで、すなわち、結合点Ｓから出力ＯＵ
Ｔまで電流を伝えるとともに、ドレイン端子からソース
端子まで、すなわち、出力ＯＵＴから結合点Ｓまで電流
を伝えるのに使用される。
らドレイン端子まで、すなわち、結合点Ｓから出力ＯＵ
Ｔまで電流を伝えるとともに、ドレイン端子からソース
端子まで、すなわち、出力ＯＵＴから結合点Ｓまで電流
を伝えるのに使用される。
【００２８】トランジスタＤＭＯＳ１のソース端子から
ドレイン端子まで流れる電流の最大値は、該トランジス
タＤＭＯＳ１のソース端子とドレイン端子との間の固有
ダイオード（intrinsic diode）を活性化しないように
十分小さくなるように選択される。
ドレイン端子まで流れる電流の最大値は、該トランジス
タＤＭＯＳ１のソース端子とドレイン端子との間の固有
ダイオード（intrinsic diode）を活性化しないように
十分小さくなるように選択される。
【００２９】ドライバー回路ＤＲが使用禁止（割り込み
禁止）であるとき、結合点Ｓに到達する電圧Ｖｓは以下
に説明する出力ＯＵＴの状態に依存する。
禁止）であるとき、結合点Ｓに到達する電圧Ｖｓは以下
に説明する出力ＯＵＴの状態に依存する。
【００３０】（１）負荷ＬＤが正しく接続されていれ
ば、負荷ＬＤの他の端子ＴＲの電圧（これが電圧Ｖｄｄ
−Ｖｔｈ以下、又はそれに等しい場合）に近い値にな
る。
ば、負荷ＬＤの他の端子ＴＲの電圧（これが電圧Ｖｄｄ
−Ｖｔｈ以下、又はそれに等しい場合）に近い値にな
る。
【００３１】（２）出力ＯＵＴがアースに短絡していれ
ば、電圧は０Ｖに近い値になる。
ば、電圧は０Ｖに近い値になる。
【００３２】（３）出力ＯＵＴが正の供給電源Ｖｄｄに
短絡していれば、電圧Ｖｄｄ−Ｖｔｈの値になる。
短絡していれば、電圧Ｖｄｄ−Ｖｔｈの値になる。
【００３３】（４）出力ＯＵＴがオープン回路状態であ
れば、帰還を有する増幅器Ａによって、結合点Ｓの電圧
Ｖｓは基準電圧Ｖｒｉｆに等しい電圧になる。実際に
は、遷移状態の間、Ｖｓ＜Ｖｒｉｆであれば、電流Ｉｏ
ｕｔは増幅器Ａの出力から流れ出て、結合点Ｓの電圧Ｖ
ｓを増加する。Ｖｓ＞Ｖｒｉｆであれば、電流Ｉｏｕｔ
は増幅器Ａの出力に流れ込んで、結合点Ｓの電圧Ｖｓを
減少させる。出力ＯＵＴの電圧Ｖｏｕｔは、増幅器Ａに
よって出力される電流Ｉｏｕｔａまでの値の（回路の中
又は外の）電流が出力ＯＵＴの中又は外に漏出していて
も、基準電圧Ｖｒｉｆの値になる。
れば、帰還を有する増幅器Ａによって、結合点Ｓの電圧
Ｖｓは基準電圧Ｖｒｉｆに等しい電圧になる。実際に
は、遷移状態の間、Ｖｓ＜Ｖｒｉｆであれば、電流Ｉｏ
ｕｔは増幅器Ａの出力から流れ出て、結合点Ｓの電圧Ｖ
ｓを増加する。Ｖｓ＞Ｖｒｉｆであれば、電流Ｉｏｕｔ
は増幅器Ａの出力に流れ込んで、結合点Ｓの電圧Ｖｓを
減少させる。出力ＯＵＴの電圧Ｖｏｕｔは、増幅器Ａに
よって出力される電流Ｉｏｕｔａまでの値の（回路の中
又は外の）電流が出力ＯＵＴの中又は外に漏出していて
も、基準電圧Ｖｒｉｆの値になる。
【００３４】低圧コンパレータＣＤＴは、結合点Ｓにお
ける電圧範囲を知ることができる。
ける電圧範囲を知ることができる。
【００３５】出力ＯＵＴが負荷ＬＤ又は短絡回路によっ
て正の電圧に接続される状態では、増幅器Ａは電流を吸
収し、トランジスタＤＭＯＳ１はドレイン端子からソー
ス端子に電流を伝える。
て正の電圧に接続される状態では、増幅器Ａは電流を吸
収し、トランジスタＤＭＯＳ１はドレイン端子からソー
ス端子に電流を伝える。
【００３６】出力ＯＵＴが負荷ＬＤ又は短絡回路によっ
てアースに接続される状態では、増幅器Ａは電流を供給
し、トランジスタＤＭＯＳ１は、ソースとドレインの間
の固有ダイオードを活性化することなく、ソース端子か
らドレイン端子に電流を伝える。
てアースに接続される状態では、増幅器Ａは電流を供給
し、トランジスタＤＭＯＳ１は、ソースとドレインの間
の固有ダイオードを活性化することなく、ソース端子か
らドレイン端子に電流を伝える。
【００３７】図５は、本発明による診断回路の他の実施
形態を示す。ここでは、図３に示す増幅器Ａの代りに、
２つの抵抗器ＲｐｕとＲｐｄによって形成された抵抗分
配器が設けられている。この抵抗分配器は、ドライバー
回路ＤＲが使用禁止で出力ＯＵＴがオープン回路状態で
ある場合、結合点Ｓの電圧Ｖｓの値を決定する。
形態を示す。ここでは、図３に示す増幅器Ａの代りに、
２つの抵抗器ＲｐｕとＲｐｄによって形成された抵抗分
配器が設けられている。この抵抗分配器は、ドライバー
回路ＤＲが使用禁止で出力ＯＵＴがオープン回路状態で
ある場合、結合点Ｓの電圧Ｖｓの値を決定する。
【００３８】図３で説明したようにトランジスタＤＭＯ
Ｓ１が電流を伝えると、その電圧Ｖｄｓすなわちドレイ
ン端子とソース端子の間の電圧は、たとえＶｏｕｔ＜Ｖ
ｄｄ−Ｖｔｈであったとしても、出力ＯＵＴとコンパレ
ータＣＤＴの入力との間すなわち結合点Ｓに小さな電位
差を導入する。これは、コンパレータＣＤＴの切換しき
い値が出力ＯＵＴの電圧Ｖｏｕｔに正確に符号するよう
に要求されるなら、不正確の原因をなす。コンパレータ
ＣＤＴによって読み取られる電圧は結合点Ｓの電圧であ
るからである。もし、正確度を増加することが要求され
るなら、次の解決手段を採用することができる。
Ｓ１が電流を伝えると、その電圧Ｖｄｓすなわちドレイ
ン端子とソース端子の間の電圧は、たとえＶｏｕｔ＜Ｖ
ｄｄ−Ｖｔｈであったとしても、出力ＯＵＴとコンパレ
ータＣＤＴの入力との間すなわち結合点Ｓに小さな電位
差を導入する。これは、コンパレータＣＤＴの切換しき
い値が出力ＯＵＴの電圧Ｖｏｕｔに正確に符号するよう
に要求されるなら、不正確の原因をなす。コンパレータ
ＣＤＴによって読み取られる電圧は結合点Ｓの電圧であ
るからである。もし、正確度を増加することが要求され
るなら、次の解決手段を採用することができる。
【００３９】（１）トランジスタＤＭＯＳ１の面積（垂
直ＤＭＯＳトランジスタのセル（cell）の数）を増加
し、その電圧Ｖｄｓを与えられた電流に対して減少す
る。 （２）トランジスタＤＭＯＳ１を２つする。この解決手
段は、図６に示すが、以下に説明する。
直ＤＭＯＳトランジスタのセル（cell）の数）を増加
し、その電圧Ｖｄｓを与えられた電流に対して減少す
る。 （２）トランジスタＤＭＯＳ１を２つする。この解決手
段は、図６に示すが、以下に説明する。
【００４０】トランジスタＤＭＯＳ１は、増幅器Ａによ
って吸収あるいは供給される電流を通し、結合点Ｓ１の
電圧を制限する仕事をする。トランジスタＤＭＯＳ２
は、増幅器ＡやコンパレータＣＤＴに対して危険でない
最大の値に制限された、出力ＯＵＴの電圧Ｖｏｕｔに等
しい電圧を利用できるようにする仕事をする。
って吸収あるいは供給される電流を通し、結合点Ｓ１の
電圧を制限する仕事をする。トランジスタＤＭＯＳ２
は、増幅器ＡやコンパレータＣＤＴに対して危険でない
最大の値に制限された、出力ＯＵＴの電圧Ｖｏｕｔに等
しい電圧を利用できるようにする仕事をする。
【００４１】結合点Ｓ１における電圧は、次式によって
与えられる電圧値Ｖｓ１＿ｍａｘを超えることはできな
い。
与えられる電圧値Ｖｓ１＿ｍａｘを超えることはできな
い。
【００４２】
【数２】Ｖｓ１＿ｍａｘ＝Ｖｄｄ−Ｖｔｈ１ ここで、Ｖｔｈ１はトランジスタＤＭＯＳ１のしきい値
電圧である。
電圧である。
【００４３】結合点Ｓ２における電圧は、次式によって
与えられる電圧値Ｖｓ２＿ｍａｘを超えることはできな
い。
与えられる電圧値Ｖｓ２＿ｍａｘを超えることはできな
い。
【００４４】
【数３】Ｖｓ２＿ｍａｘ＝Ｖｄｄ＋Ｖｔｈ１ ここで、Ｖｄ１はダイオードＤ１の電圧である。このダ
イオードＤ１はＮＰＮ２極トランジスタのベース−コレ
クタ接合部によって形成することができる。
イオードＤ１はＮＰＮ２極トランジスタのベース−コレ
クタ接合部によって形成することができる。
【００４５】出力ＯＵＴにおいてＶｄｄ以下の電圧Ｖｏ
ｕｔに対するトランジスタＤＭＯＳ２の電圧Ｖｄｓは、
殆どゼロである。増幅器Ａからくる電流又は増幅器Ａに
吸収される電流は、トランジスタＤＭＯＳ１を通過する
からである。増幅器ＡとコンパレータＣＤＴは高インピ
ーダンス入力を有するため、結合点Ｓ２の電圧Ｖｓ２を
受ける。Ｖｏｕｔ＜Ｖｄｄであれば、電圧Ｖｓ２は出力
ＯＵＴの電圧Ｖｏｕｔに殆ど等しい。
ｕｔに対するトランジスタＤＭＯＳ２の電圧Ｖｄｓは、
殆どゼロである。増幅器Ａからくる電流又は増幅器Ａに
吸収される電流は、トランジスタＤＭＯＳ１を通過する
からである。増幅器ＡとコンパレータＣＤＴは高インピ
ーダンス入力を有するため、結合点Ｓ２の電圧Ｖｓ２を
受ける。Ｖｏｕｔ＜Ｖｄｄであれば、電圧Ｖｓ２は出力
ＯＵＴの電圧Ｖｏｕｔに殆ど等しい。
【００４６】ダイオードＤ１は、トランジスタＤＭＯＳ
２のソース端子が、出力ＯＵＴが迅速に遷移する間の漂
遊容量（gate oxide）のためにＤＭＯＳ２のトランジ
スタのゲート酸化物（gate oxide）を損傷するような
高電圧値をとるのを防止する。
２のソース端子が、出力ＯＵＴが迅速に遷移する間の漂
遊容量（gate oxide）のためにＤＭＯＳ２のトランジ
スタのゲート酸化物（gate oxide）を損傷するような
高電圧値をとるのを防止する。
【００４７】図７は、２つのコンパレータ回路ＣＭＰ１
とＣＭＰ２からなるコンパレータＣＤＴの可能な実施形
態の回路を示す。コンパレータ回路ＣＭＰ１とＣＭＰ２
の２つのしきい値Ｖｒ１とＶｒ２は、図８に示す。
とＣＭＰ２からなるコンパレータＣＤＴの可能な実施形
態の回路を示す。コンパレータ回路ＣＭＰ１とＣＭＰ２
の２つのしきい値Ｖｒ１とＶｒ２は、図８に示す。
【００４８】増幅器Ａの基準電圧Ｖｒｉｆは、しきい値
Ｖｒ１とＶｒ２の間にある。結合点Ｓ２の電圧がとり得
る最大値は、Ｖｄｄ＋Ｖｄ１によって与えられる。
Ｖｒ１とＶｒ２の間にある。結合点Ｓ２の電圧がとり得
る最大値は、Ｖｄｄ＋Ｖｄ１によって与えられる。
【００４９】２つのコンパレータ回路ＣＭＰ１とＣＭＰ
２により、関心のある電圧値に対して（０Ｖ＜Ｖｏｕｔ
＜Ｖｄｄに対しては、電圧ＶｏｕｔとＶｓ２は一致す
る。）、出力ＯＵＴが置かれる範囲が認められる。コン
パレータＣＤＴの指示及びドライバー回路ＤＲに含まれ
る過電流検出回路の指示により、負荷ＬＤの状態を知る
ことができる。
２により、関心のある電圧値に対して（０Ｖ＜Ｖｏｕｔ
＜Ｖｄｄに対しては、電圧ＶｏｕｔとＶｓ２は一致す
る。）、出力ＯＵＴが置かれる範囲が認められる。コン
パレータＣＤＴの指示及びドライバー回路ＤＲに含まれ
る過電流検出回路の指示により、負荷ＬＤの状態を知る
ことができる。
【００５０】本発明の他の特別な実施例が図９に示され
ている。ドライバー回路ＤＲが使用可能になされると、
出力がオープン回路状態であれば、結合点Ｎ１が次式に
よって与えられる電圧になる。
ている。ドライバー回路ＤＲが使用可能になされると、
出力がオープン回路状態であれば、結合点Ｎ１が次式に
よって与えられる電圧になる。
【００５１】
【数４】Ｖｎ１＝Ｖｂ１＋ＶｅｂＱ１−Ｖｄ１ ここで、ＶｅｂＱ１はトランジスタＱ１のエミッタとベ
ースの間の電圧、Ｖｄ１はダイオードＤ１の端子におけ
る電圧、Ｖｂ１はトランジスタＱ１のベースにおける電
圧である。
ースの間の電圧、Ｖｄ１はダイオードＤ１の端子におけ
る電圧、Ｖｂ１はトランジスタＱ１のベースにおける電
圧である。
【００５２】電圧ＶｅｂＱ１は電圧Ｖｄ１にほぼ等し
く、このため電圧Ｖｎ１は電圧Ｖｂ１にほぼ等しい。電
圧Ｖｂ１は例えば２Ｖの値を有していてもよく、抵抗Ｒ
３に電流は流れない。ツェナダイオードＤＺ１とＤＺ２
が遮断され、コンパレータＣＤＴが高入力インピーダン
スを有するからである。出力がオープン回路状態にある
と、２つのトランジスタＱ２とＱ３によって形成される
電流ミラー（current mirror）は、トランジスタＱ１
のコレクタ電流とダイオードＤ１に流れ込む電流を等し
くし、電圧ＶｅｂＱ１とＶｄ１を非常に小さくする。ト
ランジスタＤＭＯＳ１は供給電圧Ｖｄｄに接続されたゲ
ート端子を有し、トランジスタＱ３のコレクタ電圧を制
限する。
く、このため電圧Ｖｎ１は電圧Ｖｂ１にほぼ等しい。電
圧Ｖｂ１は例えば２Ｖの値を有していてもよく、抵抗Ｒ
３に電流は流れない。ツェナダイオードＤＺ１とＤＺ２
が遮断され、コンパレータＣＤＴが高入力インピーダン
スを有するからである。出力がオープン回路状態にある
と、２つのトランジスタＱ２とＱ３によって形成される
電流ミラー（current mirror）は、トランジスタＱ１
のコレクタ電流とダイオードＤ１に流れ込む電流を等し
くし、電圧ＶｅｂＱ１とＶｄ１を非常に小さくする。ト
ランジスタＤＭＯＳ１は供給電圧Ｖｄｄに接続されたゲ
ート端子を有し、トランジスタＱ３のコレクタ電圧を制
限する。
【００５３】もし負荷ＬＤが正しく出力ＯＵＴに接続さ
れると、出力ＯＵＴは負荷ＬＤの他の端子ＴＲの電圧に
近い電圧Ｖｏｕｔになる。もし出力ＯＵＴが供給電源Ｖ
ｄｄ又はアースに短絡していると、電圧Ｖｏｕｔはそれ
に相当する値になる。低電圧コンパレータＣＤＴはツェ
ナダイオードＤＺ１とＤＺ２によって保護される。
れると、出力ＯＵＴは負荷ＬＤの他の端子ＴＲの電圧に
近い電圧Ｖｏｕｔになる。もし出力ＯＵＴが供給電源Ｖ
ｄｄ又はアースに短絡していると、電圧Ｖｏｕｔはそれ
に相当する値になる。低電圧コンパレータＣＤＴはツェ
ナダイオードＤＺ１とＤＺ２によって保護される。
【００５４】図１０は、前記実施形態と比較して、低電
圧コンパレータＣＤＴが抵抗Ｒ３とツェナダイオードＤ
Ｚ１とＤＺ２の代りにＤＭＯＳトランジスタＤＭＯＳ２
とダイオードＤ２によって保護される回路の実施形態を
示す。トランジスタＤＭＯＳ２とダイオードＤ２の機能
は、図６に示す回路のトランジスタＤＭＯＳ２とダイオ
ードＤ１の機能と類似している。
圧コンパレータＣＤＴが抵抗Ｒ３とツェナダイオードＤ
Ｚ１とＤＺ２の代りにＤＭＯＳトランジスタＤＭＯＳ２
とダイオードＤ２によって保護される回路の実施形態を
示す。トランジスタＤＭＯＳ２とダイオードＤ２の機能
は、図６に示す回路のトランジスタＤＭＯＳ２とダイオ
ードＤ１の機能と類似している。
【００５５】本発明は、「低圧側」ドライバー回路にお
ける負荷ＬＤの状態を診断する特定の用途に対して開発
された。このため、図７の回路が使用された。しきい値
Ｖｒ１，Ｖｒ２と基準電圧Ｖｒｉｆの値は、次式の通り
である。
ける負荷ＬＤの状態を診断する特定の用途に対して開発
された。このため、図７の回路が使用された。しきい値
Ｖｒ１，Ｖｒ２と基準電圧Ｖｒｉｆの値は、次式の通り
である。
【００５６】
【数５】Ｖｒ１＝２Ｖ Ｖｒ２＝１Ｖ Ｖｒｉｆ＝１．５Ｖ
【００５７】本発明の診断回路は、供給電圧と周囲温度
が広範囲にわたって変化する分野において特に有利であ
る。特に、本発明の回路により、高圧部品の数が減少
し、回路の占有面積が減少する。
が広範囲にわたって変化する分野において特に有利であ
る。特に、本発明の回路により、高圧部品の数が減少
し、回路の占有面積が減少する。
【００５８】当然ながら、本発明の原理、構成の詳細、
実施の形態は、本発明の範囲から逸脱することなく、前
述したものに対して変更することができる。
実施の形態は、本発明の範囲から逸脱することなく、前
述したものに対して変更することができる。
【図１】 従来の回路図。
【図２】 従来の回路図
【図３】 本発明による診断回路の実施形態の回路図。
【図４】 図３の回路の動作を示すデカルト座標図。
【図５】 本発明の診断回路の他の実施形態の回路図。
【図６】 本発明の診断回路の他の実施形態の回路図。
【図７】 本発明の診断回路の他の実施形態の回路図。
【図８】 図７の回路の動作原理を示すグラフ。
【図９】 本発明の診断回路の他の実施形態の回路図。
【図１０】 本発明の診断回路の他の実施形態の回路
図。
図。
ＤＲ…ドライバー回路、ＬＤ…負荷、出力…ＯＵＴ、Ｃ
ＤＴ…電圧コンパレータ手段、ＤＭＯＳ１…トランジス
タ、Ｓ…結合点。
ＤＴ…電圧コンパレータ手段、ＤＭＯＳ１…トランジス
タ、Ｓ…結合点。
───────────────────────────────────────────────────── フロントページの続き (71)出願人 597132126 マニェティ・マレリ・ソシエタ・ペル・ア チオニ ＭＡＧＮＥＴＩ ＭＡＲＥＬＬＩ Ｓ. ｐ．Ａ. イタリア、イ−20145ミラノ、ビア・グリ ツィオッティ４番 (72)発明者 アンジェロ・クレスピ イタリア、イ−20092チニセロ・バルサモ （ミラノ）、ビア・ルカニア８番 (72)発明者 ステファニア・キッカ イタリア、イ−20010コルナレド（ミラ ノ）、ビア・ガリバルディ９番 (72)発明者 パオロ・マステラ イタリア、イ−15020カミノ（アレッサン ドリア）、ビア・モンベロ１番 (72)発明者 バンニ・ポレット イタリア、イ−15033カサレ・モンフェラ ート（アレッサンドリア）、ビア・カンデ ィアニ・ドリボラ７／ア番
Claims (9)
- 【請求項１】 ドライバー回路（ＤＲ）の出力（ＯＵ
Ｔ）に接続された電気負荷（ＬＤ）の状態を診断する回
路であって、当該出力（ＯＵＴ）に接続された電圧コン
パレータ手段（ＣＤＴ）からなる診断回路において、 前記出力（ＯＵＴ）と前記電圧コンパレータ手段（ＣＤ
Ｔ）との間にトランジスタ（ＤＭＯＳ１）を介在させ
て、当該電圧コンパレータ手段（ＣＤＴ）への入力結合
点（Ｓ）における最大電圧を減少するとともに、 前記電圧コンパレータ手段（ＣＤＴ）を低電圧タイプと
したことを特徴とする診断回路。 - 【請求項２】 前記電圧コンパレータ手段（ＣＤＴ）の
入力結合点（Ｓ）に接続され、入力結合点（Ｓ）の電圧
（Ｖｓ）と基準電圧（Ｖｒｉｆ）との間の電圧差（Ｖｄ
ｉｆｆ）に応じて、入力結合点（Ｓ）に流れ込み又は入
力結合点（Ｓ）から流れ出る電流（Ｉｏｕｔ）を発生す
るように形成された増幅手段（Ａ）をさらに有すること
を特徴とする請求項１に記載の診断回路。 - 【請求項３】 前記増幅手段は、前記結合点（Ｓ）に接
続された出力と、前記基準電圧（Ｖｒｉｆ）に接続され
た非反転入力と、その出力に接続された反転入力とから
なる相互コンダクタンス作動増幅器（Ａ）からなること
を特徴とする請求項２に記載の診断回路。 - 【請求項４】 前記結合点（Ｓ）には基準電圧（Ｖｒｉ
ｆ）が接続されていることを特徴とする請求項１に記載
の診断回路。 - 【請求項５】 前記基準電圧（Ｖｒｉｆ）は抵抗分圧器
（Ｒｐｕ，Ｒｐｄ）によって生成されることを特徴とす
る請求項２から４のいずれかに記載の診断回路。 - 【請求項６】 入力結合点（Ｓ）における電圧（Ｖｓ）
が、 電圧（Ｖｏｕｔ）が所定のしきい値（Ｖｓ＿ｍａｘ）以
下であるなら、ドライバー回路（ＤＲ）の出力（ＯＵ
Ｔ）における電圧に等しく、 電圧（Ｖｏｕｔ）が所定のしきい値（Ｖｓ＿ｍａｘ）以
上であるなら、所定のしきい値（Ｖｓ ｍａｘ）に等し
いように形成されていることを特徴とする請求項１から
５の何れかに記載の診断回路。 - 【請求項７】 前記所定のしきい値（Ｖｓ＿ｍａｘ）
は、トランジスタ（ＤＭＯＳ１）の制御端子の供給電圧
（Ｖｄｄ）によって形成されることを特徴とする請求項
６に記載の診断回路。 - 【請求項８】 前記出力（ＯＵＴ）と増幅手段（Ａ）と
の間に介在された第１のＤＭＯＳトランジスタ（ＤＭＯ
Ｓ１）と、出力（ＯＵＴ）とコンパレータ手段（ＣＤ
Ｔ）の入力結合点（Ｓ２）との間に介在された第２のＤ
ＭＯＳトランジスタ（ＤＭＯＳ２）とを有することを特
徴とする請求項２又は３に記載の診断回路。 - 【請求項９】 前記コンパレータ手段（ＣＤＴ）は、第
１コンパレータ回路（ＣＭＰ１）と第２コンパレータ回
路（ＣＭＰ２）とからなり、 これらは、入力結合点（Ｓ）における電圧（Ｖｓ）を第
１と第２の所定の基準値（Ｖｒ１，Ｖｒ２）と比較して
負荷（ＬＤ）の状態を決定するように形成されているこ
とを特徴とする請求項１から８のいずれかに記載の診断
回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT96830472-5 | 1996-09-17 | ||
| EP96830472A EP0829730B1 (en) | 1996-09-17 | 1996-09-17 | A circuit for diagnosing the state of an electric load |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10104305A true JPH10104305A (ja) | 1998-04-24 |
Family
ID=8226006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9250328A Withdrawn JPH10104305A (ja) | 1996-09-17 | 1997-09-16 | 電気負荷状態診断回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5886510A (ja) |
| EP (1) | EP0829730B1 (ja) |
| JP (1) | JPH10104305A (ja) |
| DE (1) | DE69611826T2 (ja) |
| ES (1) | ES2156269T3 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19721366A1 (de) * | 1997-05-22 | 1998-11-26 | Bosch Gmbh Robert | Elektrische Schaltungsanordnung |
| EP1118865A1 (en) * | 2000-01-20 | 2001-07-25 | STMicroelectronics S.r.l. | Circuit and method for detecting load impedance |
| EP1465313B1 (en) * | 2003-04-02 | 2010-04-28 | Semiconductor Components Industries, LLC | Method and device for short circuit or open load detection |
| DE10335083B3 (de) * | 2003-07-31 | 2004-12-16 | Infineon Technologies Ag | Schaltungsanordnung und Verfahren zur Lastdiagnose eines Halbleiterschalters |
| ATE511098T1 (de) | 2005-12-06 | 2011-06-15 | Harman Int Ind | Diagnosesystem für einen stromumrichter |
| US7583037B2 (en) | 2006-06-23 | 2009-09-01 | Spacesaver Corporation | Mobile storage unit with holding brake and single status line for load and drive detection |
| FR2941795B1 (fr) * | 2009-01-30 | 2011-02-18 | Peugeot Citroen Automobiles Sa | Circuit de commande et de diagnostic d'une charge electrique commandee par une unite de commande |
| EP2781927A1 (en) * | 2013-03-19 | 2014-09-24 | Delphi Technologies Holding S.à.r.l. | Method and apparatus to detect device functionality |
| US9281746B1 (en) * | 2014-10-21 | 2016-03-08 | Infineon Technologies Ag | System and method for a diagnostic circuit |
| IT201600119626A1 (it) | 2016-11-25 | 2018-05-25 | St Microelectronics Srl | Circuito di pilotaggio, dispositivo, apparecchiatura e procedimento corrispondenti |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2562256B1 (fr) * | 1984-03-30 | 1986-08-14 | Armines | Procede et circuit electronique pour la mesure des signaux tres faibles a potentiel eleve |
| JPS61124227A (ja) * | 1984-11-19 | 1986-06-12 | 日産自動車株式会社 | 負荷状態判別装置 |
| JP2542618Y2 (ja) * | 1988-08-30 | 1997-07-30 | アルプス電気株式会社 | 車載用負荷状態検知駆動装置 |
| DE4012109C2 (de) * | 1990-04-14 | 1999-06-10 | Bosch Gmbh Robert | Vorrichtung zur Funktionsüberwachung eines elektrischen/elektronischen Schaltmittels, seines angeschlossenen Verbrauchers, einer Ansteuerung und seiner Verbindungsleitung |
| IT1250830B (it) * | 1991-07-31 | 1995-04-21 | St Microelectronics Srl | Dispositivo di rilevamento di guasto in circuiti di pilotaggio. |
| US5166549A (en) * | 1991-08-07 | 1992-11-24 | General Electric Company | Zero-voltage crossing detector for soft-switching devices |
| US5304935A (en) * | 1991-12-17 | 1994-04-19 | Motorola, Inc. | Load driver and system with fault detection apparatus for providing a sequence of fault detection logic states |
| DE59201675D1 (de) * | 1992-08-07 | 1995-04-20 | Siemens Ag | Schaltungsanordnung zum Steuern einer Last und zum Erkennen einer Leitungsunterbrechung. |
| US5424663A (en) * | 1993-04-22 | 1995-06-13 | North American Philips Corporation | Integrated high voltage differential sensor using the inverse gain of high voltage transistors |
| US5467240A (en) * | 1993-09-30 | 1995-11-14 | Caterpillar Inc. | Driver circuit with diagnostics and over voltage protection |
-
1996
- 1996-09-17 DE DE69611826T patent/DE69611826T2/de not_active Expired - Lifetime
- 1996-09-17 ES ES96830472T patent/ES2156269T3/es not_active Expired - Lifetime
- 1996-09-17 EP EP96830472A patent/EP0829730B1/en not_active Expired - Lifetime
-
1997
- 1997-09-15 US US08/932,063 patent/US5886510A/en not_active Expired - Lifetime
- 1997-09-16 JP JP9250328A patent/JPH10104305A/ja not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
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| EP0829730B1 (en) | 2001-02-21 |
| DE69611826D1 (de) | 2001-03-29 |
| DE69611826T2 (de) | 2001-06-07 |
| EP0829730A1 (en) | 1998-03-18 |
| US5886510A (en) | 1999-03-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041207 |