JPH0996658A - 単一のモジュール構造を有する検査装備を利用した集積回路の並列検査システムおよびその方法 - Google Patents

Abstract

(57)【要約】 【課題】 検査時間を短縮し検査中に不良品ＩＣは検査
を中断し良品ＩＣのみ検査するようにして生産性を向上
することにある。 【解決手段】 電圧／電流源を多数個内蔵した単一のモ
ジュール構造を有する論理素子の検査装備から検査用基
板をデュアル検査基板に変更し処理器の測定部から２個
の論理素子が通過することができるように変更し、カッ
ド演算増幅器を測定することができる基板を使用して４
個のシングル演算増幅器と２個のデュアル演算増幅器
（ＯＰ１／ＯＰ２とＯＰ３／ＯＰ４）を一つの論理素子
集積回路に対する電源および検査装備のハードウェアセ
ッティング時間の間にセッティングすることができるよ
うに電圧／電流供給ピンを並列に接続して電源を供給す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
検査に関するもので、より具体的には、単一のモジュー
ル構造を有する集積回路の検査システムを利用して集積
回路を並列に検査することができる検査システムおよび
その検査方法に関するものである。

【０００２】

【従来の技術】一般に、集積回路の電気的な特性を検査
するために、ピンの単位に信号を印加して検査可能な論
理検査装備（メモリー検査装備を含む）や複合信号の検
査装備においては並列検査が広範囲に適用されている。
しかし、電力源を多数個内装している単一のモジュール
構造を有する検査装備、特にアナログ検査装備において
はピンの構成や機能が同一のＩＣ素子を多数個同時に検
査することができないため、一度に一つずつ検査してい
る。

【０００３】図４は従来の単一のモジュール構造を有す
る検査装備、例えば米国ＴＥＲＡＤＹＮＥ社のＡ３６０
ＬＳＩ検査装備を利用した検査システムの概略図であ
る。

【０００４】Ａ３６０検査装備１０は、アナログＬＳＩ
素子の分析および量産テストをすることができる装備と
して大別するとターミナル１２、メインフレーム１４お
よび拡張フレーム１６から構成されている。図面上には
具体的に図示していないが、メインフレーム１２は検査
装備を制御するソフトウェアによって駆動されるコンピ
ューターと±６０Ｖ／±２００ｍＡを供給する電圧／電
流源等で構成されている。前記拡張フレーム１６はシン
グル演算増幅器、デュアル演算増幅器、カッド演算増幅
器、比較器、バッファー等を検査するためのハードウェ
アとして４個のチャンネルを有するＲＢ１０１基板と、
ディジタル信号の駆動と検出が可能なディジタルモジュ
ールと、０−２５６ＫＨｚまでのアナログ信号の印加と
測定が可能なアナログモジュールと、±１３．１Ｖ／±
２０ｍＡを出力し正確度が０．００４％以内で大変微細
なＤＣレベルの測定に使用される測定モジュールおよび
時間軸から信号の幅を測定し雑音抑制フィルターを内装
している時間測定器等で構成されている。ターミナル１
２はモニターと制御パネル等で構成されている。

【０００５】上記検査装備は、検査する集積回路素子を
検査用基板１８に挿入して検査が進行されるが、前記基
板１８は、回路素子の電気的な特性を測定するのに適合
な応用回路が包含されている。処理器１９は、検査する
ＩＣが前記検査用基板１８に自動的に挿入されて電気的
な特性の検査が終了されたＩＣを合格／不合格に自動分
類する。

【０００６】ところが、このような検査装備によるＩＣ
検査は図５の流れ図からＩＣを１個ずつ検査する。検査
用基板にＩＣを挿入してから（ＳＴ２０）、検査装備に
電源を供給し特定ＩＣを検査するのに必要な初期値等を
付与して装備が検査可能な状態になるようにセットアッ
プする（ＳＴ２２）。ＩＣに供給された電力に対する応
答や検査装備が与えられた条件に対して安定的に動作す
るのに必要な一定のセッティング時間が経てから（ＳＴ
２４）、検査装備が一定のプログラムによりＩＣを検査
して出力値を測定する（ＳＴ２６）。出力値が許容範囲
内に入ると良品として処理し、出力値が許容範囲内に入
らないと不良品として処理してＩＣを分類する（ＳＴ２
８）。このように一つのＩＣに対する検査が終了される
とＳＴ２０に戻り、再び他のＩＣを挿入する段階に進行
する。

【０００７】

【発明が解決しようとする課題】このような従来技術に
よる検査過程は、単一のピンによって信号の印加および
測定が可能な単一のピンの概念を使用して一度に１個の
ＩＣを検査するので、それぞれのＩＣをセッティングす
るのに長時間が消耗され生産性が低下されてしまうとい
う短所がある。特に、図５に図示している全体検査の流
れから検査装備をセットアップしセッティング時間の経
過までの時間が約９０％を占有するのに比べて出力値を
測定する時間は１０％で大変短いものであった。

【０００８】したがって、本発明の目的は電力源を多数
個内装した単一のモジュール構造を有する検査装備、特
に論理素子の検査装備に並列検査プログラムを適用して
ＩＣ検査の時間中に継電器等ハードウェアセッティング
時間と電力源による設定時間を１個のＩＣ設定時間に２
個のＩＣをセッティングすることによって検査時間を短
縮し、検査中に不良品ＩＣは検査を中断して良品ＩＣの
み検査するようにして生産性を向上できる。

【０００９】

【課題を解決するための手段】このような目的を達成す
るために、請求項１に記載の第１の発明においては、検
査用基板（ＤＵＴ）の構造を単一の検査基板から二重の
検査基板に変更し処理器の検査部から既存に１個のＩＣ
のみ通過したことを２個のＩＣが通過することができる
ようにしており、本発明を適用するのに適合するように
メインフレームのコンピューターを駆動するソフトウェ
アを変更した。

【００１０】このような本発明における変更部分は既存
には、特にシングル演算増幅器やデュアル演算増幅器の
ようにピンの数が少ないＩＣの場合には拡張フレーム
（図４の１４）のＲＢ１０１基板の４個のチャンネルの
中で１，２個のチャンネルは使用されていないという点
に着眼したもので、これの利用率を高めることによって
本発明の目的を達成するものである。ＲＢ１０１基板内
には４個のチャンネルを同時にセッティングし順次的に
チャンネル１からチャンネル４まで測定することができ
るようになっている。即ち、図５から電源およびハード
ウェアセットアップ段階（ＳＴ２２）とセッティング時
間経過段階（ＳＴ２４）を４個のチャンネルが同時にセ
ッティングし、出力値測定段階（ＳＴ２６）はチャンネ
ル１からチャンネル４まで順次的に測定する。構造的に
見るとセッティング部分はデュアル概念であり、測定部
はシングルで両者の比が５０対５０に見えるが、時間軸
上から観察して見ると上述のように検査しようする素子
に電源を供給し検査システムが安定化されるのに所要さ
れる時間が９０％を占有し、実際の出力値を測定する時
間は１０％程度を占有して占有率が多い９０％の方をデ
ュアル化して生産性を向上させることが可能になる。

【００１１】また、請求項３に記載の第３の発明におい
ては、前記集積回路が装着される検査用基板と、前記基
板に装着された集積回路に所定の電源を供給する電圧／
電流源と、検査過程を制御する制御手段を具備するメイ
ンフレームと、ディジタル信号を駆動し検出するディジ
タルモジュールと、アナログ信号の印加と測定が可能な
アナログモジュールと、直流レベルの測定に使用される
測定モジュールと、信号の時間値を測定する時間測定器
およびシングル演算増幅器、デュアル演算増幅器、カッ
ド演算増幅器、比較器、バッファー等を測定する基板を
具備する拡張フレームを具備する検査装備と、前記集積
回路を前記検査用基板に装着するローディング部と、前
記検査装備から出る出力値を測定する測定部と、前記測
定部の測定値により集積回路を良品または不良品に分類
するアンローディング部を具備する処理器を具備するこ
とを要旨とする。従って、論理素子の検査装備に並列検
査プログラムを適用してＩＣ検査の時間中に継電器等ハ
ードウェアセッティング時間と電力源による設定時間を
１個のＩＣ設定時間に２個のＩＣをセッティングするこ
とによって検査時間を短縮し、検査中に不良品ＩＣは検
査を中断して良品ＩＣのみ検査するようにして生産性を
向上できる。

【００１２】更に、請求項４に記載の第４の発明は、前
記処理器のローディング部とアンローディング部からは
一度に１個の集積回路が通過し前記測定部からは一度に
２個の集積回路が通過することを要旨とする。

【００１３】請求項５に記載の第５の発明は、前記検査
用基板にはピンの構成と機能が同一の２個の集積回路が
同時に装着され前記２個の集積回路の電源ピンはそれぞ
れ並列に接続されて前記検査装備の電圧／電流源と連結
されることを要旨とする。

【００１４】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。

【００１５】図６は従来技術による検査用基板（ＤＵ
Ｔ）を使用した検査回路図である。

【００１６】同図において、デュアル演算増幅器ＯＰ１
／ＯＰ２は、検査用基板（ＤＵＴ）に装着されて、上記
検査装備のマトリックスの電圧／電流源５０（Ｓ１，Ｓ
２，Ｓ３，Ｓ４）の出力側にそれぞれ接続されている。
マトリックス端子ＸＰ２，ＸＰ１，ＸＰ５，ＸＰ４は、
デュアル演算増幅器の入力ピンに接続されている。ま
た、マトリックス端子ＸＰ２，ＸＰ１，ＸＰ５，ＸＰ４
は、検査用基板の端子Ｄ２，Ｄ３，Ｄ６，Ｄ５をそれぞ
れ連結して適切な電力を供給する。なお、基板端子Ｄ８
とＤ４には基板電源Ｓ５、Ｓ６がそれぞれ供給される。
ディジタル信号、アナログ信号（図４参照）の検査信号
は、電圧／電流源５０から基板電源Ｓ５，Ｓ６を介して
検査用基板に供給される。検査装備（この場合、デュア
ル演算増幅器）に内蔵されたソフトウエアにより、供給
される数種類の検査信号を選択する。選択された検査信
号は固有のレベルと波形を有しており、デュアル演算増
幅器は、検査信号に応答して出力値を出力する。デュア
ル演算増幅器の端子Ｄ１，Ｄ７を介して出力される出力
値をＸＰ３とＸＰ６から測定してデュアル演算増幅器の
電気的な特性を検査して、処理器（図４参照）はＩＣの
良品／不良品を判定する。

【００１７】図１は本発明に使用するのに適合な構造を
有するＤＵＴを使用した検査回路図である。この場合、
検査用基板は、図６と同一の構造を有する検査用基板を
二重に配列されている。また、検査用基板は２個のデュ
アル演算増幅器（ＯＰ１／ＯＰ２とＯＰ３／ＯＰ４）を
装着している。

【００１８】ここで、この演算増幅器のピンの機能と役
割は同一であるので、検査装備の電圧／電流源端子Ｓ
１，Ｓ２，Ｓ３，Ｓ４が連結されるマトリックス端子Ｘ
Ｐ１，ＸＰ２，ＸＰ４，ＸＰ５と他のマトリックス端子
ＸＰ７，ＸＰ８，ＸＰ１０，ＸＰ１１とをそれぞれ同時
に連結して電源を供給することができる。後述する４つ
の信号は、前述のピンの名称を除けば同一になる。上記
検査用基板の基本操作は、図６で説明したのと同様であ
る。

【００１９】したがって、この回路の２つのＯＰ増幅器
は、一つのＩＣパッケージをセットアップするために必
要なセッティング時間の間に２個の演算増幅器をセッテ
ィングすることができるので、装備のセットアップ時間
が節約される。

【００２０】図２は本発明を実施するのに適合な構造を
有するマトリックスの概略図である。

【００２１】同図において、電圧電流源５０の端子Ｓ
１，Ｓ２，Ｓ３，Ｓ４，Ｓ９，ＧＮＤは電源端子であ
り、ＶＭ１，ＶＭ２はボルタ計（Voltmeter ）に使用さ
れる端子である。マトリックス５２のピンはＸＰ１から
ＸＰ４８まですべて４８個があるが、２個の８×２４
（８行×２４列）のサブボックス（図示せず）にそれぞ
れに２４個ずつ内蔵されている。マトリックスピンＸＰ
１−ＸＰ４８は検査用回路基板に装着される集積回路の
端子と連結される。

【００２２】前記電圧電流源５０の端子から出た線とマ
トリックスピンＸＰ１−ＸＰ４８から出た線が交差する
接点にはスイッチが設けられている。このスイッチはリ
レーで構成されているので、自動的な制御が可能であ
る。電圧／電流源端子Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ９、
接地端子ＧＮＤおよび測定端子ＶＭ１，ＶＭ２はＸＰｘ
（ｘ＝１，２，３，…，４８）のどこでも同時に連結可
能である。例えば、Ｓ１をＸＰ１−ＸＰ４８のすべてと
同時に接続することができ、また、特定マトリックスピ
ンのみに連結することもできる。図６に図示のようにＸ
Ｐ２にＳ１を連結されたシングル検査構造に対して、Ｘ
Ｐ１とＸＰ７を図１に図示したように同時に連結して使
用するとデュアル検査構造である。

【００２３】図３は本発明による並列検査法の流れ図で
ある。

【００２４】まず、検査のために検査装備と検査用基板
上のハードウェア駆動を駆動し電源を供給してやらなけ
ればならないが、図１で説明したように１個のＩＣのみ
を駆動するのではなく、２個のＩＣを同時に駆動するこ
とができるようにしてから、ハードウェアと電源の安定
のためにセッティング時間を付与する。このときには１
個のＩＣのセッティング時間のみを付与するようにし、
以後の出力の測定は別途のセッティング時間なしに２個
のＩＣを順次的に測定する方法によって検査を進行す
る。

【００２５】図３を参照すると、２個のＩＣを検査用基
板に装着し１個のＩＣに対するセッティング時間が経過
してから（ＳＴ６０）、２個のＩＣを同時に検査し出力
値を比較することができる並列検査プログラムＡを使用
して検査する（ＳＴ６２）。

【００２６】説明の便宜上、１個のＩＣは一番目（Ｐー
ＰＯＳ）に装着され、他のＩＣは二番目（ＱーＰＯＳ）
に装着されている。そして、２個のＩＣがすべて良品の
場合にはＢＩＮ１信号を出力し、その次に検査するＩＣ
に対して上述のような同一の方法によって進行する。も
し、二番目のＩＣのみ良品であり、一番目のＩＣは不良
品の場合にはＢＩＮ１５信号を出力し二番目のＩＣ検査
プログラムＢを利用して二番目のＩＣに対する検査を進
行する（ＳＴ６４）。

【００２７】その結果二番目のＩＣも不良品の場合には
ＢＩＮ９信号を出力して検査したＩＣがすべて不良品で
あることを表示し、二番目のＩＣが良品の場合にはＢＩ
Ｎ３信号を出力する。これは、一番目のＩＣが不良品
で、二番目のＩＣが良品の場合である。

【００２８】ここで、一番目のＩＣは、不良品として装
着されている場合、並列検査プログラムＡを進行した結
果、二番目のＩＣが不良品の場合にはＢＩＮ２５信号を
出力し、一番目のＩＣ検査プログラムＣを利用して一番
目のＩＣの検査を進行する（ＳＴ６６）。その結果一番
目のＩＣも不良品の場合には、以前と同様にＢＩＮ９信
号を出力して検査したＩＣがすべて不良品であることを
表示する。一番目のＩＣが良品の場合にはＢＩＮ２信号
を出力する。

【００２９】上記装着されている一番目と二番目のＩＣ
の検査結果は、（一番目と二番目とのＩＣが良品、一番
目と二番目とのＩＣが不良品、一番目のＩＣが良品で二
番目のＩＣが不良品、一番目のＩＣが不良品で二番目の
ＩＣが良品）を示す４つの状態により表示され、ＩＣの
良品／不良品が適切に表示される。すなわち、検査結果
を示す信号（ＢＩＮ１、ＢＩＮ２、ＢＩＮ３およびＢＩ
Ｎ９）は、処理器（図４参照）で自動的に分類される。
また、（計量器、パイロットランプ等）のように分類信
号が標識として駆動される場合には、手動で分類する検
査装備としても可能である。

【００３０】上述の説明から理解することができるよう
にＢＩＮ１５信号やＢＩＮ２５信号が出力された場合に
二番目または一番目のＩＣを検査するために検査装備の
ハードウェアを新たにセッティングしないで、すぐＩＣ
に対する検査を進行することが可能である。このため、
２個のＩＣを検査するのに一つのＩＣをセッティングす
る時間のみ消費されるということを知ることができるで
あろう。

【００３１】下記の＜表１＞は上述した本発明による並
列検査プログラムを適用してデュアル演算増幅器（ＫＡ
３５８，ＫＡ４５５８）を検査した結果を従来の検査プ
ログラムによって検査した結果と比較した図表である。

【００３２】

【表１】 上記の表から見ることができるように本発明による検査
プログラムを適用したとき、ＫＡ３５８の場合には検査
時間が従来のプログラムを適用したときに比べ３７％程
度減少しており、ＫＡ４５５８の場合には４０％程度が
減少して検査時間が短縮されることを知ることができ
る。また、一つのヘッドから５０個を検査した場合にも
ＫＡ３５８に対しては４５％の検査効率の向上とＫＡ４
５５８に対しては４１％の検査効率の向上を得ることが
できることを知ることができる。

【００３３】

【発明の効果】また、本発明による並列プログラムの量
産可能性を調査するために並列プログラムを適用した検
査から良品に処理された素子を既存の検査プログラムを
使用して再び検査した結果、歩留りが１００％の不良品
として処理されるＩＣがなかったり、既存の検査プログ
ラムを適用して検査した結果、不良品として処理された
ＩＣを本発明により再検査した結果すべての不良品ＩＣ
が選別されることによって本発明を適用しても検査デー
タの誤差がないし量産に適用することができることを実
現できる。

【図面の簡単な説明】

【図１】本発明に使用するのに適合な構造を有する検査
用基板を使用してデュアル演算増幅器２個を並列に同時
に検査する検査回路図である。

【図２】本発明の実施形態に適合な構造を有するマトリ
ックスの概略図である。

【図３】本発明による並列検査法の流れ図である。

【図４】従来の単一のモジュール構造を有する米国ＴＥ
ＲＡＤＹＮＥ社のＡ３６０集積回路の検査装備を利用し
た検査システムの概略図である。

【図５】従来の集積回路の検査装備によって検査する検
査過程の流れ図である。

【図６】従来技術による検査用基板（ＤＵＴ）を使用し
たデュアル演算増幅器の検査回路図である。

【符号の説明】

１０ Ａ３６０検査装備 １２ ターミナル １４ メインフレーム １６ 拡張フレーム １８ 検査用基板（ＤＵＴ） １９ 処理器 ５０ 電圧電流源 ５２ マトリックス Ｓｘ 電源端子 ＧＮＤ 接地端子 ＸＰ１−ＸＰ４８ マトリックス端子 ＶＭ１，ＶＭ２ ボルトメータ端子 ＯＰｘ 演算増幅器 ＢＩＮｘ 検査結果出力信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウー 成 官 大韓民国忠清南都牙山群俳芳面北水里山74 番地

Claims (5)

【特許請求の範囲】
1. 【請求項１】 集積回路の電気的な特性を検査する集積
   回路の検査方法において、 少なくとも２個以上の集積回路を検査用基板に挿入する
   段階と、 前記集積回路に同時に電圧／電流を印加し一定の時間の
   間検査装備をセッティングする段階と、 前記集積回路の電気的な特性を同時に検査する段階と、 前記同時に検査する検査段階から一つの集積回路が不良
   品の場合には残りの集積回路のみ検査する段階と、 前記同時に検査する検査段階から残りの集積回路が不良
   品の場合には前記一つの集積回路のみ検査する段階と、 前記同時に検査する検査段階から２個の集積回路がすべ
   て良品の場合には第１結果値を出力する段階と、 前記残りの集積回路のみ検査する段階から前記残りの集
   積回路が良品の場合には第２結果値を出力し、前記一つ
   の集積回路によってのみ検査する段階から前記一つの集
   積回路が良品の場合には第３結果値を出力する段階と、 前記残りの集積回路にのみ検査する段階から前記残りの
   集積回路が不良品の場合と、前記一つの集積回路のみ検
   査する段階から前記一つの集積回路が不良品の場合には
   第４の結果値を出力する段階と、 前記第１乃至第４結果値により集積回路を良品／不良品
   に分類する段階からなる集積回路の検査方法。
2. 【請求項２】 前記集積回路は同一のピンの構成と機能
   をする集積回路であり、同じ機能をするピンは相互に並
   列に接続されていることを特徴とする請求項１記載の集
   積回路の検査方法。
3. 【請求項３】 集積回路の電気的な特性を検査する検査
   システムにおいて、 前記集積回路が装着される検査用基板と、 ａ）前記基板に装着された集積回路に所定の電源を供給
   する電圧／電流源と、検査過程を制御する制御手段を具
   備するメインフレームと、 ｂ）ディジタル信号を駆動し検出するディジタルモジュ
   ールと、アナログ信号の印加と測定が可能なアナログモ
   ジュールと、直流レベルの測定に使用される測定モジュ
   ールと、信号の時間値を測定する時間測定器およびシン
   グル演算増幅器、デュアル演算増幅器、カッド演算増幅
   器、比較器、バッファー等を測定する基板を具備する拡
   張フレームを具備する検査装備と、 前記集積回路を前記検査用基板に装着するローディング
   部と、前記検査装備から出る出力値を測定する測定部
   と、 前記測定部の測定値により集積回路を良品または不良品
   に分類するアンローディング部を具備する処理器を具備
   することを特徴とする集積回路の検査システム。
4. 【請求項４】 前記処理器のローディング部とアンロー
   ディング部からは一度に１個の集積回路が通過し前記測
   定部からは一度に２個の集積回路が通過することを特徴
   とする請求項３記載の集積回路の検査システム。
5. 【請求項５】 前記検査用基板にはピンの構成と機能が
   同一の２個の集積回路が同時に装着され前記２個の集積
   回路の電源ピンはそれぞれ並列に接続されて前記検査装
   備の電圧／電流源と連結されることを特徴とする請求項
   ３記載の集積回路の検査システム。