JPH0993122A - Ｐｌｌ周波数シンセサイザ - Google Patents
Ｐｌｌ周波数シンセサイザInfo
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- JPH0993122A JPH0993122A JP7247964A JP24796495A JPH0993122A JP H0993122 A JPH0993122 A JP H0993122A JP 7247964 A JP7247964 A JP 7247964A JP 24796495 A JP24796495 A JP 24796495A JP H0993122 A JPH0993122 A JP H0993122A
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Abstract
(57)【要約】
【課題】ロックアップタイムを短縮できるＰＬＬ周波数
シンセサイザを提供する。 【解決手段】基準分周器１１は基準信号ＬＤＲを出力す
る。比較分周回路２は周波数信号ｆｖを分周して比較信
号ＬＤＰを出力する。位相比較器１３は基準信号ＬＤＲ
と比較信号ＬＤＰの位相を比較し、位相差信号φＲ，φ
Ｐを出力する。周波数比較器７，８は基準信号ＬＤＲと
比較信号ＬＤＰの周波数を比較し、周波数差信号ＸＴＣ
Ｒ，ＸＴＣＰを出力する。チャージポンプ４は信号φ
Ｒ，φＰ及び信号ＸＴＣＲ，ＸＴＣＰに基づいた電圧信
号Ｄｏを出力する。ＬＰＦ１５は電圧信号Ｄｏを平滑化
した制御電圧信号ＶT を出力する。判定回路５０が基準
信号と比較信号の位相差が所定の値より大きく、基準信
号と比較信号の周波数差が所定の値以下と判定すると、
ＮＯＲ回路５１，５３は位相差信号φＲ，φＰを無効化
して該信号に基づくチャージポンプ４の動作を停止させ
る。
シンセサイザを提供する。 【解決手段】基準分周器１１は基準信号ＬＤＲを出力す
る。比較分周回路２は周波数信号ｆｖを分周して比較信
号ＬＤＰを出力する。位相比較器１３は基準信号ＬＤＲ
と比較信号ＬＤＰの位相を比較し、位相差信号φＲ，φ
Ｐを出力する。周波数比較器７，８は基準信号ＬＤＲと
比較信号ＬＤＰの周波数を比較し、周波数差信号ＸＴＣ
Ｒ，ＸＴＣＰを出力する。チャージポンプ４は信号φ
Ｒ，φＰ及び信号ＸＴＣＲ，ＸＴＣＰに基づいた電圧信
号Ｄｏを出力する。ＬＰＦ１５は電圧信号Ｄｏを平滑化
した制御電圧信号ＶT を出力する。判定回路５０が基準
信号と比較信号の位相差が所定の値より大きく、基準信
号と比較信号の周波数差が所定の値以下と判定すると、
ＮＯＲ回路５１，５３は位相差信号φＲ，φＰを無効化
して該信号に基づくチャージポンプ４の動作を停止させ
る。
Description
【０００１】
【発明の属する技術分野】本発明は出力信号周波数を設
定周波数に対して常に一致させるように動作するＰＬＬ
周波数シンセサイザに関する。
定周波数に対して常に一致させるように動作するＰＬＬ
周波数シンセサイザに関する。
【０００２】近年、携帯電話、コードレス電話等の移動
体通信機器にはＰＬＬ周波数シンセサイザが多く用いら
れている。このような移動体通信機器ではその使用形態
が広がってきたり、使用者が増大している。これに伴
い、セル半径の縮小（小ゾーン化）や周波数の時間的有
効利用のための時分割処理等の事情から、ＰＬＬ周波数
シンセサイザはチューニングスピードの高速化を望まれ
ている。そのため、ＰＬＬ周波数シンセサイザのロック
アップタイムを短縮する必要がある。
体通信機器にはＰＬＬ周波数シンセサイザが多く用いら
れている。このような移動体通信機器ではその使用形態
が広がってきたり、使用者が増大している。これに伴
い、セル半径の縮小（小ゾーン化）や周波数の時間的有
効利用のための時分割処理等の事情から、ＰＬＬ周波数
シンセサイザはチューニングスピードの高速化を望まれ
ている。そのため、ＰＬＬ周波数シンセサイザのロック
アップタイムを短縮する必要がある。
【０００３】
【従来の技術】従来のＰＬＬ周波数シンセサイザは、周
波数信号を分周した比較信号の位相と基準信号の位相と
を比較し、比較信号の位相を基準信号の位相と一致させ
ることにより周波数の周波数を設定周波数に一致させる
ようにしている。
波数信号を分周した比較信号の位相と基準信号の位相と
を比較し、比較信号の位相を基準信号の位相と一致させ
ることにより周波数の周波数を設定周波数に一致させる
ようにしている。
【０００４】図２３に示すように、従来のＰＬＬ周波数
シンセサイザ１０は基準分周器１１、比較分周器１２、
位相比較器１３、チャージポンプ１４、ローパスフィル
タ（以下、ＬＰＦという）１５、及び電圧制御発振器
（以下、ＶＣＯ）１６を備えている。
シンセサイザ１０は基準分周器１１、比較分周器１２、
位相比較器１３、チャージポンプ１４、ローパスフィル
タ（以下、ＬＰＦという）１５、及び電圧制御発振器
（以下、ＶＣＯ）１６を備えている。
【０００５】基準分周器１１は水晶発振器の所定周波数
の発振信号を基準周波数に分周して基準信号ＬＤＲを位
相比較器１３に出力する。比較分周器１２は電圧制御発
振器１６から入力される周波数信号ｆｖを設定周波数に
基づいて分周して比較信号ＬＤＰを位相比較器１３に出
力する。
の発振信号を基準周波数に分周して基準信号ＬＤＲを位
相比較器１３に出力する。比較分周器１２は電圧制御発
振器１６から入力される周波数信号ｆｖを設定周波数に
基づいて分周して比較信号ＬＤＰを位相比較器１３に出
力する。
【０００６】位相比較器１３は基準信号ＬＤＲと比較信
号ＬＤＰとの位相を比較し、その比較結果に基づく位相
差信号φＲ，φＰをチャージポンプ１４に出力する。チ
ャージポンプ１４は位相差信号φＲ及びφＰに基づいた
電圧信号Ｄｏをローパスフィルタ（以下、ＬＰＦとい
う）１５に出力する。
号ＬＤＰとの位相を比較し、その比較結果に基づく位相
差信号φＲ，φＰをチャージポンプ１４に出力する。チ
ャージポンプ１４は位相差信号φＲ及びφＰに基づいた
電圧信号Ｄｏをローパスフィルタ（以下、ＬＰＦとい
う）１５に出力する。
【０００７】ＬＰＦ１５はチャージポンプ１４の電圧信
号Ｄｏを平滑することにより高周波成分を除去した制御
電圧信号ＶT を発振周波数の補正値として電圧制御発振
器（以下、ＶＣＯという）１６に出力する。
号Ｄｏを平滑することにより高周波成分を除去した制御
電圧信号ＶT を発振周波数の補正値として電圧制御発振
器（以下、ＶＣＯという）１６に出力する。
【０００８】そして、ＶＣＯ１６はこの制御電圧信号Ｖ
T の電圧値に応じた周波数信号ｆｖを出力し、この周波
数信号ｆｖは比較分周器１２に帰還される。このような
動作が繰り返し実行されることによって、ＶＣＯ１６の
周波数信号ｆｖは最終的に所望する設定周波数にロック
される。
T の電圧値に応じた周波数信号ｆｖを出力し、この周波
数信号ｆｖは比較分周器１２に帰還される。このような
動作が繰り返し実行されることによって、ＶＣＯ１６の
周波数信号ｆｖは最終的に所望する設定周波数にロック
される。
【０００９】この際、比較信号ＬＤＰの周波数が基準信
号ＬＤＲの周波数と一致、すなわち、周波数信号ｆｖが
所望周波数と一致しており、比較信号ＬＤＰの位相と基
準信号ＬＤＲの位相とがずれているとする。すると、周
波数が一致しているにもかかわらず、位相を一致させる
方向にチャージポンプ１４の電圧信号Ｄｏが出力される
こととなる。従って、ＬＰＦ１５の制御電圧信号ＶT は
図２４に示すように例えばＶT2を中心に振動変化してロ
ックアップタイムＴ１で収束電圧ＶT2に収束する。
号ＬＤＲの周波数と一致、すなわち、周波数信号ｆｖが
所望周波数と一致しており、比較信号ＬＤＰの位相と基
準信号ＬＤＲの位相とがずれているとする。すると、周
波数が一致しているにもかかわらず、位相を一致させる
方向にチャージポンプ１４の電圧信号Ｄｏが出力される
こととなる。従って、ＬＰＦ１５の制御電圧信号ＶT は
図２４に示すように例えばＶT2を中心に振動変化してロ
ックアップタイムＴ１で収束電圧ＶT2に収束する。
【００１０】
【発明が解決しようとする課題】さて、上記従来のＰＬ
Ｌ周波数シンセサイザ１０では、位相差情報、すなわ
ち、基準信号ＬＤＲ及び比較信号ＬＤＰの位相差信号φ
Ｒ，φＰのみがチャージポンプ１４の電圧信号Ｄｏの制
御に利用されている。しかしながら、基準信号ＬＤＲ及
び比較信号ＬＤＰの周波数差の情報はまったく利用され
ていない。
Ｌ周波数シンセサイザ１０では、位相差情報、すなわ
ち、基準信号ＬＤＲ及び比較信号ＬＤＰの位相差信号φ
Ｒ，φＰのみがチャージポンプ１４の電圧信号Ｄｏの制
御に利用されている。しかしながら、基準信号ＬＤＲ及
び比較信号ＬＤＰの周波数差の情報はまったく利用され
ていない。
【００１１】従って、例えば比較信号ＬＤＰの周波数が
基準信号ＬＤＲの周波数と一致していて、比較信号ＬＤ
Ｐの位相が基準信号ＬＤＲの位相よりも遅れている場合
を考える。この場合には、ＰＬＬ周波数シンセサイザ１
０は比較信号ＬＤＰの位相を基準信号ＬＤＲの位相と一
致させるように動作する。その結果、比較信号ＬＤＰの
位相は基準信号ＬＤＲの位相と一致するのである。とこ
ろが、比較信号ＬＤＰの位相を基準信号ＬＤＲの位相と
一致させたことによって、比較信号ＬＤＰの周波数が基
準信号ＬＤＲの周波数よりも高くなってしまうという問
題がある。
基準信号ＬＤＲの周波数と一致していて、比較信号ＬＤ
Ｐの位相が基準信号ＬＤＲの位相よりも遅れている場合
を考える。この場合には、ＰＬＬ周波数シンセサイザ１
０は比較信号ＬＤＰの位相を基準信号ＬＤＲの位相と一
致させるように動作する。その結果、比較信号ＬＤＰの
位相は基準信号ＬＤＲの位相と一致するのである。とこ
ろが、比較信号ＬＤＰの位相を基準信号ＬＤＲの位相と
一致させたことによって、比較信号ＬＤＰの周波数が基
準信号ＬＤＲの周波数よりも高くなってしまうという問
題がある。
【００１２】すなわち、図２４において、期間（１）で
は比較信号ＬＤＰは基準信号ＬＤＲと比較して位相が遅
れており周波数も低い状態となる。期間（２）では比較
信号ＬＤＰは基準信号ＬＤＲと比較して位相が遅れてお
り周波数が高い状態となる。従って、期間（１），
（２）では比較信号ＬＤＰの位相を進ませて基準信号Ｌ
ＤＲの位相に一致させるようにチャージポンプ１４の電
圧信号Ｄｏが単純に増加される。電圧信号Ｄｏの増加に
基づいてＬＰＦ１５の制御電圧信号ＶT は単調に増加す
る。
は比較信号ＬＤＰは基準信号ＬＤＲと比較して位相が遅
れており周波数も低い状態となる。期間（２）では比較
信号ＬＤＰは基準信号ＬＤＲと比較して位相が遅れてお
り周波数が高い状態となる。従って、期間（１），
（２）では比較信号ＬＤＰの位相を進ませて基準信号Ｌ
ＤＲの位相に一致させるようにチャージポンプ１４の電
圧信号Ｄｏが単純に増加される。電圧信号Ｄｏの増加に
基づいてＬＰＦ１５の制御電圧信号ＶT は単調に増加す
る。
【００１３】この結果、期間（２）において制御電圧信
号ＶT はオーバーシュートを起こす。そして、期間
（２）の終点において比較信号ＬＤＰの位相は基準信号
ＬＤＲの位相とほぼ一致するが、比較信号ＬＤＰの周波
数は基準信号ＬＤＲの周波数よりも高くなってしまう。
号ＶT はオーバーシュートを起こす。そして、期間
（２）の終点において比較信号ＬＤＰの位相は基準信号
ＬＤＲの位相とほぼ一致するが、比較信号ＬＤＰの周波
数は基準信号ＬＤＲの周波数よりも高くなってしまう。
【００１４】又、期間（３）では比較信号ＬＤＰは基準
信号ＬＤＲと比較して位相が進んでおり周波数も高い状
態となる。期間（４）では比較信号ＬＤＰは基準信号Ｌ
ＤＲと比較して位相が進んでおり周波数が低い状態とな
る。従って、期間（３），（４）では比較信号ＬＤＰの
位相を遅らせて基準信号ＬＤＲの位相に一致させるよう
にチャージポンプ１４の電圧信号Ｄｏが単純に減少され
る。電圧信号Ｄｏの減少に基づいてＬＰＦ１５の制御電
圧信号ＶT は単調に減少する。
信号ＬＤＲと比較して位相が進んでおり周波数も高い状
態となる。期間（４）では比較信号ＬＤＰは基準信号Ｌ
ＤＲと比較して位相が進んでおり周波数が低い状態とな
る。従って、期間（３），（４）では比較信号ＬＤＰの
位相を遅らせて基準信号ＬＤＲの位相に一致させるよう
にチャージポンプ１４の電圧信号Ｄｏが単純に減少され
る。電圧信号Ｄｏの減少に基づいてＬＰＦ１５の制御電
圧信号ＶT は単調に減少する。
【００１５】この結果、期間（４）において制御電圧信
号ＶT はアンダーシュートを起こす。従って、期間
（４）の終点において比較信号ＬＤＰの位相は基準信号
ＬＤＲの位相とほぼ一致するが、比較信号ＬＤＰの周波
数は基準信号ＬＤＲの周波数よりも低くなってしまう。
号ＶT はアンダーシュートを起こす。従って、期間
（４）の終点において比較信号ＬＤＰの位相は基準信号
ＬＤＲの位相とほぼ一致するが、比較信号ＬＤＰの周波
数は基準信号ＬＤＲの周波数よりも低くなってしまう。
【００１６】このため、ＬＰＦ１５の制御電圧信号ＶT
が収束電圧ＶT2に収束するまでに要するロックアップタ
イムＴ１は長時間となってしまう。よって、ＰＬＬ周波
数シンセサイザのチューニングスピードの高速化を図る
ことができないという問題がある。
が収束電圧ＶT2に収束するまでに要するロックアップタ
イムＴ１は長時間となってしまう。よって、ＰＬＬ周波
数シンセサイザのチューニングスピードの高速化を図る
ことができないという問題がある。
【００１７】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、ローパスフィルタの制
御電圧信号のリンギングを抑制でき、ロックアップタイ
ムを短縮できるＰＬＬ周波数シンセサイザを提供するこ
とにある。
れたものであって、その目的は、ローパスフィルタの制
御電圧信号のリンギングを抑制でき、ロックアップタイ
ムを短縮できるＰＬＬ周波数シンセサイザを提供するこ
とにある。
【００１８】
【課題を解決するための手段】上記の目的を達成するた
め、請求項１の発明は、入力される制御電圧信号の電圧
値に応じた周波数信号を出力する電圧制御発振器と、所
定周波数の発振信号を基準周波数に分周して基準信号を
出力する基準分周器と、電圧制御発振器の周波数信号を
分周することにより比較信号を出力する比較分周回路
と、基準信号の位相と比較信号の位相とを比較し、比較
信号の位相が基準信号の位相よりも遅れているとき第１
の位相差信号を出力し、比較信号の位相が基準信号の位
相よりも進んでいるとき第２の位相差信号を出力する位
相比較器と、基準信号の周波数と比較信号の周波数とを
比較し、比較信号の周波数が基準信号の周波数よりも低
いとき第１の周波数差信号を出力し、比較信号の周波数
が基準信号の周波数よりも高いとき第２の周波数差信号
を出力する周波数比較器と、第１，第２の位相差信号及
び第１，第２の周波数差信号に基づいた電圧信号を出力
するチャージポンプと、チャージポンプから出力される
電圧信号を平滑化することにより高周波成分を除去した
制御電圧信号を電圧制御発振器に出力するローパスフィ
ルタとを備えたＰＬＬ周波数シンセサイザにおいて、第
１及び第２の位相差信号に基づいて基準信号の位相と比
較信号の位相との位相差が所定の値以下かどうかを判定
するとともに、第１及び第２の周波数差信号に基づいて
基準信号の周波数と比較信号の周波数との周波数差が所
定の値以下かどうかを判定し、周波数差が所定の値以下
でありかつ位相差が所定の値よりも大きいとき第１及び
第２の位相差信号を無効化することにより第１及び第２
の位相差信号に基づくチャージポンプの動作を停止させ
るためのチャージポンプ制御回路を設けた。
め、請求項１の発明は、入力される制御電圧信号の電圧
値に応じた周波数信号を出力する電圧制御発振器と、所
定周波数の発振信号を基準周波数に分周して基準信号を
出力する基準分周器と、電圧制御発振器の周波数信号を
分周することにより比較信号を出力する比較分周回路
と、基準信号の位相と比較信号の位相とを比較し、比較
信号の位相が基準信号の位相よりも遅れているとき第１
の位相差信号を出力し、比較信号の位相が基準信号の位
相よりも進んでいるとき第２の位相差信号を出力する位
相比較器と、基準信号の周波数と比較信号の周波数とを
比較し、比較信号の周波数が基準信号の周波数よりも低
いとき第１の周波数差信号を出力し、比較信号の周波数
が基準信号の周波数よりも高いとき第２の周波数差信号
を出力する周波数比較器と、第１，第２の位相差信号及
び第１，第２の周波数差信号に基づいた電圧信号を出力
するチャージポンプと、チャージポンプから出力される
電圧信号を平滑化することにより高周波成分を除去した
制御電圧信号を電圧制御発振器に出力するローパスフィ
ルタとを備えたＰＬＬ周波数シンセサイザにおいて、第
１及び第２の位相差信号に基づいて基準信号の位相と比
較信号の位相との位相差が所定の値以下かどうかを判定
するとともに、第１及び第２の周波数差信号に基づいて
基準信号の周波数と比較信号の周波数との周波数差が所
定の値以下かどうかを判定し、周波数差が所定の値以下
でありかつ位相差が所定の値よりも大きいとき第１及び
第２の位相差信号を無効化することにより第１及び第２
の位相差信号に基づくチャージポンプの動作を停止させ
るためのチャージポンプ制御回路を設けた。
【００１９】請求項２の発明は、第１及び第２の位相差
信号に基づくチャージポンプの動作の停止に伴って、基
準信号の位相と比較信号の位相との位相差が減少するよ
うに基準分周器又は比較分周回路の分周比を変更するた
めの分周比変更回路を備える。
信号に基づくチャージポンプの動作の停止に伴って、基
準信号の位相と比較信号の位相との位相差が減少するよ
うに基準分周器又は比較分周回路の分周比を変更するた
めの分周比変更回路を備える。
【００２０】請求項３の発明は、入力される制御電圧信
号の電圧値に応じた周波数信号を出力する電圧制御発振
器と、所定周波数の発振信号を基準周波数に分周して基
準信号を出力する基準分周器と、電圧制御発振器の周波
数信号を分周することにより比較信号を出力する比較分
周回路と、基準信号の位相と比較信号の位相とを比較
し、比較信号の位相が基準信号の位相よりも遅れている
とき第１の位相差信号を出力し、比較信号の位相が基準
信号の位相よりも進んでいるとき第２の位相差信号を出
力する位相比較器と、基準信号の周波数と比較信号の周
波数とを比較し、比較信号の周波数が基準信号の周波数
よりも低いとき第１の周波数差信号を出力し、比較信号
の周波数が基準信号の周波数よりも高いとき第２の周波
数差信号を出力する周波数比較器と、第１，第２の位相
差信号及び第１，第２の周波数差信号に基づいた電圧信
号を出力するチャージポンプと、チャージポンプから出
力される電圧信号を平滑化することにより高周波成分を
除去した制御電圧信号を電圧制御発振器に出力するロー
パスフィルタとを備えたＰＬＬ周波数シンセサイザにお
いて、第１及び第２の位相差信号に基づいて基準信号の
位相と比較信号の位相との位相差が所定の値以下かどう
かを判定するとともに、第１及び第２の周波数差信号に
基づいて基準信号の周波数と比較信号の周波数との周波
数差が所定の値以下かどうかを判定し、位相差及び周波
数差に基づいてチャージポンプの駆動能力を制御する出
力制御回路を設けた。
号の電圧値に応じた周波数信号を出力する電圧制御発振
器と、所定周波数の発振信号を基準周波数に分周して基
準信号を出力する基準分周器と、電圧制御発振器の周波
数信号を分周することにより比較信号を出力する比較分
周回路と、基準信号の位相と比較信号の位相とを比較
し、比較信号の位相が基準信号の位相よりも遅れている
とき第１の位相差信号を出力し、比較信号の位相が基準
信号の位相よりも進んでいるとき第２の位相差信号を出
力する位相比較器と、基準信号の周波数と比較信号の周
波数とを比較し、比較信号の周波数が基準信号の周波数
よりも低いとき第１の周波数差信号を出力し、比較信号
の周波数が基準信号の周波数よりも高いとき第２の周波
数差信号を出力する周波数比較器と、第１，第２の位相
差信号及び第１，第２の周波数差信号に基づいた電圧信
号を出力するチャージポンプと、チャージポンプから出
力される電圧信号を平滑化することにより高周波成分を
除去した制御電圧信号を電圧制御発振器に出力するロー
パスフィルタとを備えたＰＬＬ周波数シンセサイザにお
いて、第１及び第２の位相差信号に基づいて基準信号の
位相と比較信号の位相との位相差が所定の値以下かどう
かを判定するとともに、第１及び第２の周波数差信号に
基づいて基準信号の周波数と比較信号の周波数との周波
数差が所定の値以下かどうかを判定し、位相差及び周波
数差に基づいてチャージポンプの駆動能力を制御する出
力制御回路を設けた。
【００２１】請求項４の発明は、出力制御回路を、周波
数差が所定の値以下でありかつ位相差が所定の値よりも
大きいとき第１及び第２の位相差信号を無効化すること
により第１及び第２の位相差信号に基づくチャージポン
プの動作を停止させるものとした。
数差が所定の値以下でありかつ位相差が所定の値よりも
大きいとき第１及び第２の位相差信号を無効化すること
により第１及び第２の位相差信号に基づくチャージポン
プの動作を停止させるものとした。
【００２２】請求項５の発明は、周波数比較器を、第１
及び第２の周波数比較器を備えるものとした。第１の周
波数比較器は、基準信号の入力後に周波数信号を分周比
分カウントした時に、又は基準信号に同期して、第２の
周波数比較信号を出力する第１の周波数比較部と、第２
の周波数比較信号のうち基準信号に同期しない第２の周
波数比較信号から基準信号までの期間において第２の周
波数差信号を出力する第１の周波数差検出部とを備え
る。第２の周波数比較器は、比較信号の入力後に発振信
号を基準分周比分カウントした時に、又は比較信号に同
期して、第１の周波数比較信号を出力する第２の周波数
比較部と、第１の周波数比較信号のうち比較信号に同期
しない第１の周波数比較信号から比較信号までの期間に
おいて第１の周波数差信号を出力する第２の周波数差検
出部とを備える。
及び第２の周波数比較器を備えるものとした。第１の周
波数比較器は、基準信号の入力後に周波数信号を分周比
分カウントした時に、又は基準信号に同期して、第２の
周波数比較信号を出力する第１の周波数比較部と、第２
の周波数比較信号のうち基準信号に同期しない第２の周
波数比較信号から基準信号までの期間において第２の周
波数差信号を出力する第１の周波数差検出部とを備え
る。第２の周波数比較器は、比較信号の入力後に発振信
号を基準分周比分カウントした時に、又は比較信号に同
期して、第１の周波数比較信号を出力する第２の周波数
比較部と、第１の周波数比較信号のうち比較信号に同期
しない第１の周波数比較信号から比較信号までの期間に
おいて第１の周波数差信号を出力する第２の周波数差検
出部とを備える。
【００２３】（作用）請求項１の発明によれば、ＰＬＬ
周波数シンセサイザの周波数信号の遷移中において、基
準信号の周波数と比較信号の周波数とがほぼ一致し、基
準信号の位相と比較信号の位相とが不一致であると第１
又は第２の位相差信号が出力されるが、第１及び第２の
位相差信号が無効化される。従って、第１及び第２の位
相差信号に基づくチャージポンプの動作が停止されて、
チャージポンプの電圧信号のオーバーシュート及びアン
ダーシュートが抑制され、ロックアップ時間が短縮され
る。
周波数シンセサイザの周波数信号の遷移中において、基
準信号の周波数と比較信号の周波数とがほぼ一致し、基
準信号の位相と比較信号の位相とが不一致であると第１
又は第２の位相差信号が出力されるが、第１及び第２の
位相差信号が無効化される。従って、第１及び第２の位
相差信号に基づくチャージポンプの動作が停止されて、
チャージポンプの電圧信号のオーバーシュート及びアン
ダーシュートが抑制され、ロックアップ時間が短縮され
る。
【００２４】請求項２の発明によれば、第１及び第２の
位相差信号に基づくチャージポンプの動作が停止された
とき、基準分周器又は比較分周回路の分周比を変更する
ことによって基準信号の位相と比較信号の位相との位相
整合に要する時間が短縮され、ロックアップ時間がより
短縮される。
位相差信号に基づくチャージポンプの動作が停止された
とき、基準分周器又は比較分周回路の分周比を変更する
ことによって基準信号の位相と比較信号の位相との位相
整合に要する時間が短縮され、ロックアップ時間がより
短縮される。
【００２５】請求項３の発明によれば、ＰＬＬ周波数シ
ンセサイザの周波数信号の遷移中において、基準信号と
比較信号との周波数及び基準信号と比較信号との位相差
に基づいてチャージポンプの駆動能力が制御されるた
め、チャージポンプの電圧信号のオーバーシュート及び
アンダーシュートが抑制され、ロックアップ時間が短縮
される。
ンセサイザの周波数信号の遷移中において、基準信号と
比較信号との周波数及び基準信号と比較信号との位相差
に基づいてチャージポンプの駆動能力が制御されるた
め、チャージポンプの電圧信号のオーバーシュート及び
アンダーシュートが抑制され、ロックアップ時間が短縮
される。
【００２６】請求項４の発明によれば、基準信号の周波
数と比較信号の周波数とがほぼ一致し、基準信号の位相
と比較信号の位相とが不一致であると第１又は第２の位
相差信号が出力されるが、第１及び第２の位相差信号が
無効化される。従って、第１及び第２の位相差信号に基
づくチャージポンプの動作が停止されて、チャージポン
プの電圧信号のオーバーシュート及びアンダーシュート
が抑制され、ロックアップ時間がより短縮される。
数と比較信号の周波数とがほぼ一致し、基準信号の位相
と比較信号の位相とが不一致であると第１又は第２の位
相差信号が出力されるが、第１及び第２の位相差信号が
無効化される。従って、第１及び第２の位相差信号に基
づくチャージポンプの動作が停止されて、チャージポン
プの電圧信号のオーバーシュート及びアンダーシュート
が抑制され、ロックアップ時間がより短縮される。
【００２７】
［第１の実施の形態］以下、本発明を具体化した第１の
実施の形態のＰＬＬ周波数シンセサイザを図１〜図１３
に従って説明する。なお、説明の便宜上、図２３と同様
の構成については同一の符号を付して説明する。
実施の形態のＰＬＬ周波数シンセサイザを図１〜図１３
に従って説明する。なお、説明の便宜上、図２３と同様
の構成については同一の符号を付して説明する。
【００２８】図２は本形態のＰＬＬ周波数シンセサイザ
２０を示す。基準分周器１１は水晶発振器２１の所定周
波数の発振信号ＣＬＫを基準周波数に分周して図１２に
示す基準信号ＬＤＲを出力する。比較分周回路２はプリ
スケーラ２２と比較分周器２３とからなる。プリスケー
ラ２２はＶＣＯ１６の周波数信号ｆｖを分周した分周信
号ＳＧ２２を出力する。比較分周器２３はプリスケーラ
２２の分周信号ＳＧ２２をさらに分周して図１２に示す
比較信号ＬＤＰを出力する。
２０を示す。基準分周器１１は水晶発振器２１の所定周
波数の発振信号ＣＬＫを基準周波数に分周して図１２に
示す基準信号ＬＤＲを出力する。比較分周回路２はプリ
スケーラ２２と比較分周器２３とからなる。プリスケー
ラ２２はＶＣＯ１６の周波数信号ｆｖを分周した分周信
号ＳＧ２２を出力する。比較分周器２３はプリスケーラ
２２の分周信号ＳＧ２２をさらに分周して図１２に示す
比較信号ＬＤＰを出力する。
【００２９】位相比較器１３は前記基準信号ＬＤＲ及び
比較信号ＬＤＰを入力し、両信号ＬＤＲ，ＬＤＰの位相
を比較する。そして、位相比較器１３は比較信号ＬＤＰ
の位相が基準信号ＬＤＲの位相よりも遅れているとき、
図１２に示すようにＬレベルとなる第１の位相差信号φ
Ｒを出力する。又、位相比較器１３は比較信号ＬＤＰの
位相が基準信号ＬＤＲの位相よりも進んでいるとき、図
１２に示すようにＬレベルとなる第２の位相差信号φＰ
を出力する。
比較信号ＬＤＰを入力し、両信号ＬＤＲ，ＬＤＰの位相
を比較する。そして、位相比較器１３は比較信号ＬＤＰ
の位相が基準信号ＬＤＲの位相よりも遅れているとき、
図１２に示すようにＬレベルとなる第１の位相差信号φ
Ｒを出力する。又、位相比較器１３は比較信号ＬＤＰの
位相が基準信号ＬＤＲの位相よりも進んでいるとき、図
１２に示すようにＬレベルとなる第２の位相差信号φＰ
を出力する。
【００３０】周波数比較器は第１の周波数比較器７と第
２の周波数比較器８とを備える。第１の周波数比較器７
は第１の周波数比較部２４、第１の周波数差検出部２
５、及びインバータ２６を備えている。第２の周波数比
較器８は第２の周波数比較部２７、第２の周波数差検出
部２８、及びインバータ２９を備えている。
２の周波数比較器８とを備える。第１の周波数比較器７
は第１の周波数比較部２４、第１の周波数差検出部２
５、及びインバータ２６を備えている。第２の周波数比
較器８は第２の周波数比較部２７、第２の周波数差検出
部２８、及びインバータ２９を備えている。
【００３１】図２に示すように、周波数比較部２４はイ
ンバータ３３〜３５、ＮＡＮＤ回路３６、及び分周回路
３７を備えている。ＮＡＮＤ回路３６の一方の入力端子
にはインバータ３３を介して前記基準信号ＬＤＲを反転
した反転基準信号ＸＬＤＲが入力されている。ＮＡＮＤ
回路３６の他方の入力端子には分周回路３７の出力信号
ＬＤＰ０が入力されている。ＮＡＮＤ回路３６は反転基
準信号ＸＬＤＲと出力信号ＬＤＰ０との論理積をとり、
その論理積に基づく出力信号ＳＧ３６をインバータ３
４，３５を介して第２の周波数比較信号ＬＤＰ１として
出力する。
ンバータ３３〜３５、ＮＡＮＤ回路３６、及び分周回路
３７を備えている。ＮＡＮＤ回路３６の一方の入力端子
にはインバータ３３を介して前記基準信号ＬＤＲを反転
した反転基準信号ＸＬＤＲが入力されている。ＮＡＮＤ
回路３６の他方の入力端子には分周回路３７の出力信号
ＬＤＰ０が入力されている。ＮＡＮＤ回路３６は反転基
準信号ＸＬＤＲと出力信号ＬＤＰ０との論理積をとり、
その論理積に基づく出力信号ＳＧ３６をインバータ３
４，３５を介して第２の周波数比較信号ＬＤＰ１として
出力する。
【００３２】従って、図３に示すように、反転基準信号
ＸＬＤＲ及び出力信号ＬＤＰ０が共にＨレベルである
と、第２の周波数比較信号ＬＤＰ１はＬレベルとなる。
又、反転基準信号ＸＬＤＲ又は出力信号ＬＤＰ０の少な
くともいずれか一方がＬレベルであると、第２の周波数
比較信号ＬＤＰ１はＨレベルとなる。
ＸＬＤＲ及び出力信号ＬＤＰ０が共にＨレベルである
と、第２の周波数比較信号ＬＤＰ１はＬレベルとなる。
又、反転基準信号ＸＬＤＲ又は出力信号ＬＤＰ０の少な
くともいずれか一方がＬレベルであると、第２の周波数
比較信号ＬＤＰ１はＨレベルとなる。
【００３３】分周回路３７は前記プリスケーラ２２の分
周信号ＳＧ２２を分周するようになっており、その分周
比は前記比較分周器２３の分周比と等しく設定されてい
る。分周回路３７は前記インバータ３４の出力信号ＳＧ
３４をリセット信号として入力している。分周回路３７
は分周信号ＳＧ２２のパルスを分周比分カウントする毎
に、その出力信号ＬＤＰ０にＬレベルのパルスを出力す
る。又、分周回路３７は前記出力信号ＳＧ３４がＬレベ
ルになる、すなわち、反転基準信号ＸＬＤＲのパルスが
入力される毎にリセットされ、出力信号ＬＤＰ０にＬレ
ベルのパルスを出力する。
周信号ＳＧ２２を分周するようになっており、その分周
比は前記比較分周器２３の分周比と等しく設定されてい
る。分周回路３７は前記インバータ３４の出力信号ＳＧ
３４をリセット信号として入力している。分周回路３７
は分周信号ＳＧ２２のパルスを分周比分カウントする毎
に、その出力信号ＬＤＰ０にＬレベルのパルスを出力す
る。又、分周回路３７は前記出力信号ＳＧ３４がＬレベ
ルになる、すなわち、反転基準信号ＸＬＤＲのパルスが
入力される毎にリセットされ、出力信号ＬＤＰ０にＬレ
ベルのパルスを出力する。
【００３４】従って、反転基準信号ＸＬＤＲの周波数が
出力信号ＬＤＰ０の周波数より高い場合には、反転基準
信号ＸＬＤＲのＬレベル毎に分周回路３７がリセットさ
れた後再度カウント動作を始める。そのため、図３に示
すように、反転基準信号ＸＬＤＲと出力信号ＬＤＰ０と
は全く同期した信号となり、第２の周波数比較信号ＬＤ
Ｐ１も反転基準信号ＸＬＤＲの反転信号となる。また、
反転基準信号ＸＬＤＲの周波数と出力信号ＬＤＰ０の周
波数とが同じ場合にも同様のことがいえる。
出力信号ＬＤＰ０の周波数より高い場合には、反転基準
信号ＸＬＤＲのＬレベル毎に分周回路３７がリセットさ
れた後再度カウント動作を始める。そのため、図３に示
すように、反転基準信号ＸＬＤＲと出力信号ＬＤＰ０と
は全く同期した信号となり、第２の周波数比較信号ＬＤ
Ｐ１も反転基準信号ＸＬＤＲの反転信号となる。また、
反転基準信号ＸＬＤＲの周波数と出力信号ＬＤＰ０の周
波数とが同じ場合にも同様のことがいえる。
【００３５】これに対し、反転基準信号ＸＬＤＲの周波
数が出力信号ＬＤＰ０の周波数よりも低い場合には、分
周回路３７がカウント動作を終えると出力信号ＬＤＰ０
にＬレベルが出力される。そして、反転基準信号ＸＬＤ
Ｒと出力信号ＬＤＰ０の周期の差（Δｔ１）の後、反転
基準信号ＸＬＤＲによって分周回路３７がリセットされ
て出力信号ＬＤＰ０にＬレベルが出力されることにな
る。このとき、図３において、出力信号ＬＤＰ０に基づ
く第２の周波数比較信号ＬＤＰ１の立ち上がり時間と、
反転基準信号ＸＬＤＲに基づく第２の周波数比較信号Ｌ
ＤＰ１の立ち上がり時間との時間間隔Δｔ１によって、
反転基準信号ＸＬＤＲ＜出力信号ＬＤＰ０という情報が
検出される。
数が出力信号ＬＤＰ０の周波数よりも低い場合には、分
周回路３７がカウント動作を終えると出力信号ＬＤＰ０
にＬレベルが出力される。そして、反転基準信号ＸＬＤ
Ｒと出力信号ＬＤＰ０の周期の差（Δｔ１）の後、反転
基準信号ＸＬＤＲによって分周回路３７がリセットされ
て出力信号ＬＤＰ０にＬレベルが出力されることにな
る。このとき、図３において、出力信号ＬＤＰ０に基づ
く第２の周波数比較信号ＬＤＰ１の立ち上がり時間と、
反転基準信号ＸＬＤＲに基づく第２の周波数比較信号Ｌ
ＤＰ１の立ち上がり時間との時間間隔Δｔ１によって、
反転基準信号ＸＬＤＲ＜出力信号ＬＤＰ０という情報が
検出される。
【００３６】また、分周回路３７の分周比は比較分周器
２３の分周比と等しく設定してあるため、間隔Δｔ１は
基準信号ＬＤＲの周波数と比較信号ＬＤＰの周波数との
周波数差の情報を含んだ出力信号となる。
２３の分周比と等しく設定してあるため、間隔Δｔ１は
基準信号ＬＤＲの周波数と比較信号ＬＤＰの周波数との
周波数差の情報を含んだ出力信号となる。
【００３７】図４に示すように、第２の周波数比較部２
７はインバータ３８〜４０、ＮＡＮＤ回路４１、及び分
周回路４２を備えている。ＮＡＮＤ回路４１の一方の入
力端子にはインバータ３８を介して前記比較信号ＬＤＰ
を反転した反転比較信号ＸＬＤＰが入力されている。Ｎ
ＡＮＤ回路４１の他方の入力端子には分周回路４２の出
力信号ＬＤＲ０が入力されている。ＮＡＮＤ回路４１は
反転比較信号ＸＬＤＰと出力信号ＬＤＲ０との論理積を
とり、その論理積に基づく出力信号ＳＧ４１をインバー
タ３９，４０を介して第１の周波数比較信号ＬＤＲ１と
して出力する。
７はインバータ３８〜４０、ＮＡＮＤ回路４１、及び分
周回路４２を備えている。ＮＡＮＤ回路４１の一方の入
力端子にはインバータ３８を介して前記比較信号ＬＤＰ
を反転した反転比較信号ＸＬＤＰが入力されている。Ｎ
ＡＮＤ回路４１の他方の入力端子には分周回路４２の出
力信号ＬＤＲ０が入力されている。ＮＡＮＤ回路４１は
反転比較信号ＸＬＤＰと出力信号ＬＤＲ０との論理積を
とり、その論理積に基づく出力信号ＳＧ４１をインバー
タ３９，４０を介して第１の周波数比較信号ＬＤＲ１と
して出力する。
【００３８】従って、図５に示すように、反転比較信号
ＸＬＤＰ及び出力信号ＬＤＲ０が共にＨレベルである
と、第１の周波数比較信号ＬＤＲ１はＬレベルとなる。
又、反転比較信号ＸＬＤＰ又は出力信号ＬＤＲ０の少な
くともいずれか一方がＬレベルであると、第１の周波数
比較信号ＬＤＲ１はＨレベルとなる。
ＸＬＤＰ及び出力信号ＬＤＲ０が共にＨレベルである
と、第１の周波数比較信号ＬＤＲ１はＬレベルとなる。
又、反転比較信号ＸＬＤＰ又は出力信号ＬＤＲ０の少な
くともいずれか一方がＬレベルであると、第１の周波数
比較信号ＬＤＲ１はＨレベルとなる。
【００３９】分周回路４２は前記水晶発振器２１の発振
信号ＣＬＫを分周するようになっており、その分周比は
前記基準分周器１１の基準分周比と等しく設定されてい
る。分周回路４２は前記インバータ３９の出力信号ＳＧ
３９をリセット信号として入力している。分周回路４２
は発振信号ＣＬＫのパルスを基準分周比分カウントする
毎に、その出力信号ＬＤＲ０にＬレベルのパルスを出力
する。又、分周回路４２は出力信号ＳＧ３９がＬレベル
になる、すなわち、反転比較信号ＸＬＤＰのパルスが入
力される毎にリセットされ、出力信号ＬＤＲ０にＬレベ
ルのパルスを出力する。
信号ＣＬＫを分周するようになっており、その分周比は
前記基準分周器１１の基準分周比と等しく設定されてい
る。分周回路４２は前記インバータ３９の出力信号ＳＧ
３９をリセット信号として入力している。分周回路４２
は発振信号ＣＬＫのパルスを基準分周比分カウントする
毎に、その出力信号ＬＤＲ０にＬレベルのパルスを出力
する。又、分周回路４２は出力信号ＳＧ３９がＬレベル
になる、すなわち、反転比較信号ＸＬＤＰのパルスが入
力される毎にリセットされ、出力信号ＬＤＲ０にＬレベ
ルのパルスを出力する。
【００４０】従って、図５に示すように、比較信号ＬＤ
Ｐの周波数が基準信号ＬＤＲの周波数より高いか又は同
じ周波数の場合には、反転比較信号ＸＬＤＰ及び出力信
号ＬＤＲ０は全く同期された信号となり、第１の周波数
比較信号ＬＤＲ１として反転比較信号ＸＬＤＰの反転信
号が出力されることとなる。これに対し、反転比較信号
ＸＬＤＰの周波数が出力信号ＬＤＲ０の周波数よりも低
くなると、基準信号ＬＤＲと比較信号ＬＤＰとの周波数
差情報（Δｔ２）を含んだ出力信号が第１の周波数比較
信号ＬＤＲ１として出力される。
Ｐの周波数が基準信号ＬＤＲの周波数より高いか又は同
じ周波数の場合には、反転比較信号ＸＬＤＰ及び出力信
号ＬＤＲ０は全く同期された信号となり、第１の周波数
比較信号ＬＤＲ１として反転比較信号ＸＬＤＰの反転信
号が出力されることとなる。これに対し、反転比較信号
ＸＬＤＰの周波数が出力信号ＬＤＲ０の周波数よりも低
くなると、基準信号ＬＤＲと比較信号ＬＤＰとの周波数
差情報（Δｔ２）を含んだ出力信号が第１の周波数比較
信号ＬＤＲ１として出力される。
【００４１】図６は第１の周波数差検出部２５を示す。
周波数差検出部２５はデータフリップフロップ（以下、
データＦＦという）４３と、同ＦＦ４３に接続されたイ
ンバータ４４とを備える。データＦＦ４３のデータ端子
Ｄには反転出力端子ＸＱの出力信号が入力され、クロッ
ク端子ＣＫには第２の周波数比較信号ＬＤＰ１が入力さ
れている。又、データＦＦ４３のセット端子ＳＥＴには
インバータ２６（図１参照）を介して前記基準信号ＬＤ
Ｒを反転した反転基準信号ＸＬＤＲが入力されている。
周波数差検出部２５はデータフリップフロップ（以下、
データＦＦという）４３と、同ＦＦ４３に接続されたイ
ンバータ４４とを備える。データＦＦ４３のデータ端子
Ｄには反転出力端子ＸＱの出力信号が入力され、クロッ
ク端子ＣＫには第２の周波数比較信号ＬＤＰ１が入力さ
れている。又、データＦＦ４３のセット端子ＳＥＴには
インバータ２６（図１参照）を介して前記基準信号ＬＤ
Ｒを反転した反転基準信号ＸＬＤＲが入力されている。
【００４２】データＦＦ４３は反転基準信号ＸＬＤＲが
Ｌレベルのときには強制的にセットされる。又、データ
ＦＦ４３は反転基準信号ＸＬＤＲがＨレベルのときには
第２の周波数比較信号ＬＤＰ１のパルスが入力される毎
に反転出力端子ＸＱの出力信号をラッチし、反転出力端
子ＸＱの出力は反転する。そして、データＦＦ４３は反
転出力端子ＸＱの出力信号をインバータ４４を介して第
２の周波数差信号ＸＴＣＰとして出力する。
Ｌレベルのときには強制的にセットされる。又、データ
ＦＦ４３は反転基準信号ＸＬＤＲがＨレベルのときには
第２の周波数比較信号ＬＤＰ１のパルスが入力される毎
に反転出力端子ＸＱの出力信号をラッチし、反転出力端
子ＸＱの出力は反転する。そして、データＦＦ４３は反
転出力端子ＸＱの出力信号をインバータ４４を介して第
２の周波数差信号ＸＴＣＰとして出力する。
【００４３】従って、図３を参照して説明したとおり、
基準信号ＬＤＲの周波数が比較信号ＬＤＰの周波数より
も高いかまたは同じ場合には、反転基準信号ＸＬＤＲと
第２の周波数比較信号ＬＤＰ１とは同期した信号とな
る。この場合、周波数差検出部２５のデータＦＦ４３は
反転基準信号ＸＬＤＲによって強制的にリセットされた
状態となり、第２の周波数差信号ＸＴＣＰはＨレベルの
ままである。これに対し、基準信号ＬＤＲの周波数が比
較信号ＬＤＰの周波数よりも低くなると、図３を参照し
て説明したとおり、第２の周波数比較信号ＬＤＰ１は周
波数差成分（Δｔ１）に応じた信号パルスを出力する。
この結果、間隔Δｔ１の開始に相当する第２の周波数比
較信号ＬＤＰ１のパルスαの立ち上がりエッジに基づい
てデータＦＦ４３の出力レベルが反転し、間隔Δｔ１の
経過後に反転基準信号ＸＬＤＲのＬレベルによってデー
タＦＦ４３は再び強制的にリセットされる。これによ
り、図７に示すように、第２の周波数差信号ＸＴＣＰは
間隔Δｔ１に相当する期間のみＬレベルを出力すること
になる。
基準信号ＬＤＲの周波数が比較信号ＬＤＰの周波数より
も高いかまたは同じ場合には、反転基準信号ＸＬＤＲと
第２の周波数比較信号ＬＤＰ１とは同期した信号とな
る。この場合、周波数差検出部２５のデータＦＦ４３は
反転基準信号ＸＬＤＲによって強制的にリセットされた
状態となり、第２の周波数差信号ＸＴＣＰはＨレベルの
ままである。これに対し、基準信号ＬＤＲの周波数が比
較信号ＬＤＰの周波数よりも低くなると、図３を参照し
て説明したとおり、第２の周波数比較信号ＬＤＰ１は周
波数差成分（Δｔ１）に応じた信号パルスを出力する。
この結果、間隔Δｔ１の開始に相当する第２の周波数比
較信号ＬＤＰ１のパルスαの立ち上がりエッジに基づい
てデータＦＦ４３の出力レベルが反転し、間隔Δｔ１の
経過後に反転基準信号ＸＬＤＲのＬレベルによってデー
タＦＦ４３は再び強制的にリセットされる。これによ
り、図７に示すように、第２の周波数差信号ＸＴＣＰは
間隔Δｔ１に相当する期間のみＬレベルを出力すること
になる。
【００４４】図８は第２の周波数差検出部２８を示す。
周波数差検出部２８はデータＦＦ４５と、同ＦＦ４５に
接続されたインバータ４６とを備える。データＦＦ４５
のデータ端子Ｄには反転出力端子ＸＱの出力信号が入力
され、クロック端子ＣＫには前記周波数比較部２７の周
波数比較信号ＬＤＲ１が入力されている。又、データＦ
Ｆ４５のセット端子ＳＥＴにはインバータ２９（図１参
照）を介して前記比較信号ＬＤＰを反転した反転比較信
号ＸＬＤＰが入力されている。
周波数差検出部２８はデータＦＦ４５と、同ＦＦ４５に
接続されたインバータ４６とを備える。データＦＦ４５
のデータ端子Ｄには反転出力端子ＸＱの出力信号が入力
され、クロック端子ＣＫには前記周波数比較部２７の周
波数比較信号ＬＤＲ１が入力されている。又、データＦ
Ｆ４５のセット端子ＳＥＴにはインバータ２９（図１参
照）を介して前記比較信号ＬＤＰを反転した反転比較信
号ＸＬＤＰが入力されている。
【００４５】データＦＦ４５は反転比較信号ＸＬＤＰが
Ｌレベルのときには強制的にセットされる。又、データ
ＦＦ４５は反転比較信号ＸＬＤＰがＨレベルのときには
第１の周波数比較信号ＬＤＲ１のパルスが入力される毎
に反転出力端子ＸＱの出力信号をラッチし、反転出力端
子ＸＱの出力は反転する。そして、データＦＦ４５は反
転出力端子ＸＱの出力信号をインバータ４６を介して第
１の周波数差信号ＸＴＣＲとして出力する。
Ｌレベルのときには強制的にセットされる。又、データ
ＦＦ４５は反転比較信号ＸＬＤＰがＨレベルのときには
第１の周波数比較信号ＬＤＲ１のパルスが入力される毎
に反転出力端子ＸＱの出力信号をラッチし、反転出力端
子ＸＱの出力は反転する。そして、データＦＦ４５は反
転出力端子ＸＱの出力信号をインバータ４６を介して第
１の周波数差信号ＸＴＣＲとして出力する。
【００４６】従って、図５を参照して説明したとおり、
基準信号ＬＤＲの周波数が比較信号ＬＤＰの周波数より
も低いかまたは同じ場合には、反転比較信号ＸＬＤＰと
第１の周波数比較信号ＬＤＲ１とは同期した信号とな
る。この場合、周波数差検出部２８のデータＦＦ４５は
反転比較信号ＸＬＤＰによって強制的にリセットされた
状態となり、第１の周波数差信号ＸＴＣＲはＨレベルの
ままである。これに対し、基準信号ＬＤＲの周波数が比
較信号ＬＤＰの周波数よりも高くなると、図５を参照し
て説明したとおり、第１の周波数比較信号ＬＤＲ１は周
波数差成分（Δｔ２）に応じた信号パルスを出力する。
この結果、間隔Δｔ２の開始に相当する第１の周波数比
較信号ＬＤＲ１のパルスβの立ち上がりエッジに基づい
てデータＦＦ４５の出力レベルが反転し、間隔Δｔ２の
経過後に反転比較信号ＸＬＤＰのＬレベルによってデー
タＦＦ４５は再び強制的にリセットされる。これによ
り、図９に示すように、第１の周波数差信号ＸＴＣＲは
間隔Δｔ２に相当する期間のみＬレベルを出力すること
になる。
基準信号ＬＤＲの周波数が比較信号ＬＤＰの周波数より
も低いかまたは同じ場合には、反転比較信号ＸＬＤＰと
第１の周波数比較信号ＬＤＲ１とは同期した信号とな
る。この場合、周波数差検出部２８のデータＦＦ４５は
反転比較信号ＸＬＤＰによって強制的にリセットされた
状態となり、第１の周波数差信号ＸＴＣＲはＨレベルの
ままである。これに対し、基準信号ＬＤＲの周波数が比
較信号ＬＤＰの周波数よりも高くなると、図５を参照し
て説明したとおり、第１の周波数比較信号ＬＤＲ１は周
波数差成分（Δｔ２）に応じた信号パルスを出力する。
この結果、間隔Δｔ２の開始に相当する第１の周波数比
較信号ＬＤＲ１のパルスβの立ち上がりエッジに基づい
てデータＦＦ４５の出力レベルが反転し、間隔Δｔ２の
経過後に反転比較信号ＸＬＤＰのＬレベルによってデー
タＦＦ４５は再び強制的にリセットされる。これによ
り、図９に示すように、第１の周波数差信号ＸＴＣＲは
間隔Δｔ２に相当する期間のみＬレベルを出力すること
になる。
【００４７】図１０は判定回路５０を示す。判定回路５
０は、第１の検出回路５６、第２の検出回路５７、ＮＡ
ＮＤ回路５８、及び２つのインバータ５９，６０を備え
る。第１の検出回路５６は、基準信号ＬＤＲの位相と比
較信号ＬＤＰの位相との位相差が所定の値以下かどうか
を検出するための回路であって、２つのＮＡＮＤ回路６
１，６３、３つのデータＦＦ６２，６５，６７、及び２
つのインバータ６４，６６を備えている。
０は、第１の検出回路５６、第２の検出回路５７、ＮＡ
ＮＤ回路５８、及び２つのインバータ５９，６０を備え
る。第１の検出回路５６は、基準信号ＬＤＲの位相と比
較信号ＬＤＰの位相との位相差が所定の値以下かどうか
を検出するための回路であって、２つのＮＡＮＤ回路６
１，６３、３つのデータＦＦ６２，６５，６７、及び２
つのインバータ６４，６６を備えている。
【００４８】ＮＡＮＤ回路６１は第１及び第２の位相差
信号φＲ，φＰの論理積をとり、その論理積に基づく出
力信号ＳＧ６１を出力する。データＦＦ６２のデータ端
子Ｄには出力信号ＳＧ６１が入力され、クロック端子Ｃ
Ｋには前記発振信号ＣＬＫを分周したクロックＣＬＫ１
が入力されている。データＦＦ６１はクロックＣＬＫ１
の立ち上がりエッジに同期して出力信号ＳＧ６１をラッ
チし、ラッチした信号のレベルを持つ出力信号ＳＧ６２
を出力端子Ｑから出力する。
信号φＲ，φＰの論理積をとり、その論理積に基づく出
力信号ＳＧ６１を出力する。データＦＦ６２のデータ端
子Ｄには出力信号ＳＧ６１が入力され、クロック端子Ｃ
Ｋには前記発振信号ＣＬＫを分周したクロックＣＬＫ１
が入力されている。データＦＦ６１はクロックＣＬＫ１
の立ち上がりエッジに同期して出力信号ＳＧ６１をラッ
チし、ラッチした信号のレベルを持つ出力信号ＳＧ６２
を出力端子Ｑから出力する。
【００４９】ＮＡＮＤ回路６３の一方の入力端子には出
力信号ＳＧ６１が入力され、他方の入力端子には出力信
号ＳＧ６２が入力されている。ＮＡＮＤ回路６３は出力
信号ＳＧ６１，ＳＧ６２の論理積をとり、その論理積に
基づく出力信号ＳＧ６３を出力する。
力信号ＳＧ６１が入力され、他方の入力端子には出力信
号ＳＧ６２が入力されている。ＮＡＮＤ回路６３は出力
信号ＳＧ６１，ＳＧ６２の論理積をとり、その論理積に
基づく出力信号ＳＧ６３を出力する。
【００５０】データＦＦ６５のデータ端子Ｄにはインバ
ータ６４を介して前記出力信号ＳＧ６３を反転した信号
が入力され、クロック端子ＣＫにはクロックＣＬＫ１が
入力されている。データＦＦ６５はクロックＣＬＫ１の
立ち上がりエッジに同期してインバータ６４の出力信号
をラッチし、ラッチした信号のレベルを持つ出力信号Ｓ
Ｇ６５を出力端子Ｑから出力する。
ータ６４を介して前記出力信号ＳＧ６３を反転した信号
が入力され、クロック端子ＣＫにはクロックＣＬＫ１が
入力されている。データＦＦ６５はクロックＣＬＫ１の
立ち上がりエッジに同期してインバータ６４の出力信号
をラッチし、ラッチした信号のレベルを持つ出力信号Ｓ
Ｇ６５を出力端子Ｑから出力する。
【００５１】データＦＦ６７のデータ端子Ｄには前記出
力信号ＳＧ６５が入力され、クロック端子ＣＫにはイン
バータ６６を介して前記出力信号ＳＧ６１を反転した信
号ＳＧ６６が入力されている。データＦＦ６７は信号Ｓ
Ｇ６６の立ち上がりエッジ、すなわち、出力信号ＳＧ６
１の立ち下がりエッジに同期して出力信号ＳＧ６５をラ
ッチし、ラッチした信号のレベルを持つ出力信号ＳＧ６
７を出力端子Ｑから出力する。
力信号ＳＧ６５が入力され、クロック端子ＣＫにはイン
バータ６６を介して前記出力信号ＳＧ６１を反転した信
号ＳＧ６６が入力されている。データＦＦ６７は信号Ｓ
Ｇ６６の立ち上がりエッジ、すなわち、出力信号ＳＧ６
１の立ち下がりエッジに同期して出力信号ＳＧ６５をラ
ッチし、ラッチした信号のレベルを持つ出力信号ＳＧ６
７を出力端子Ｑから出力する。
【００５２】従って、図１１に示すように、第１及び第
２の位相差信号φＲ，φＰのいずれか一方がＬレベルで
あると、ＮＡＮＤ回路６１の出力信号ＳＧ６１はＨレベ
ルとなる。そして、出力信号ＳＧ６１のＨレベルの期間
がクロックＣＬＫ１の立ち上がりエッジにかかると、デ
ータＦＦ６２の出力信号ＳＧ６２はＨレベルとなる。出
力信号ＳＧ６１，ＳＧ６２が共にＨレベルである期間の
み、ＮＡＮＤ回路６３の出力信号ＳＧ６３はＬレベルと
なる。そして、クロックＣＬＫ１の次の立ち上がりエッ
ジに出力信号ＳＧ６３のＬレベルの期間がかかると、デ
ータＦＦ６５の出力信号ＳＧ６５はＨレベルとなる。従
って、出力信号ＳＧ６３のＬレベルの期間がクロックＣ
ＬＫ１の立ち上がりエッジの２つ分以上、すなわち、出
力信号ＳＧ６１のＨレベルの期間がクロックＣＬＫ１の
１周期分以上ある場合に出力信号ＳＧ６５はＨレベルと
なる。そして、出力信号ＳＧ６５のＨレベルの期間がイ
ンバータ６６の出力信号ＳＧ６６の立ち上がりエッジ、
すなわち、出力信号ＳＧ６３の立ち下がりエッジにかか
ると、データＦＦ６７の出力信号ＳＧ６７はＨレベルと
なる。この場合には、基準信号ＬＤＲの位相と比較信号
ＬＤＰの位相とにクロックＣＬＫ１の１周期分以上の位
相差があることが検出される。また、出力信号ＳＧ６３
のＬレベルの期間、すなわち、出力信号ＳＧ６１のＨレ
ベルの期間がクロックＣＬＫ１の１周期分未満である場
合に出力信号ＳＧ６５はＬレベルとなり、出力信号ＳＧ
６７はＬレベルのままとなる。この場合には、基準信号
ＬＤＲの位相と比較信号ＬＤＰの位相との位相差はクロ
ックＣＬＫ１の１周期分未満であり、基準信号ＬＤＲの
位相と比較信号ＬＤＰの位相とがほぼ一致していること
が検出される。
２の位相差信号φＲ，φＰのいずれか一方がＬレベルで
あると、ＮＡＮＤ回路６１の出力信号ＳＧ６１はＨレベ
ルとなる。そして、出力信号ＳＧ６１のＨレベルの期間
がクロックＣＬＫ１の立ち上がりエッジにかかると、デ
ータＦＦ６２の出力信号ＳＧ６２はＨレベルとなる。出
力信号ＳＧ６１，ＳＧ６２が共にＨレベルである期間の
み、ＮＡＮＤ回路６３の出力信号ＳＧ６３はＬレベルと
なる。そして、クロックＣＬＫ１の次の立ち上がりエッ
ジに出力信号ＳＧ６３のＬレベルの期間がかかると、デ
ータＦＦ６５の出力信号ＳＧ６５はＨレベルとなる。従
って、出力信号ＳＧ６３のＬレベルの期間がクロックＣ
ＬＫ１の立ち上がりエッジの２つ分以上、すなわち、出
力信号ＳＧ６１のＨレベルの期間がクロックＣＬＫ１の
１周期分以上ある場合に出力信号ＳＧ６５はＨレベルと
なる。そして、出力信号ＳＧ６５のＨレベルの期間がイ
ンバータ６６の出力信号ＳＧ６６の立ち上がりエッジ、
すなわち、出力信号ＳＧ６３の立ち下がりエッジにかか
ると、データＦＦ６７の出力信号ＳＧ６７はＨレベルと
なる。この場合には、基準信号ＬＤＲの位相と比較信号
ＬＤＰの位相とにクロックＣＬＫ１の１周期分以上の位
相差があることが検出される。また、出力信号ＳＧ６３
のＬレベルの期間、すなわち、出力信号ＳＧ６１のＨレ
ベルの期間がクロックＣＬＫ１の１周期分未満である場
合に出力信号ＳＧ６５はＬレベルとなり、出力信号ＳＧ
６７はＬレベルのままとなる。この場合には、基準信号
ＬＤＲの位相と比較信号ＬＤＰの位相との位相差はクロ
ックＣＬＫ１の１周期分未満であり、基準信号ＬＤＲの
位相と比較信号ＬＤＰの位相とがほぼ一致していること
が検出される。
【００５３】第２の検出回路５７は、基準信号ＬＤＲの
周波数と比較信号ＬＤＰの周波数との周波数差が所定の
値以下かどうかを検出するための回路であって、２つの
ＮＡＮＤ回路７１，７３、３つのデータＦＦ７２，７
５，７７、及び２つのインバータ７４，７６を備えてい
る。
周波数と比較信号ＬＤＰの周波数との周波数差が所定の
値以下かどうかを検出するための回路であって、２つの
ＮＡＮＤ回路７１，７３、３つのデータＦＦ７２，７
５，７７、及び２つのインバータ７４，７６を備えてい
る。
【００５４】ＮＡＮＤ回路７１は第１及び第２の周波数
差信号ＸＴＣＲ，ＸＴＣＰの論理積をとり、その論理積
に基づく出力信号ＳＧ７１を出力する。データＦＦ７２
のデータ端子Ｄには出力信号ＳＧ７１が入力され、クロ
ック端子ＣＫにはクロックＣＬＫ１が入力されている。
データＦＦ７１はクロックＣＬＫ１の立ち上がりエッジ
に同期して出力信号ＳＧ７１をラッチし、ラッチした信
号のレベルを持つ出力信号ＳＧ７２を出力端子Ｑから出
力する。
差信号ＸＴＣＲ，ＸＴＣＰの論理積をとり、その論理積
に基づく出力信号ＳＧ７１を出力する。データＦＦ７２
のデータ端子Ｄには出力信号ＳＧ７１が入力され、クロ
ック端子ＣＫにはクロックＣＬＫ１が入力されている。
データＦＦ７１はクロックＣＬＫ１の立ち上がりエッジ
に同期して出力信号ＳＧ７１をラッチし、ラッチした信
号のレベルを持つ出力信号ＳＧ７２を出力端子Ｑから出
力する。
【００５５】ＮＡＮＤ回路７３の一方の入力端子には出
力信号ＳＧ７１が入力され、他方の入力端子には出力信
号ＳＧ７２が入力されている。ＮＡＮＤ回路７３は出力
信号ＳＧ７１，ＳＧ７２の論理積をとり、その論理積に
基づく出力信号ＳＧ７３を出力する。
力信号ＳＧ７１が入力され、他方の入力端子には出力信
号ＳＧ７２が入力されている。ＮＡＮＤ回路７３は出力
信号ＳＧ７１，ＳＧ７２の論理積をとり、その論理積に
基づく出力信号ＳＧ７３を出力する。
【００５６】データＦＦ７５のデータ端子Ｄにはインバ
ータ７４を介して前記出力信号ＳＧ７３を反転した信号
が入力され、クロック端子ＣＫにはクロックＣＬＫ１が
入力されている。データＦＦ７５はクロックＣＬＫ１の
立ち上がりエッジに同期してインバータ７４の出力信号
をラッチし、ラッチした信号のレベルを持つ出力信号Ｓ
Ｇ７５を出力端子Ｑから出力する。
ータ７４を介して前記出力信号ＳＧ７３を反転した信号
が入力され、クロック端子ＣＫにはクロックＣＬＫ１が
入力されている。データＦＦ７５はクロックＣＬＫ１の
立ち上がりエッジに同期してインバータ７４の出力信号
をラッチし、ラッチした信号のレベルを持つ出力信号Ｓ
Ｇ７５を出力端子Ｑから出力する。
【００５７】データＦＦ７７のデータ端子Ｄには前記出
力信号ＳＧ７５が入力され、クロック端子ＣＫにはイン
バータ７６を介して前記出力信号ＳＧ７１を反転した信
号ＳＧ７６が入力されている。データＦＦ７７は信号Ｓ
Ｇ７６の立ち上がりエッジ、すなわち、出力信号ＳＧ７
１の立ち下がりエッジに同期して出力信号ＳＧ７５をラ
ッチし、ラッチした信号のレベルを持つ出力信号ＳＧ７
７を出力端子Ｑから出力する。
力信号ＳＧ７５が入力され、クロック端子ＣＫにはイン
バータ７６を介して前記出力信号ＳＧ７１を反転した信
号ＳＧ７６が入力されている。データＦＦ７７は信号Ｓ
Ｇ７６の立ち上がりエッジ、すなわち、出力信号ＳＧ７
１の立ち下がりエッジに同期して出力信号ＳＧ７５をラ
ッチし、ラッチした信号のレベルを持つ出力信号ＳＧ７
７を出力端子Ｑから出力する。
【００５８】従って、図１１に示すように、第１及び第
２の周波数差信号ＸＴＣＲ，ＸＴＣＰのいずれか一方の
パルス幅がクロックＣＬＫ１の１周期分以上ある場合に
は出力信号ＳＧ７７はＨレベルとなり、基準信号ＬＤＲ
の周波数と比較信号ＬＤＰの周波数が一致していないこ
とが検出される。また、第１及び第２の周波数差信号Ｘ
ＴＣＲ，ＸＴＣＰのパルス幅がクロックＣＬＫ１の１周
期分未満である場合には出力信号ＳＧ７７はＬレベルと
なり、基準信号ＬＤＲの周波数と比較信号ＬＤＰの周波
数とがほぼ一致していることが検出される。
２の周波数差信号ＸＴＣＲ，ＸＴＣＰのいずれか一方の
パルス幅がクロックＣＬＫ１の１周期分以上ある場合に
は出力信号ＳＧ７７はＨレベルとなり、基準信号ＬＤＲ
の周波数と比較信号ＬＤＰの周波数が一致していないこ
とが検出される。また、第１及び第２の周波数差信号Ｘ
ＴＣＲ，ＸＴＣＰのパルス幅がクロックＣＬＫ１の１周
期分未満である場合には出力信号ＳＧ７７はＬレベルと
なり、基準信号ＬＤＲの周波数と比較信号ＬＤＰの周波
数とがほぼ一致していることが検出される。
【００５９】ＮＡＮＤ回路５８の一方の入力端子には前
記出力信号ＳＧ６７が入力され、他方の入力端子にはイ
ンバータ５９を介して前記出力信号ＳＧ７７を反転した
信号が入力されている。ＮＡＮＤ回路５８は出力信号Ｓ
Ｇ６７と出力信号ＳＧ７７の反転信号との論理積をと
り、その論理積に基づく出力信号ＳＧ５８を出力する。
すなわち、出力信号ＳＧ６７がＨレベルであり出力信号
ＳＧ７７がＬレベルであるときにのみ、すなわち、基準
信号ＬＤＲ及び比較信号ＬＤＰの周波数がほぼ一致して
おりかつ基準信号ＬＤＲ及び比較信号ＬＤＰの位相差が
クロックＣＬＫ１の１周期分よりも大きいときにのみ、
出力信号ＳＧ５８はＬレベルとなる。
記出力信号ＳＧ６７が入力され、他方の入力端子にはイ
ンバータ５９を介して前記出力信号ＳＧ７７を反転した
信号が入力されている。ＮＡＮＤ回路５８は出力信号Ｓ
Ｇ６７と出力信号ＳＧ７７の反転信号との論理積をと
り、その論理積に基づく出力信号ＳＧ５８を出力する。
すなわち、出力信号ＳＧ６７がＨレベルであり出力信号
ＳＧ７７がＬレベルであるときにのみ、すなわち、基準
信号ＬＤＲ及び比較信号ＬＤＰの周波数がほぼ一致して
おりかつ基準信号ＬＤＲ及び比較信号ＬＤＰの位相差が
クロックＣＬＫ１の１周期分よりも大きいときにのみ、
出力信号ＳＧ５８はＬレベルとなる。
【００６０】インバータ６０はＮＡＮＤ回路５８の出力
信号ＳＧ５８を反転させることにより、前記第１及び第
２の位相差信号φＲ，φＰを無効化するための制御信号
ＣＮＴＬを出力する。
信号ＳＧ５８を反転させることにより、前記第１及び第
２の位相差信号φＲ，φＰを無効化するための制御信号
ＣＮＴＬを出力する。
【００６１】ＮＯＲ回路５１の一方の入力端子には制御
信号ＣＮＴＬが入力され、他方の入力端子には第１の位
相差信号φＲが入力されている。制御信号ＣＮＴＬがＨ
レベルの場合、ＮＯＲ回路５１は第１の位相差信号φＲ
のレベルには無関係に出力信号ＳＧ５１をＬレベルとす
ることにより、第１の位相差信号φＲを無効化する。ま
た、制御信号ＣＮＴＬがＬレベルの場合、ＮＯＲ回路５
１は第１の位相差信号φＲのレベルを反転させた出力信
号ＳＧ５１を出力する。インバータ５２はＮＯＲ回路５
１の出力信号ＳＧ５１を反転させた信号を出力する。
信号ＣＮＴＬが入力され、他方の入力端子には第１の位
相差信号φＲが入力されている。制御信号ＣＮＴＬがＨ
レベルの場合、ＮＯＲ回路５１は第１の位相差信号φＲ
のレベルには無関係に出力信号ＳＧ５１をＬレベルとす
ることにより、第１の位相差信号φＲを無効化する。ま
た、制御信号ＣＮＴＬがＬレベルの場合、ＮＯＲ回路５
１は第１の位相差信号φＲのレベルを反転させた出力信
号ＳＧ５１を出力する。インバータ５２はＮＯＲ回路５
１の出力信号ＳＧ５１を反転させた信号を出力する。
【００６２】ＮＯＲ回路５３の一方の入力端子には制御
信号ＣＮＴＬが入力され、他方の入力端子には第２の位
相差信号φＰが入力されている。制御信号ＣＮＴＬがＨ
レベルの場合、ＮＯＲ回路５３は第２の位相差信号φＰ
のレベルには無関係に出力信号ＳＧ５３をＬレベルとす
ることにより、第２の位相差信号φＰを無効化する。ま
た、制御信号ＣＮＴＬがＬレベルの場合、ＮＯＲ回路５
３は第２の位相差信号φＰのレベルを反転させた出力信
号ＳＧ５３を出力する。インバータ５４はＮＯＲ回路５
３の出力信号ＳＧ５３を反転させた信号を出力する。
信号ＣＮＴＬが入力され、他方の入力端子には第２の位
相差信号φＰが入力されている。制御信号ＣＮＴＬがＨ
レベルの場合、ＮＯＲ回路５３は第２の位相差信号φＰ
のレベルには無関係に出力信号ＳＧ５３をＬレベルとす
ることにより、第２の位相差信号φＰを無効化する。ま
た、制御信号ＣＮＴＬがＬレベルの場合、ＮＯＲ回路５
３は第２の位相差信号φＰのレベルを反転させた出力信
号ＳＧ５３を出力する。インバータ５４はＮＯＲ回路５
３の出力信号ＳＧ５３を反転させた信号を出力する。
【００６３】本形態では、判定回路５０、ＮＯＲ回路５
１，５３及びインバータ５２，５４によりチャージポン
プ制御回路が構成されている。ＮＡＮＤ回路３０の一方
の入力端子にはインバータ５２を介して前記出力信号Ｓ
Ｇ５１を反転させた信号が入力されるとともに、他方の
入力端子には前記第１の周波数差信号ＸＴＣＲが入力さ
れている。ＮＡＮＤ回路３０は両信号の論理積をとり、
その論理積信号をインバータ３１を介して前記ＰＮＰト
ランジスタＴｒ１のベース端子に入力している。又、Ｎ
ＡＮＤ回路３２は前記位相比較器１３の位相差信号φＰ
と、前記周波数差検出部２５の周波数差信号ＸＴＣＰと
を入力して両位相差信号の論理積をとり、その論理積に
基づく出力信号ＳＧ３０をチャージポンプ４に出力す
る。
１，５３及びインバータ５２，５４によりチャージポン
プ制御回路が構成されている。ＮＡＮＤ回路３０の一方
の入力端子にはインバータ５２を介して前記出力信号Ｓ
Ｇ５１を反転させた信号が入力されるとともに、他方の
入力端子には前記第１の周波数差信号ＸＴＣＲが入力さ
れている。ＮＡＮＤ回路３０は両信号の論理積をとり、
その論理積信号をインバータ３１を介して前記ＰＮＰト
ランジスタＴｒ１のベース端子に入力している。又、Ｎ
ＡＮＤ回路３２は前記位相比較器１３の位相差信号φＰ
と、前記周波数差検出部２５の周波数差信号ＸＴＣＰと
を入力して両位相差信号の論理積をとり、その論理積に
基づく出力信号ＳＧ３０をチャージポンプ４に出力す
る。
【００６４】ＮＡＮＤ回路３２の一方の入力端子にはイ
ンバータ５２を介して前記出力信号ＳＧ５１を反転させ
た信号が入力されるとともに、他方の入力端子には前記
第１の周波数差信号ＸＴＣＲが入力されている。ＮＡＮ
Ｄ回路３０は両信号の論理積をとり、その論理積信号を
インバータ３１を介して前記ＰＮＰトランジスタＴｒ１
のベース端子に入力している。又、ＮＡＮＤ回路３２は
前記位相比較器１３の位相差信号φＰと、前記周波数差
検出部２５の第２の周波数差信号ＸＴＣＰとを入力して
両位相差信号の論理積をとり、その論理積に基づく出力
信号ＳＧ３０をチャージポンプ４に出力する。
ンバータ５２を介して前記出力信号ＳＧ５１を反転させ
た信号が入力されるとともに、他方の入力端子には前記
第１の周波数差信号ＸＴＣＲが入力されている。ＮＡＮ
Ｄ回路３０は両信号の論理積をとり、その論理積信号を
インバータ３１を介して前記ＰＮＰトランジスタＴｒ１
のベース端子に入力している。又、ＮＡＮＤ回路３２は
前記位相比較器１３の位相差信号φＰと、前記周波数差
検出部２５の第２の周波数差信号ＸＴＣＰとを入力して
両位相差信号の論理積をとり、その論理積に基づく出力
信号ＳＧ３０をチャージポンプ４に出力する。
【００６５】チャージポンプ４はＰＮＰトランジスタＴ
ｒ１、ＮＰＮトランジスタＴｒ２、及びインバータ３１
を備えている。ＰＮＰトランジスタＴｒ１のエミッタ端
子は電源ＶCCに接続され、ＮＰＮトランジスタＴｒ２の
エミッタ端子は接地ＧＮＤに接続され、ＰＮＰ及びＮＰ
ＮトランジスタＴｒ１，Ｔｒ２の各コレクタ端子が互い
に接続されている。ＰＮＰトランジスタＴｒ１のベース
にはインバータ３１を介して前記ＮＡＮＤ回路３０の出
力信号ＳＧ３０が入力されている。ＮＰＮトランジスタ
Ｔｒ２のベースには前記ＮＡＮＤ回路３０の出力信号Ｓ
Ｇ３２が入力されている。
ｒ１、ＮＰＮトランジスタＴｒ２、及びインバータ３１
を備えている。ＰＮＰトランジスタＴｒ１のエミッタ端
子は電源ＶCCに接続され、ＮＰＮトランジスタＴｒ２の
エミッタ端子は接地ＧＮＤに接続され、ＰＮＰ及びＮＰ
ＮトランジスタＴｒ１，Ｔｒ２の各コレクタ端子が互い
に接続されている。ＰＮＰトランジスタＴｒ１のベース
にはインバータ３１を介して前記ＮＡＮＤ回路３０の出
力信号ＳＧ３０が入力されている。ＮＰＮトランジスタ
Ｔｒ２のベースには前記ＮＡＮＤ回路３０の出力信号Ｓ
Ｇ３２が入力されている。
【００６６】そして、第１の位相差信号φＲ及び第１の
周波数差信号ＸＴＣＲのレベルに基づくＮＡＮＤ回路３
０の出力信号ＳＧ３０のレベルに基づいてＰＮＰトラン
ジスタＴｒ１がオンオフ制御され、第２の位相差信号φ
Ｐ及び第２の周波数差信号ＸＴＣＰのレベルに基づくＮ
ＡＮＤ回路３２の出力信号ＳＧ３２のレベルに基づいて
ＮＰＮトランジスタＴｒ２がオンオフ制御される。それ
により、ＰＮＰトランジスタＴｒ１及びＮＰＮトランジ
スタＴｒ２のコレクタ端子からＬＰＦ１５に電圧信号Ｄ
ｏが出力される。
周波数差信号ＸＴＣＲのレベルに基づくＮＡＮＤ回路３
０の出力信号ＳＧ３０のレベルに基づいてＰＮＰトラン
ジスタＴｒ１がオンオフ制御され、第２の位相差信号φ
Ｐ及び第２の周波数差信号ＸＴＣＰのレベルに基づくＮ
ＡＮＤ回路３２の出力信号ＳＧ３２のレベルに基づいて
ＮＰＮトランジスタＴｒ２がオンオフ制御される。それ
により、ＰＮＰトランジスタＴｒ１及びＮＰＮトランジ
スタＴｒ２のコレクタ端子からＬＰＦ１５に電圧信号Ｄ
ｏが出力される。
【００６７】ＬＰＦ１５はチャージポンプ４の電圧信号
Ｄｏを平滑することにより高周波成分を除去した制御電
圧信号ＶT を、ＶＣＯ１６に出力する。ＶＣＯ１６は制
御電圧信号ＶT の電圧値に応じた周波数の周波数信号ｆ
ｖを出力し、前記比較分周回路２に帰還させる。
Ｄｏを平滑することにより高周波成分を除去した制御電
圧信号ＶT を、ＶＣＯ１６に出力する。ＶＣＯ１６は制
御電圧信号ＶT の電圧値に応じた周波数の周波数信号ｆ
ｖを出力し、前記比較分周回路２に帰還させる。
【００６８】次に上記のように構成されたＰＬＬ周波数
シンセサイザ２０の作用を図１２，図１３に従って説明
する。今、図１２の期間（Ａ）において、ＶＣＯ１６の
周波数信号ｆｖがｆｖ１にロックしている状態では、基
準信号ＬＤＲ及び比較信号ＬＤＰの位相は一致し、か
つ、基準信号ＬＤＲ及び比較信号ＬＤＰの周波数は一致
している。従って、制御信号ＣＮＴＬはＬレベルとな
り、第１及び第２の位相差信号φＲ，φＰにはＰＬＬの
不感帯を防止するためのひげ状のパルスが出力されるの
みで、位相差信号φＲ，φＰは基本的にはＨ出力状態で
ある。また、基準信号ＬＤＲ及び比較信号ＬＤＰの周波
数が一致しているため、第１及び第２の周波数差信号Ｘ
ＴＣＲ，ＸＴＣＰはＨレベルとなっている。この状態で
は、出力信号ＳＧ３０，ＳＧ３２はＬレベルとなるた
め、チャージポンプ４のトランジスタＴｒ１，Ｔｒ２は
共にオフしており、チャージポンプ４の電圧信号Ｄｏは
ハイインピーダンス状態である。
シンセサイザ２０の作用を図１２，図１３に従って説明
する。今、図１２の期間（Ａ）において、ＶＣＯ１６の
周波数信号ｆｖがｆｖ１にロックしている状態では、基
準信号ＬＤＲ及び比較信号ＬＤＰの位相は一致し、か
つ、基準信号ＬＤＲ及び比較信号ＬＤＰの周波数は一致
している。従って、制御信号ＣＮＴＬはＬレベルとな
り、第１及び第２の位相差信号φＲ，φＰにはＰＬＬの
不感帯を防止するためのひげ状のパルスが出力されるの
みで、位相差信号φＲ，φＰは基本的にはＨ出力状態で
ある。また、基準信号ＬＤＲ及び比較信号ＬＤＰの周波
数が一致しているため、第１及び第２の周波数差信号Ｘ
ＴＣＲ，ＸＴＣＰはＨレベルとなっている。この状態で
は、出力信号ＳＧ３０，ＳＧ３２はＬレベルとなるた
め、チャージポンプ４のトランジスタＴｒ１，Ｔｒ２は
共にオフしており、チャージポンプ４の電圧信号Ｄｏは
ハイインピーダンス状態である。
【００６９】この状態から比較分周器２３の分周比が外
部から変更されると、図１２の期間（Ｂ）のとおり基準
信号ＬＤＲの位相と比較信号ＬＤＰの位相との位相差が
変化するとともに、基準信号ＬＤＲの周波数と比較信号
ＬＤＰの周波数との周波数差も変化する。
部から変更されると、図１２の期間（Ｂ）のとおり基準
信号ＬＤＲの位相と比較信号ＬＤＰの位相との位相差が
変化するとともに、基準信号ＬＤＲの周波数と比較信号
ＬＤＰの周波数との周波数差も変化する。
【００７０】期間（Ｂ）においては、比較信号ＬＤＰは
基準信号ＬＤＲに対して位相が遅く、周波数も低い。基
準信号ＬＤＲ及び比較信号ＬＤＰの周波数は不一致であ
るため、制御信号ＣＮＴＬはＬレベルのままとなり、チ
ャージポンプ４の状態は第１の位相差信号φＲのＬレベ
ルのパルスによって決まる。すなわち、第１の位相差信
号φＲのＬレベルのパルスは出力信号ＳＧ５１，ＳＧ３
０にＨレベルのパルスとして現れ、ＰＮＰトランジスタ
Ｔｒ１がオンすることにより電圧信号Ｄｏが上昇し、Ｌ
ＰＦ１５に電荷がチャージされ、制御電圧信号ＶT の電
圧が上昇し、ＶＣＯ１６の周波数信号ｆｖが上昇する。
基準信号ＬＤＲに対して位相が遅く、周波数も低い。基
準信号ＬＤＲ及び比較信号ＬＤＰの周波数は不一致であ
るため、制御信号ＣＮＴＬはＬレベルのままとなり、チ
ャージポンプ４の状態は第１の位相差信号φＲのＬレベ
ルのパルスによって決まる。すなわち、第１の位相差信
号φＲのＬレベルのパルスは出力信号ＳＧ５１，ＳＧ３
０にＨレベルのパルスとして現れ、ＰＮＰトランジスタ
Ｔｒ１がオンすることにより電圧信号Ｄｏが上昇し、Ｌ
ＰＦ１５に電荷がチャージされ、制御電圧信号ＶT の電
圧が上昇し、ＶＣＯ１６の周波数信号ｆｖが上昇する。
【００７１】このような動作が続いた後、図１２に示す
ように、比較信号ＬＤＰの周波数と基準信号ＬＤＲの周
波数との高低関係が逆転する期間（Ｃ）が現れる。期間
（Ｃ）においては、比較信号ＬＤＰは基準信号ＬＤＲに
対して位相は遅いが、周波数は高い。基準信号ＬＤＲ及
び比較信号ＬＤＰの周波数はほぼ一致しており、基準信
号ＬＤＲ及び比較信号ＬＤＰの位相は不一致である。そ
のため、期間（Ｃ）の後期に制御信号ＣＮＴＬはＨレベ
ルとなり、このＨレベルの制御信号ＣＮＴＬによって第
１の位相差信号φＲは無効化され、第１の位相差信号φ
Ｒは破線で示すように出力信号ＳＧ５１には出力されな
い。このとき、比較信号ＬＤＰの周波数が基準信号ＬＤ
Ｒの周波数よりも若干高いため、第２の周波数差信号Ｘ
ＴＣＰにて検出された周波数差情報を持つＨレベルのパ
ルスが出力信号ＳＧ３２に現れ、ＮＰＮトランジスタＴ
ｒ２がオンする。ＮＰＮトランジスタＴｒ２のオンに基
づいて電圧信号Ｄｏが低下し、ＬＰＦ１５の電荷がディ
スチャージされ、制御電圧信号ＶT の電圧が低下してＶ
ＣＯ１６の周波数信号ｆｖが低下する。
ように、比較信号ＬＤＰの周波数と基準信号ＬＤＲの周
波数との高低関係が逆転する期間（Ｃ）が現れる。期間
（Ｃ）においては、比較信号ＬＤＰは基準信号ＬＤＲに
対して位相は遅いが、周波数は高い。基準信号ＬＤＲ及
び比較信号ＬＤＰの周波数はほぼ一致しており、基準信
号ＬＤＲ及び比較信号ＬＤＰの位相は不一致である。そ
のため、期間（Ｃ）の後期に制御信号ＣＮＴＬはＨレベ
ルとなり、このＨレベルの制御信号ＣＮＴＬによって第
１の位相差信号φＲは無効化され、第１の位相差信号φ
Ｒは破線で示すように出力信号ＳＧ５１には出力されな
い。このとき、比較信号ＬＤＰの周波数が基準信号ＬＤ
Ｒの周波数よりも若干高いため、第２の周波数差信号Ｘ
ＴＣＰにて検出された周波数差情報を持つＨレベルのパ
ルスが出力信号ＳＧ３２に現れ、ＮＰＮトランジスタＴ
ｒ２がオンする。ＮＰＮトランジスタＴｒ２のオンに基
づいて電圧信号Ｄｏが低下し、ＬＰＦ１５の電荷がディ
スチャージされ、制御電圧信号ＶT の電圧が低下してＶ
ＣＯ１６の周波数信号ｆｖが低下する。
【００７２】このような制御が行われることにより、位
相差と周波数差の逆転によるオーバーシュート及びアン
ダーシュートが抑制され、初期の周波数ｆｖ１から所望
の周波数ｆｖ２への遷移が高速に行われる。
相差と周波数差の逆転によるオーバーシュート及びアン
ダーシュートが抑制され、初期の周波数ｆｖ１から所望
の周波数ｆｖ２への遷移が高速に行われる。
【００７３】しかしながら、図１２の期間（Ｄ）に示す
ように、基準信号ＬＤＲの周波数と比較信号ＬＤＰの周
波数とが完全に一致しても、基準信号ＬＤＲの位相と比
較信号ＬＤＰの位相とがほぼ一致していなければ、制御
信号ＣＮＴＬはＨレベルのままとなる。このＨレベルの
制御信号ＣＮＴＬによって第１の位相差信号φＲは無効
化され、第１の位相差信号φＲは破線で示すように出力
信号ＳＧ５１には出力されず、位相差信号φＲに基づく
チャージポンプ４の動作は停止される。
ように、基準信号ＬＤＲの周波数と比較信号ＬＤＰの周
波数とが完全に一致しても、基準信号ＬＤＲの位相と比
較信号ＬＤＰの位相とがほぼ一致していなければ、制御
信号ＣＮＴＬはＨレベルのままとなる。このＨレベルの
制御信号ＣＮＴＬによって第１の位相差信号φＲは無効
化され、第１の位相差信号φＲは破線で示すように出力
信号ＳＧ５１には出力されず、位相差信号φＲに基づく
チャージポンプ４の動作は停止される。
【００７４】この状態は、基準信号ＬＤＲ及び比較信号
ＬＤＰの位相が完全に一致するとともに、基準信号ＬＤ
Ｒ及び比較信号ＬＤＰの周波数が完全に一致するまで継
続される。
ＬＤＰの位相が完全に一致するとともに、基準信号ＬＤ
Ｒ及び比較信号ＬＤＰの周波数が完全に一致するまで継
続される。
【００７５】基準信号ＬＤＲ及び比較信号ＬＤＰの位相
が完全に一致しかつ基準信号ＬＤＲ及び比較信号ＬＤＰ
の周波数が完全に一致すると、制御信号ＣＮＴＬはＬレ
ベルに戻り、チャージポンプ４は第１，第２の位相差信
号φＲ，φＰに基づいて制御される。
が完全に一致しかつ基準信号ＬＤＲ及び比較信号ＬＤＰ
の周波数が完全に一致すると、制御信号ＣＮＴＬはＬレ
ベルに戻り、チャージポンプ４は第１，第２の位相差信
号φＲ，φＰに基づいて制御される。
【００７６】図１３にはＬＰＦ１５の制御電圧信号ＶT
とロックアップタイムとの関係が示されている。制御電
圧信号ＶT の一点鎖線の変化は第１及び第２の位相差信
号φＲ，φＰのみを用い、第１及び第２の周波数差信号
ＸＴＣＲ，ＸＴＣＰを用いないで、電圧信号Ｄｏを制御
した場合を示している。この場合には収束電圧ＶT2から
のオーバーシュート量及びアンダーシュート量が非常に
大きく、長時間のロックアップタイムＴ１を要してい
る。
とロックアップタイムとの関係が示されている。制御電
圧信号ＶT の一点鎖線の変化は第１及び第２の位相差信
号φＲ，φＰのみを用い、第１及び第２の周波数差信号
ＸＴＣＲ，ＸＴＣＰを用いないで、電圧信号Ｄｏを制御
した場合を示している。この場合には収束電圧ＶT2から
のオーバーシュート量及びアンダーシュート量が非常に
大きく、長時間のロックアップタイムＴ１を要してい
る。
【００７７】これに対し、本形態では、基準信号ＬＤＲ
及び比較信号ＬＤＰの位相比較結果である第１，第２の
位相差信号φＲ，φＰに加えて、基準信号ＬＤＲ及び比
較信号ＬＤＰの周波数比較結果である第１，第２の周波
数差信号ＸＴＣＲ，ＸＴＣＰとに基づいてチャージポン
プ４の電圧信号Ｄｏを制御することにより、オーバーシ
ュート及びアンダーシュートを抑制するようにした。こ
の際、ＰＬＬ周波数シンセサイザ２０が所望の周波数に
ロックしかかった状態（ｆｖ≒ｆｖ２）において、基準
信号ＬＤＲと比較信号ＬＤＰの位相差が所定の値よりも
大きいときに位相差信号φＲ，φＰに基づくチャージポ
ンプ４の動作を停止させ、基準信号ＬＤＲと比較信号Ｌ
ＤＰの位相差が所定の値以下に小さくなるのを待って、
再度位相差信号φＲ，φＰに基づくチャージポンプ４の
動作を行わせるようにした。
及び比較信号ＬＤＰの位相比較結果である第１，第２の
位相差信号φＲ，φＰに加えて、基準信号ＬＤＲ及び比
較信号ＬＤＰの周波数比較結果である第１，第２の周波
数差信号ＸＴＣＲ，ＸＴＣＰとに基づいてチャージポン
プ４の電圧信号Ｄｏを制御することにより、オーバーシ
ュート及びアンダーシュートを抑制するようにした。こ
の際、ＰＬＬ周波数シンセサイザ２０が所望の周波数に
ロックしかかった状態（ｆｖ≒ｆｖ２）において、基準
信号ＬＤＲと比較信号ＬＤＰの位相差が所定の値よりも
大きいときに位相差信号φＲ，φＰに基づくチャージポ
ンプ４の動作を停止させ、基準信号ＬＤＲと比較信号Ｌ
ＤＰの位相差が所定の値以下に小さくなるのを待って、
再度位相差信号φＲ，φＰに基づくチャージポンプ４の
動作を行わせるようにした。
【００７８】その結果、本形態のＰＬＬ周波数シンセサ
イザ２０では図１３に実線で示すように、ＬＰＦ１５の
制御電圧信号ＶT のリンギングを抑制して、収束電圧Ｖ
T2からのオーバーシュート量及びアンダーシュート量を
非常に小さいものとすることができる。よって、ＰＬＬ
周波数シンセサイザ２０は短時間のロックアップタイム
Ｔ３（≪Ｔ１）を要するのみで制御電圧信号ＶT を収束
電圧ＶT2に収束させることができ、ロックアップタイム
を短縮することができる。
イザ２０では図１３に実線で示すように、ＬＰＦ１５の
制御電圧信号ＶT のリンギングを抑制して、収束電圧Ｖ
T2からのオーバーシュート量及びアンダーシュート量を
非常に小さいものとすることができる。よって、ＰＬＬ
周波数シンセサイザ２０は短時間のロックアップタイム
Ｔ３（≪Ｔ１）を要するのみで制御電圧信号ＶT を収束
電圧ＶT2に収束させることができ、ロックアップタイム
を短縮することができる。
【００７９】なお、図１３における制御電圧信号ＶT の
破線で示す変化は、第１及び第２の位相差信号φＲ，φ
Ｐを無効化せず、第１及び第２の周波数差信号ＸＴＣ
Ｒ，ＸＴＣＰを用いてチャージポンプ４を制御した場合
を示している。この場合には制御電圧信号のオーバーシ
ュート量及びアンダーシュート量は、一点鎖線で示す変
化に比べれば小さくなっているが、実線で示す変化に比
べればやはり大きい。よって、制御電圧信号ＶT の収束
電圧ＶT2への収束にロックアップタイムＴ２（Ｔ３＜Ｔ
２＜Ｔ１）が必要となっている。
破線で示す変化は、第１及び第２の位相差信号φＲ，φ
Ｐを無効化せず、第１及び第２の周波数差信号ＸＴＣ
Ｒ，ＸＴＣＰを用いてチャージポンプ４を制御した場合
を示している。この場合には制御電圧信号のオーバーシ
ュート量及びアンダーシュート量は、一点鎖線で示す変
化に比べれば小さくなっているが、実線で示す変化に比
べればやはり大きい。よって、制御電圧信号ＶT の収束
電圧ＶT2への収束にロックアップタイムＴ２（Ｔ３＜Ｔ
２＜Ｔ１）が必要となっている。
【００８０】［第２の実施の形態］次に、第２の実施の
形態のＰＬＬ周波数シンセサイザを図１４〜図２０に従
って説明する。なお、説明の便宜上、図１と同様の構成
については同一の符号を付してその説明を一部省略す
る。
形態のＰＬＬ周波数シンセサイザを図１４〜図２０に従
って説明する。なお、説明の便宜上、図１と同様の構成
については同一の符号を付してその説明を一部省略す
る。
【００８１】図１４は本形態のＰＬＬ周波数シンセサイ
ザ８０を示す。ＰＬＬ周波数シンセサイザ８０は判定回
路８１の構成を前記判定回路５０と異なるものとすると
ともに、加算回路８２を設けており、他の構成は前記Ｐ
ＬＬ周波数シンセサイザ２０と同じである。
ザ８０を示す。ＰＬＬ周波数シンセサイザ８０は判定回
路８１の構成を前記判定回路５０と異なるものとすると
ともに、加算回路８２を設けており、他の構成は前記Ｐ
ＬＬ周波数シンセサイザ２０と同じである。
【００８２】図１５に示すように、判定回路８１は、第
１のパルス幅検出回路８５、第２のパルス幅検出回路８
６、前記第２の検出回路５７、ＮＡＮＤ回路５８，９
０、ＯＲ回路９１、及びインバータ５９，６０，８９を
備える。
１のパルス幅検出回路８５、第２のパルス幅検出回路８
６、前記第２の検出回路５７、ＮＡＮＤ回路５８，９
０、ＯＲ回路９１、及びインバータ５９，６０，８９を
備える。
【００８３】第１のパルス幅検出回路８５は、前記第１
の検出回路５６のＮＡＮＤ回路６１をインバータ８７に
代えており、インバータ８７に第１の位相差信号φＲを
入力している。パルス幅検出回路８５は、第１の位相差
信号φＲのＬレベルのパルス幅がクロックＣＬＫ１の１
周期分以上あるかどうかを判定することにより、基準信
号ＬＤＲの位相が比較信号ＬＤＰの位相よりも所定の値
以上進んでいるかどうかを検出する。すなわち、第１の
位相差信号φＲのＬレベルのパルス幅がクロックＣＬＫ
１の１周期分以上あると、パルス幅検出回路８５は、Ｈ
レベルの出力信号ＳＧ６７を出力する。第１の位相差信
号φＲのＬレベルのパルス幅がクロックＣＬＫ１の１周
期分未満であると、パルス幅検出回路８５は、Ｌレベル
の出力信号ＳＧ６７を出力する。なお、パルス幅検出回
路８５の各部の出力信号には符号に′を付している。
の検出回路５６のＮＡＮＤ回路６１をインバータ８７に
代えており、インバータ８７に第１の位相差信号φＲを
入力している。パルス幅検出回路８５は、第１の位相差
信号φＲのＬレベルのパルス幅がクロックＣＬＫ１の１
周期分以上あるかどうかを判定することにより、基準信
号ＬＤＲの位相が比較信号ＬＤＰの位相よりも所定の値
以上進んでいるかどうかを検出する。すなわち、第１の
位相差信号φＲのＬレベルのパルス幅がクロックＣＬＫ
１の１周期分以上あると、パルス幅検出回路８５は、Ｈ
レベルの出力信号ＳＧ６７を出力する。第１の位相差信
号φＲのＬレベルのパルス幅がクロックＣＬＫ１の１周
期分未満であると、パルス幅検出回路８５は、Ｌレベル
の出力信号ＳＧ６７を出力する。なお、パルス幅検出回
路８５の各部の出力信号には符号に′を付している。
【００８４】第２のパルス幅検出回路８６は、前記第１
の検出回路５６のＮＡＮＤ回路６１をインバータ８８に
代えており、インバータ８８に第２の位相差信号φＰを
入力している。パルス幅検出回路８６は、第２の位相差
信号φＰのＬレベルのパルス幅がクロックＣＬＫ１の１
周期分以上あるかどうかを検出することにより、比較信
号ＬＤＰの位相が基準信号ＬＤＲの位相よりも所定の値
以上進んでいるかどうかを検出する。すなわち、第２の
位相差信号φＰのＬレベルのパルス幅がクロックＣＬＫ
１の１周期分以上あると、パルス幅検出回路８６は、Ｈ
レベルの出力信号ＳＧ６７′を出力する。第２の位相差
信号φＰのＬレベルのパルス幅がクロックＣＬＫ１の１
周期分未満であると、パルス幅検出回路８６は、Ｌレベ
ルの出力信号ＳＧ６７′を出力する。
の検出回路５６のＮＡＮＤ回路６１をインバータ８８に
代えており、インバータ８８に第２の位相差信号φＰを
入力している。パルス幅検出回路８６は、第２の位相差
信号φＰのＬレベルのパルス幅がクロックＣＬＫ１の１
周期分以上あるかどうかを検出することにより、比較信
号ＬＤＰの位相が基準信号ＬＤＲの位相よりも所定の値
以上進んでいるかどうかを検出する。すなわち、第２の
位相差信号φＰのＬレベルのパルス幅がクロックＣＬＫ
１の１周期分以上あると、パルス幅検出回路８６は、Ｈ
レベルの出力信号ＳＧ６７′を出力する。第２の位相差
信号φＰのＬレベルのパルス幅がクロックＣＬＫ１の１
周期分未満であると、パルス幅検出回路８６は、Ｌレベ
ルの出力信号ＳＧ６７′を出力する。
【００８５】ＮＡＮＤ回路９０の一方の入力端子には第
１のパルス幅検出回路８５の出力信号ＳＧ６７′が入力
されるとともに、他方の入力端子にはインバータ８９を
介して第２のパルス幅検出回路８６の出力信号ＳＧ６７
を反転させた信号が入力されている。ＮＡＮＤ回路９０
は両信号の論理積をとり、その論理積に基づく増減信号
φ±を加算回路８２に出力する。
１のパルス幅検出回路８５の出力信号ＳＧ６７′が入力
されるとともに、他方の入力端子にはインバータ８９を
介して第２のパルス幅検出回路８６の出力信号ＳＧ６７
を反転させた信号が入力されている。ＮＡＮＤ回路９０
は両信号の論理積をとり、その論理積に基づく増減信号
φ±を加算回路８２に出力する。
【００８６】従って、図１６に示すように、ＮＡＮＤ回
路９０は、第１のパルス幅検出回路８５の出力信号ＳＧ
６７′がＨレベルであり第２のパルス幅検出回路８６の
出力信号ＳＧ６７がＬレベルであるときにのみ、すなわ
ち、基準信号ＬＤＲの位相が比較信号ＬＤＰの位相より
も所定の値以上進んでいるときにのみ、Ｌレベルの増減
信号φ±を出力する。
路９０は、第１のパルス幅検出回路８５の出力信号ＳＧ
６７′がＨレベルであり第２のパルス幅検出回路８６の
出力信号ＳＧ６７がＬレベルであるときにのみ、すなわ
ち、基準信号ＬＤＲの位相が比較信号ＬＤＰの位相より
も所定の値以上進んでいるときにのみ、Ｌレベルの増減
信号φ±を出力する。
【００８７】ＯＲ回路９１は第１のパルス幅検出回路８
５の出力信号ＳＧ６７′と第２のパルス幅検出回路８６
の出力信号ＳＧ６７との論理和をとり、その論理和に基
づく信号を前記ＮＡＮＤ回路５８に出力する。従って、
本形態では、第１，第２のパルス幅検出回路８５，８６
及びＯＲ回路９１によって、基準信号ＬＤＲの位相と比
較信号ＬＤＰの位相との位相差が所定の値以下かどうか
を検出することができる。すなわち、パルス幅検出回路
８５の出力信号ＳＧ６７′及びパルス幅検出回路８６の
出力信号ＳＧ６７のいずれかがＨレベルであると、ＯＲ
回路９１の出力信号はＨレベルとなり、基準信号ＬＤＲ
と比較信号ＬＤＰの位相差が所定の値より大きいことが
検出される。
５の出力信号ＳＧ６７′と第２のパルス幅検出回路８６
の出力信号ＳＧ６７との論理和をとり、その論理和に基
づく信号を前記ＮＡＮＤ回路５８に出力する。従って、
本形態では、第１，第２のパルス幅検出回路８５，８６
及びＯＲ回路９１によって、基準信号ＬＤＲの位相と比
較信号ＬＤＰの位相との位相差が所定の値以下かどうか
を検出することができる。すなわち、パルス幅検出回路
８５の出力信号ＳＧ６７′及びパルス幅検出回路８６の
出力信号ＳＧ６７のいずれかがＨレベルであると、ＯＲ
回路９１の出力信号はＨレベルとなり、基準信号ＬＤＲ
と比較信号ＬＤＰの位相差が所定の値より大きいことが
検出される。
【００８８】本形態では、加算回路８２は前記第１，第
２のパルス幅検出回路８５，８６、インバータ８９及び
ＮＡＮＤ回路９０と共に基準分周器１１の分周比を変更
するための分周比変更回路を構成しており、基準分周器
１１にビットＲ１〜Ｒ７よりなる分周比を出力する。図
１７に示すように、加算回路８２は７個のセレクタ９３
〜９９と、１個の半加算器１００と、６個の全加算器１
０１〜１０６とを備える。
２のパルス幅検出回路８５，８６、インバータ８９及び
ＮＡＮＤ回路９０と共に基準分周器１１の分周比を変更
するための分周比変更回路を構成しており、基準分周器
１１にビットＲ１〜Ｒ７よりなる分周比を出力する。図
１７に示すように、加算回路８２は７個のセレクタ９３
〜９９と、１個の半加算器１００と、６個の全加算器１
０１〜１０６とを備える。
【００８９】セレクタ９３は外部から設定される分周比
のビットＸ１（最下位）及び半加算器１００から出力さ
れるビットＹ１（最下位）を入力しており、前記制御信
号ＣＮＴＬのレベルに基づいてビットＸ１及びビットＹ
１のいずれかを選択し、ビットＲ１として出力する。
のビットＸ１（最下位）及び半加算器１００から出力さ
れるビットＹ１（最下位）を入力しており、前記制御信
号ＣＮＴＬのレベルに基づいてビットＸ１及びビットＹ
１のいずれかを選択し、ビットＲ１として出力する。
【００９０】すなわち、図１８に示すように、セレクタ
９３はインバータ１１１と、３個のＮＡＮＤ回路１１２
〜１１４を備える。ＮＡＮＤ回路１１２はインバータ１
１１を介して制御信号ＣＮＴＬを反転した信号を入力す
るとともに、ビットＸ１を入力している。ＮＡＮＤ回路
１１３は制御信号ＣＮＴＬを入力するとともに、ビット
Ｙ１を入力している。ＮＡＮＤ回路１１４は両ＮＡＮＤ
回路１１２，１１３の出力信号を入力している。
９３はインバータ１１１と、３個のＮＡＮＤ回路１１２
〜１１４を備える。ＮＡＮＤ回路１１２はインバータ１
１１を介して制御信号ＣＮＴＬを反転した信号を入力す
るとともに、ビットＸ１を入力している。ＮＡＮＤ回路
１１３は制御信号ＣＮＴＬを入力するとともに、ビット
Ｙ１を入力している。ＮＡＮＤ回路１１４は両ＮＡＮＤ
回路１１２，１１３の出力信号を入力している。
【００９１】従って、制御信号ＣＮＴＬがＬレベルであ
ると、ビットＹ１は遮断されて、ＮＡＮＤ回路１１３の
出力はＨレベルとなる。制御信号ＣＮＴＬがＨレベルで
あり、ＮＡＮＤ回路１１３の出力がＨレベルであるた
め、ビットＸ１はＮＡＮＤ回路１１２，１１４を経由し
てビットＲ１として出力される。また、制御信号ＣＮＴ
ＬがＨレベルであると、ビットＸ１は遮断されて、ＮＡ
ＮＤ回路１１２の出力はＨレベルとなる。制御信号ＣＮ
ＴＬがＨレベルであり、ＮＡＮＤ回路１１２の出力がＨ
レベルであるため、ビットＹ１はＮＡＮＤ回路１１３，
１１４を経由してビットＲ１として出力される。
ると、ビットＹ１は遮断されて、ＮＡＮＤ回路１１３の
出力はＨレベルとなる。制御信号ＣＮＴＬがＨレベルで
あり、ＮＡＮＤ回路１１３の出力がＨレベルであるた
め、ビットＸ１はＮＡＮＤ回路１１２，１１４を経由し
てビットＲ１として出力される。また、制御信号ＣＮＴ
ＬがＨレベルであると、ビットＸ１は遮断されて、ＮＡ
ＮＤ回路１１２の出力はＨレベルとなる。制御信号ＣＮ
ＴＬがＨレベルであり、ＮＡＮＤ回路１１２の出力がＨ
レベルであるため、ビットＹ１はＮＡＮＤ回路１１３，
１１４を経由してビットＲ１として出力される。
【００９２】セレクタ９４〜９９もセレクタ９３と同様
の構成である。セレクタ９４〜９９は外部から設定され
る分周比のビットＸ２〜Ｘ７をそれぞれ入力するととも
に、加算器１０１〜１０６から出力されるビットＹ２〜
Ｙ７をそれぞれ入力しており、制御信号ＣＮＴＬのレベ
ルに基づいてビットＸ２〜Ｘ７又はビットＹ２〜Ｙ７を
それぞれ選択し、それらをビットＲ２〜Ｒ７として出力
する。
の構成である。セレクタ９４〜９９は外部から設定され
る分周比のビットＸ２〜Ｘ７をそれぞれ入力するととも
に、加算器１０１〜１０６から出力されるビットＹ２〜
Ｙ７をそれぞれ入力しており、制御信号ＣＮＴＬのレベ
ルに基づいてビットＸ２〜Ｘ７又はビットＹ２〜Ｙ７を
それぞれ選択し、それらをビットＲ２〜Ｒ７として出力
する。
【００９３】図１９に示すように、半加算器１００は入
力端子Ａにセレクタ９３の出力ビットＲ１を入力し、入
力端子ＢにＶCC（＝１）を入力しており、両者を加算し
た値（Ｒ１＋１）をビットＹ１として出力し、キャリー
を加算器１０１に出力する。各加算器１０１〜１０６は
各入力端子Ａにセレクタ９４〜９９の出力ビットＲ２〜
Ｒ７を入力し、各入力端子Ｂに増減信号φ±を入力して
おり、両者を加算した値をビットＹ２〜Ｙ７として出力
する。各加算器１０１〜１０５はキャリーを順次１つ上
位の各加算器１０２〜１０６に出力する。
力端子Ａにセレクタ９３の出力ビットＲ１を入力し、入
力端子ＢにＶCC（＝１）を入力しており、両者を加算し
た値（Ｒ１＋１）をビットＹ１として出力し、キャリー
を加算器１０１に出力する。各加算器１０１〜１０６は
各入力端子Ａにセレクタ９４〜９９の出力ビットＲ２〜
Ｒ７を入力し、各入力端子Ｂに増減信号φ±を入力して
おり、両者を加算した値をビットＹ２〜Ｙ７として出力
する。各加算器１０１〜１０５はキャリーを順次１つ上
位の各加算器１０２〜１０６に出力する。
【００９４】従って、増減信号φ±がＨレベルの場合に
は各加算器１００〜１０６の入力端子Ｂの入力はすべて
１（補数）となるため、分周比は１だけ減算される。増
減信号φ±がＬレベルの場合には加算器１００の入力端
子Ｂの入力のみが１となり、加算器１０１〜１０６の入
力端子Ｂの入力は０となるため、分周比は１だけ加算さ
れる。
は各加算器１００〜１０６の入力端子Ｂの入力はすべて
１（補数）となるため、分周比は１だけ減算される。増
減信号φ±がＬレベルの場合には加算器１００の入力端
子Ｂの入力のみが１となり、加算器１０１〜１０６の入
力端子Ｂの入力は０となるため、分周比は１だけ加算さ
れる。
【００９５】次に上記のように構成されたＰＬＬ周波数
シンセサイザ２０の作用を図２０に従って説明する。
今、期間（Ａ）において、ＶＣＯ１６の周波数信号ｆｖ
がｆｖ１にロックしている状態では、基準信号ＬＤＲ及
び比較信号ＬＤＰの位相は一致し、かつ、基準信号ＬＤ
Ｒ及び比較信号ＬＤＰの周波数は一致している。従っ
て、制御信号ＣＮＴＬはＬレベルとなり、第１及び第２
の位相差信号φＲ，φＰにはＰＬＬの不感帯を防止する
ためのひげ状のパルスが出力されるのみで、位相差信号
φＲ，φＰは基本的にはＨ出力状態である。従って、増
減信号φ±はＨレベルである。また、基準信号ＬＤＲ及
び比較信号ＬＤＰの周波数が一致しているため、第１及
び第２の周波数差信号ＸＴＣＲ，ＸＴＣＰはＨレベルと
なっている。この状態では、出力信号ＳＧ３０，ＳＧ３
２はＬレベルとなるため、チャージポンプ４のトランジ
スタＴｒ１，Ｔｒ２は共にオフしており、チャージポン
プ４の電圧信号Ｄｏはハイインピーダンス状態である。
シンセサイザ２０の作用を図２０に従って説明する。
今、期間（Ａ）において、ＶＣＯ１６の周波数信号ｆｖ
がｆｖ１にロックしている状態では、基準信号ＬＤＲ及
び比較信号ＬＤＰの位相は一致し、かつ、基準信号ＬＤ
Ｒ及び比較信号ＬＤＰの周波数は一致している。従っ
て、制御信号ＣＮＴＬはＬレベルとなり、第１及び第２
の位相差信号φＲ，φＰにはＰＬＬの不感帯を防止する
ためのひげ状のパルスが出力されるのみで、位相差信号
φＲ，φＰは基本的にはＨ出力状態である。従って、増
減信号φ±はＨレベルである。また、基準信号ＬＤＲ及
び比較信号ＬＤＰの周波数が一致しているため、第１及
び第２の周波数差信号ＸＴＣＲ，ＸＴＣＰはＨレベルと
なっている。この状態では、出力信号ＳＧ３０，ＳＧ３
２はＬレベルとなるため、チャージポンプ４のトランジ
スタＴｒ１，Ｔｒ２は共にオフしており、チャージポン
プ４の電圧信号Ｄｏはハイインピーダンス状態である。
【００９６】この状態から比較分周器２３の分周比が外
部から変更されると、期間（Ｂ）のとおり基準信号ＬＤ
Ｒの位相と比較信号ＬＤＰの位相との位相差が変化する
とともに、基準信号ＬＤＲの周波数と比較信号ＬＤＰの
周波数との周波数差も変化する。
部から変更されると、期間（Ｂ）のとおり基準信号ＬＤ
Ｒの位相と比較信号ＬＤＰの位相との位相差が変化する
とともに、基準信号ＬＤＲの周波数と比較信号ＬＤＰの
周波数との周波数差も変化する。
【００９７】期間（Ｂ）においては、第１の位相差信号
φＲにＬレベルのパルスが出力されるため、増減信号φ
±はＬレベルになる。比較信号ＬＤＰは基準信号ＬＤＲ
に対して位相が遅く、周波数も低い。基準信号ＬＤＲ及
び比較信号ＬＤＰの周波数は不一致であるため、制御信
号ＣＮＴＬはＬレベルのままとなり、チャージポンプ４
の状態は第１の位相差信号φＲのＬレベルのパルスによ
って決まる。すなわち、第１の位相差信号φＲのＬレベ
ルのパルスは出力信号ＳＧ５１，ＳＧ３０にＨレベルの
パルスとして現れ、ＰＮＰトランジスタＴｒ１がオンす
ることにより電圧信号Ｄｏが上昇し、ＬＰＦ１５に電荷
がチャージされ、制御電圧信号ＶT の電圧が上昇し、Ｖ
ＣＯ１６の周波数信号ｆｖが上昇する。
φＲにＬレベルのパルスが出力されるため、増減信号φ
±はＬレベルになる。比較信号ＬＤＰは基準信号ＬＤＲ
に対して位相が遅く、周波数も低い。基準信号ＬＤＲ及
び比較信号ＬＤＰの周波数は不一致であるため、制御信
号ＣＮＴＬはＬレベルのままとなり、チャージポンプ４
の状態は第１の位相差信号φＲのＬレベルのパルスによ
って決まる。すなわち、第１の位相差信号φＲのＬレベ
ルのパルスは出力信号ＳＧ５１，ＳＧ３０にＨレベルの
パルスとして現れ、ＰＮＰトランジスタＴｒ１がオンす
ることにより電圧信号Ｄｏが上昇し、ＬＰＦ１５に電荷
がチャージされ、制御電圧信号ＶT の電圧が上昇し、Ｖ
ＣＯ１６の周波数信号ｆｖが上昇する。
【００９８】このような動作が続いた後、比較信号ＬＤ
Ｐの周波数と基準信号ＬＤＲの周波数との高低関係が逆
転する期間（Ｃ）が現れる。期間（Ｃ）においては、比
較信号ＬＤＰは基準信号ＬＤＲに対して位相は遅いが、
周波数は高い。基準信号ＬＤＲ及び比較信号ＬＤＰの周
波数はほぼ一致しており、基準信号ＬＤＲ及び比較信号
ＬＤＰの位相は不一致である。そのため、期間（Ｃ）の
後期に制御信号ＣＮＴＬはＨレベルとなり、このＨレベ
ルの制御信号ＣＮＴＬによって第１の位相差信号φＲは
無効化され、第１の位相差信号φＲは破線で示すように
出力信号ＳＧ５１には出力されない。このとき、比較信
号ＬＤＰの周波数が基準信号ＬＤＲの周波数よりも若干
高いため、第２の周波数差信号ＸＴＣＰにて検出された
周波数差情報を持つＨレベルのパルスが出力信号ＳＧ３
２に現れ、ＮＰＮトランジスタＴｒ２がオンする。ＮＰ
ＮトランジスタＴｒ２のオンに基づいて電圧信号Ｄｏが
低下し、ＬＰＦ１５の電荷がディスチャージされ、制御
電圧信号ＶT の電圧が低下してＶＣＯ１６の周波数信号
ｆｖが低下する。
Ｐの周波数と基準信号ＬＤＲの周波数との高低関係が逆
転する期間（Ｃ）が現れる。期間（Ｃ）においては、比
較信号ＬＤＰは基準信号ＬＤＲに対して位相は遅いが、
周波数は高い。基準信号ＬＤＲ及び比較信号ＬＤＰの周
波数はほぼ一致しており、基準信号ＬＤＲ及び比較信号
ＬＤＰの位相は不一致である。そのため、期間（Ｃ）の
後期に制御信号ＣＮＴＬはＨレベルとなり、このＨレベ
ルの制御信号ＣＮＴＬによって第１の位相差信号φＲは
無効化され、第１の位相差信号φＲは破線で示すように
出力信号ＳＧ５１には出力されない。このとき、比較信
号ＬＤＰの周波数が基準信号ＬＤＲの周波数よりも若干
高いため、第２の周波数差信号ＸＴＣＰにて検出された
周波数差情報を持つＨレベルのパルスが出力信号ＳＧ３
２に現れ、ＮＰＮトランジスタＴｒ２がオンする。ＮＰ
ＮトランジスタＴｒ２のオンに基づいて電圧信号Ｄｏが
低下し、ＬＰＦ１５の電荷がディスチャージされ、制御
電圧信号ＶT の電圧が低下してＶＣＯ１６の周波数信号
ｆｖが低下する。
【００９９】期間（Ｄ１）において、基準信号ＬＤＲの
周波数と比較信号ＬＤＰの周波数とが完全に一致して
も、基準信号ＬＤＲの位相と比較信号ＬＤＰの位相とが
ほぼ一致していないため、制御信号ＣＮＴＬはＨレベル
のままとなる。このＨレベルの制御信号ＣＮＴＬによっ
て第１の位相差信号φＲは無効化され、第１の位相差信
号φＲは破線で示すように出力信号ＳＧ５１には出力さ
れず、位相差信号φＲに基づくチャージポンプ４の動作
は停止される。このとき、基準信号ＬＤＲの位相が比較
信号ＬＤＰの位相よりも早いため、増減信号φ±はＬレ
ベルのままである。そのため、加算回路８２からは現状
の分周比に１を加算した分周比が基準分周器１１に出力
される。その結果、基準信号ＬＤＲの周期が大きくな
り、基準信号ＬＤＲと比較信号ＬＤＰの次の位相比較機
会である期間（Ｄ２）では基準信号ＬＤＲの位相が比較
信号ＬＤＰの位相に近づく。この動作は、第１及び第２
の位相差信号φＲ，φＰのＬレベルのパルス幅が所定時
間以内に収まるまで繰り返される。
周波数と比較信号ＬＤＰの周波数とが完全に一致して
も、基準信号ＬＤＲの位相と比較信号ＬＤＰの位相とが
ほぼ一致していないため、制御信号ＣＮＴＬはＨレベル
のままとなる。このＨレベルの制御信号ＣＮＴＬによっ
て第１の位相差信号φＲは無効化され、第１の位相差信
号φＲは破線で示すように出力信号ＳＧ５１には出力さ
れず、位相差信号φＲに基づくチャージポンプ４の動作
は停止される。このとき、基準信号ＬＤＲの位相が比較
信号ＬＤＰの位相よりも早いため、増減信号φ±はＬレ
ベルのままである。そのため、加算回路８２からは現状
の分周比に１を加算した分周比が基準分周器１１に出力
される。その結果、基準信号ＬＤＲの周期が大きくな
り、基準信号ＬＤＲと比較信号ＬＤＰの次の位相比較機
会である期間（Ｄ２）では基準信号ＬＤＲの位相が比較
信号ＬＤＰの位相に近づく。この動作は、第１及び第２
の位相差信号φＲ，φＰのＬレベルのパルス幅が所定時
間以内に収まるまで繰り返される。
【０１００】期間（Ｄ３）において、基準信号ＬＤＲ及
び比較信号ＬＤＰの周波数が完全に一致し、第１及び第
２の位相差信号φＲ，φＰのＬレベルのパルス幅が所定
時間以内に収まると、制御信号ＣＮＴＬはＬレベルにな
り、基準分周器１１の分周比は通常に戻り、チャージポ
ンプ４は位相比較器１３の第１，第２の位相差信号φ
Ｒ，φＰに基づいて制御される。
び比較信号ＬＤＰの周波数が完全に一致し、第１及び第
２の位相差信号φＲ，φＰのＬレベルのパルス幅が所定
時間以内に収まると、制御信号ＣＮＴＬはＬレベルにな
り、基準分周器１１の分周比は通常に戻り、チャージポ
ンプ４は位相比較器１３の第１，第２の位相差信号φ
Ｒ，φＰに基づいて制御される。
【０１０１】このような制御が行われることにより、位
相差と周波数差の逆転によるオーバーシュート及びアン
ダーシュートが抑制され、初期の周波数ｆｖ１から所望
の周波数ｆｖ２への遷移が高速に行われる。
相差と周波数差の逆転によるオーバーシュート及びアン
ダーシュートが抑制され、初期の周波数ｆｖ１から所望
の周波数ｆｖ２への遷移が高速に行われる。
【０１０２】さて、本形態では、ＰＬＬ周波数シンセサ
イザ８０が所望の周波数にロックしかかった状態（ｆｖ
≒ｆｖ２）において、基準分周器１１の分周比を変更す
ることによって基準信号ＬＤＲの位相と比較信号ＬＤＰ
の位相とを強制的に合わせるようにした。そのため、本
形態では前記第１の実施の形態と比較して、基準信号Ｌ
ＤＲと比較信号ＬＤＰとの位相整合に要する時間を短縮
でき、より高速にロックアップをさせることができる。
イザ８０が所望の周波数にロックしかかった状態（ｆｖ
≒ｆｖ２）において、基準分周器１１の分周比を変更す
ることによって基準信号ＬＤＲの位相と比較信号ＬＤＰ
の位相とを強制的に合わせるようにした。そのため、本
形態では前記第１の実施の形態と比較して、基準信号Ｌ
ＤＲと比較信号ＬＤＰとの位相整合に要する時間を短縮
でき、より高速にロックアップをさせることができる。
【０１０３】［第３の実施の形態］次に、第３の実施の
形態のＰＬＬ周波数シンセサイザを図２１，図２２に従
って説明する。なお、説明の便宜上、図１と同様の構成
については同一の符号を付してその説明を一部省略す
る。
形態のＰＬＬ周波数シンセサイザを図２１，図２２に従
って説明する。なお、説明の便宜上、図１と同様の構成
については同一の符号を付してその説明を一部省略す
る。
【０１０４】図２１は本形態のＰＬＬ周波数シンセサイ
ザ１２０を示す。ＰＬＬ周波数シンセサイザ１２０は判
定回路１２１の構成を前記判定回路５０と異なるものと
するとともに、チャージポンプ１２２の構成を前記チャ
ージポンプ４と異なるものとしており、他の構成は前記
ＰＬＬ周波数シンセサイザ２０と同じである。
ザ１２０を示す。ＰＬＬ周波数シンセサイザ１２０は判
定回路１２１の構成を前記判定回路５０と異なるものと
するとともに、チャージポンプ１２２の構成を前記チャ
ージポンプ４と異なるものとしており、他の構成は前記
ＰＬＬ周波数シンセサイザ２０と同じである。
【０１０５】判定回路１２１は出力制御回路を構成し、
基準信号ＬＤＲと比較信号ＬＤＰとの位相差及び基準信
号ＬＤＲと比較信号ＬＤＰとの周波数差に基づいてチャ
ージポンプ１２２の駆動能力を制御する。
基準信号ＬＤＲと比較信号ＬＤＰとの位相差及び基準信
号ＬＤＲと比較信号ＬＤＰとの周波数差に基づいてチャ
ージポンプ１２２の駆動能力を制御する。
【０１０６】図２２に示すように、判定回路１２１は、
前記第１，第２の検出回路５６，５７、ＮＡＮＤ回路５
８，１２４、ＮＯＲ１２６、及びインバータ５９，６
０，１２５，１２７を備える。
前記第１，第２の検出回路５６，５７、ＮＡＮＤ回路５
８，１２４、ＮＯＲ１２６、及びインバータ５９，６
０，１２５，１２７を備える。
【０１０７】ＮＡＮＤ回路１２４の出力信号ＳＧ６７及
び出力信号ＳＧ７７を入力し、両信号ＳＧ６７と出力信
号ＳＧ７７との論理積に基づく出力信号を出力する。イ
ンバータ１２５はＮＡＮＤ回路１２４の出力信号を反転
させることにより出力制御信号ＨＣを出力する。従っ
て、出力信号ＳＧ６７，ＳＧ７７が共にＨレベルである
ときにのみ、すなわち、基準信号ＬＤＲと比較信号ＬＤ
Ｐの位相が不一致でありかつ基準信号ＬＤＲと比較信号
ＬＤＰの周波数が不一致であるときにのみ、出力制御信
号ＨＣはＨレベルとなる。
び出力信号ＳＧ７７を入力し、両信号ＳＧ６７と出力信
号ＳＧ７７との論理積に基づく出力信号を出力する。イ
ンバータ１２５はＮＡＮＤ回路１２４の出力信号を反転
させることにより出力制御信号ＨＣを出力する。従っ
て、出力信号ＳＧ６７，ＳＧ７７が共にＨレベルである
ときにのみ、すなわち、基準信号ＬＤＲと比較信号ＬＤ
Ｐの位相が不一致でありかつ基準信号ＬＤＲと比較信号
ＬＤＰの周波数が不一致であるときにのみ、出力制御信
号ＨＣはＨレベルとなる。
【０１０８】ＮＯＲ回路１２６は出力制御信号ＨＣを入
力するとともに、前記制御信号ＣＮＴＬを入力し、両信
号ＨＣ，ＣＮＴＬの論理和に基づく出力信号をインバー
タ１２７を介して出力制御信号ＭＣとして出力する。従
って、少なくとも出力信号ＳＧ６７がＨレベルであると
き、すなわち、基準信号ＬＤＲと比較信号ＬＤＰの位相
が不一致であるとき、出力制御信号ＭＣはＨレベルとな
る。
力するとともに、前記制御信号ＣＮＴＬを入力し、両信
号ＨＣ，ＣＮＴＬの論理和に基づく出力信号をインバー
タ１２７を介して出力制御信号ＭＣとして出力する。従
って、少なくとも出力信号ＳＧ６７がＨレベルであると
き、すなわち、基準信号ＬＤＲと比較信号ＬＤＰの位相
が不一致であるとき、出力制御信号ＭＣはＨレベルとな
る。
【０１０９】チャージポンプ１２２はＰＮＰトランジス
タＴｒ１、ＮＰＮトランジスタＴｒ２、抵抗Ｒ１〜Ｒ
８、インバータ３１，１３０，１３１，１３４，１３
７、ＮＡＮＤ回路３０，３２，１３２，１３３、及びＮ
ＯＲ回路１３５，１３６を備えている。
タＴｒ１、ＮＰＮトランジスタＴｒ２、抵抗Ｒ１〜Ｒ
８、インバータ３１，１３０，１３１，１３４，１３
７、ＮＡＮＤ回路３０，３２，１３２，１３３、及びＮ
ＯＲ回路１３５，１３６を備えている。
【０１１０】ＰＮＰ及びＮＰＮトランジスタＴｒ１，Ｔ
ｒ２のコレクタ端子は互いに接続されている。ＰＮＰト
ランジスタＴｒ１のエミッタ端子は電源ＶCCに接続さ
れ、ＮＰＮトランジスタＴｒ２のエミッタ端子は接地Ｇ
ＮＤに接続されている。ＰＮＰトランジスタＴｒ１のベ
ース端子と電源ＶCCとの間には抵抗Ｒ１が接続され、Ｎ
ＰＮトランジスタＴｒ２のベース端子と接地ＧＮＤとの
間には抵抗Ｒ５が接続されている。
ｒ２のコレクタ端子は互いに接続されている。ＰＮＰト
ランジスタＴｒ１のエミッタ端子は電源ＶCCに接続さ
れ、ＮＰＮトランジスタＴｒ２のエミッタ端子は接地Ｇ
ＮＤに接続されている。ＰＮＰトランジスタＴｒ１のベ
ース端子と電源ＶCCとの間には抵抗Ｒ１が接続され、Ｎ
ＰＮトランジスタＴｒ２のベース端子と接地ＧＮＤとの
間には抵抗Ｒ５が接続されている。
【０１１１】ＮＡＮＤ回路１３２はインバータ１３０を
介して出力制御信号ＨＣを反転した信号を入力するとと
もに、ＮＡＮＤ回路３０の出力信号を入力している。Ｎ
ＡＮＤ回路１３３はインバータ１３１を介して出力制御
信号ＭＣを反転した信号を入力するとともに、ＮＡＮＤ
回路３０の出力信号を入力している。ＮＡＮＤ回路１３
２，１３３の出力信号はそれぞれ抵抗Ｒ２，Ｒ３を介し
てＰＮＰトランジスタＴｒ１のベースに供給されてい
る。インバータ３１にはＮＡＮＤ回路３０の出力信号が
入力され、インバータ３１の出力信号は抵抗Ｒ４を介し
てＰＮＰトランジスタＴｒ１のベースに供給されてい
る。
介して出力制御信号ＨＣを反転した信号を入力するとと
もに、ＮＡＮＤ回路３０の出力信号を入力している。Ｎ
ＡＮＤ回路１３３はインバータ１３１を介して出力制御
信号ＭＣを反転した信号を入力するとともに、ＮＡＮＤ
回路３０の出力信号を入力している。ＮＡＮＤ回路１３
２，１３３の出力信号はそれぞれ抵抗Ｒ２，Ｒ３を介し
てＰＮＰトランジスタＴｒ１のベースに供給されてい
る。インバータ３１にはＮＡＮＤ回路３０の出力信号が
入力され、インバータ３１の出力信号は抵抗Ｒ４を介し
てＰＮＰトランジスタＴｒ１のベースに供給されてい
る。
【０１１２】ＮＯＲ回路１３５は出力制御信号ＭＣを入
力するとともに、インバータ１３４を介してＮＡＮＤ回
路３２の出力信号を反転した信号を入力している。ＮＯ
Ｒ回路１３６は出力制御信号ＨＣを入力するとともに、
インバータ１３４を介してＮＡＮＤ回路３２の出力信号
を反転した信号を入力している。ＮＯＲ回路１３５，１
３６の出力信号はそれぞれ抵抗Ｒ６，Ｒ７を介してＮＰ
ＮトランジスタＴｒ２のベースに供給されている。イン
バータ１３７にはインバータ１３４の出力信号が入力さ
れ、インバータ１３７の出力信号は抵抗Ｒ８を介してＮ
ＰＮトランジスタＴｒ２のベースに供給されている。
力するとともに、インバータ１３４を介してＮＡＮＤ回
路３２の出力信号を反転した信号を入力している。ＮＯ
Ｒ回路１３６は出力制御信号ＨＣを入力するとともに、
インバータ１３４を介してＮＡＮＤ回路３２の出力信号
を反転した信号を入力している。ＮＯＲ回路１３５，１
３６の出力信号はそれぞれ抵抗Ｒ６，Ｒ７を介してＮＰ
ＮトランジスタＴｒ２のベースに供給されている。イン
バータ１３７にはインバータ１３４の出力信号が入力さ
れ、インバータ１３７の出力信号は抵抗Ｒ８を介してＮ
ＰＮトランジスタＴｒ２のベースに供給されている。
【０１１３】従って、基準信号ＬＤＲと比較信号ＬＤＰ
の位相が不一致でありかつ基準信号ＬＤＲと比較信号Ｌ
ＤＰの周波数が不一致であるときには出力制御信号Ｈ
Ｃ，ＭＣは共にＬレベルとなり、制御信号ＣＮＴＬはＬ
レベルとなる。そのため、位相差信号φＲ及び周波数差
信号ＸＴＣＲのＬレベルのパルスに基づいてＮＡＮＤ回
路１３２，１３３の出力信号がＬレベルとなり、チャー
ジポンプ１２２の駆動電流（充電電流）は最大となる。
また、位相差信号φＰ及び周波数差信号ＸＴＣＰのＬレ
ベルのパルスに基づいてＮＯＲ回路１３５，１３６の出
力信号がＨレベルとなり、チャージポンプ１２２の駆動
電流（放電電流）は最大となる。
の位相が不一致でありかつ基準信号ＬＤＲと比較信号Ｌ
ＤＰの周波数が不一致であるときには出力制御信号Ｈ
Ｃ，ＭＣは共にＬレベルとなり、制御信号ＣＮＴＬはＬ
レベルとなる。そのため、位相差信号φＲ及び周波数差
信号ＸＴＣＲのＬレベルのパルスに基づいてＮＡＮＤ回
路１３２，１３３の出力信号がＬレベルとなり、チャー
ジポンプ１２２の駆動電流（充電電流）は最大となる。
また、位相差信号φＰ及び周波数差信号ＸＴＣＰのＬレ
ベルのパルスに基づいてＮＯＲ回路１３５，１３６の出
力信号がＨレベルとなり、チャージポンプ１２２の駆動
電流（放電電流）は最大となる。
【０１１４】また、基準信号ＬＤＲと比較信号ＬＤＰの
周波数が一致しかつ基準信号ＬＤＲと比較信号ＬＤＰの
位相が不一致であるときには出力制御信号ＨＣ，ＭＣは
それぞれＬ，Ｈとなり、制御信号ＣＮＴＬはＬレベルと
なる。そのため、ＮＡＮＤ回路１３３の出力信号は位相
差信号φＲ及び周波数差信号ＸＴＣＲに無関係にＨレベ
ルとなり、位相差信号φＲ及び周波数差信号ＸＴＣＲの
Ｌレベルのパルスに基づくチャージポンプ１２２の駆動
電流は中間の値となる。また、ＮＯＲ回路１３５の出力
信号は位相差信号φＰ及び周波数差信号ＸＴＣＰに無関
係にＬレベルとなり、位相差信号φＰ及び周波数差信号
ＸＴＣＰのＬレベルのパルスに基づくチャージポンプ１
２２の駆動電流は中間の値となる。
周波数が一致しかつ基準信号ＬＤＲと比較信号ＬＤＰの
位相が不一致であるときには出力制御信号ＨＣ，ＭＣは
それぞれＬ，Ｈとなり、制御信号ＣＮＴＬはＬレベルと
なる。そのため、ＮＡＮＤ回路１３３の出力信号は位相
差信号φＲ及び周波数差信号ＸＴＣＲに無関係にＨレベ
ルとなり、位相差信号φＲ及び周波数差信号ＸＴＣＲの
Ｌレベルのパルスに基づくチャージポンプ１２２の駆動
電流は中間の値となる。また、ＮＯＲ回路１３５の出力
信号は位相差信号φＰ及び周波数差信号ＸＴＣＰに無関
係にＬレベルとなり、位相差信号φＰ及び周波数差信号
ＸＴＣＰのＬレベルのパルスに基づくチャージポンプ１
２２の駆動電流は中間の値となる。
【０１１５】さらに、基準信号ＬＤＲと比較信号ＬＤＰ
の位相が一致しかつ基準信号ＬＤＲと比較信号ＬＤＰの
周波数が一致すると出力制御信号ＨＣ，ＭＣは共にＨレ
ベルとなり、制御信号ＣＮＴＬはＨレベルとなる。その
ため、ＮＡＮＤ回路１３２，１３３の出力信号は位相差
信号φＲ及び周波数差信号ＸＴＣＲに無関係にＨレベル
となり、周波数差信号ＸＴＣＲのＬレベルのパルスに基
づくチャージポンプ１２２の駆動電流は最小となる。ま
た、ＮＯＲ回路１３５，１３６の出力信号は位相差信号
φＰ及び周波数差信号ＸＴＣＰに無関係にＬレベルとな
り、周波数差信号ＸＴＣＰのＬレベルのパルスに基づく
チャージポンプ１２２の駆動電流は最小となる。
の位相が一致しかつ基準信号ＬＤＲと比較信号ＬＤＰの
周波数が一致すると出力制御信号ＨＣ，ＭＣは共にＨレ
ベルとなり、制御信号ＣＮＴＬはＨレベルとなる。その
ため、ＮＡＮＤ回路１３２，１３３の出力信号は位相差
信号φＲ及び周波数差信号ＸＴＣＲに無関係にＨレベル
となり、周波数差信号ＸＴＣＲのＬレベルのパルスに基
づくチャージポンプ１２２の駆動電流は最小となる。ま
た、ＮＯＲ回路１３５，１３６の出力信号は位相差信号
φＰ及び周波数差信号ＸＴＣＰに無関係にＬレベルとな
り、周波数差信号ＸＴＣＰのＬレベルのパルスに基づく
チャージポンプ１２２の駆動電流は最小となる。
【０１１６】さて、本形態では、ＰＬＬ周波数シンセサ
イザ１２０の周波数遷移の大きな範囲においてはチャー
ジポンプ１２２の駆動電流を最大とすることにより高速
性を重視したループが形成し、所望の周波数に安定した
状態において、チャージポンプ１２２の駆動電流を最小
に抑えることによりノイズ特性を重視したループが形成
される。これによって、ＰＬＬ周波数シンセサイザの高
速ロックアップとノイズ性能という相反する性能の両立
を図ることができる。
イザ１２０の周波数遷移の大きな範囲においてはチャー
ジポンプ１２２の駆動電流を最大とすることにより高速
性を重視したループが形成し、所望の周波数に安定した
状態において、チャージポンプ１２２の駆動電流を最小
に抑えることによりノイズ特性を重視したループが形成
される。これによって、ＰＬＬ周波数シンセサイザの高
速ロックアップとノイズ性能という相反する性能の両立
を図ることができる。
【０１１７】なお、本発明は次のように任意に変更して
具体化することも可能である。 （１）上記の各形態では第１の周波数比較器７にインバ
ータ２６を設け、同インバータ２６により第１の周波数
差検出部２５に供給する反転基準信号ＸＬＤＲを生成す
るようにした。これに対し、インバータ２６を省略し、
第１の周波数比較部２４におけるインバータ３３から出
力される反転基準信号ＸＬＤＲを周波数差検出部２５に
供給するようにしてもよい。又、第２の周波数比較器８
にインバータ２９を設け、同インバータ２９により第２
の周波数差検出部２８に供給する反転比較信号ＸＬＤＰ
を生成するようにした。これに対し、インバータ２９を
省略し、第２の周波数比較部２７におけるインバータ３
８から出力される反転比較信号ＸＬＤＰを周波数差検出
部２８に供給するようにしてもよい。
具体化することも可能である。 （１）上記の各形態では第１の周波数比較器７にインバ
ータ２６を設け、同インバータ２６により第１の周波数
差検出部２５に供給する反転基準信号ＸＬＤＲを生成す
るようにした。これに対し、インバータ２６を省略し、
第１の周波数比較部２４におけるインバータ３３から出
力される反転基準信号ＸＬＤＲを周波数差検出部２５に
供給するようにしてもよい。又、第２の周波数比較器８
にインバータ２９を設け、同インバータ２９により第２
の周波数差検出部２８に供給する反転比較信号ＸＬＤＰ
を生成するようにした。これに対し、インバータ２９を
省略し、第２の周波数比較部２７におけるインバータ３
８から出力される反転比較信号ＸＬＤＰを周波数差検出
部２８に供給するようにしてもよい。
【０１１８】（２）第３の実施の形態におけるＮＯＲ回
路５１，５３及びインバータ５２，５４を省略し、ＮＡ
ＮＤ回路３０には第１の位相差信号φＲ及び第１の周波
数差信号ＸＴＣＲを入力し、ＮＡＮＤ回路３２には第２
の位相差信号φＰ及び第２の周波数差信号ＸＴＣＰを入
力するようにしてもよい。この場合には制御信号ＣＮＴ
Ｌに基づいて第１，第２の位相差信号φＲ，φＰは無効
化されない。ところが、周波数が所望の値に安定してい
く過程において、チャージポンプの駆動電流は中間の値
となり、最後に最小の値となるため、ＬＰＦ１５の制御
電圧信号ＶT のリンギングを抑制して、ロックアップタ
イムを短縮することができる。
路５１，５３及びインバータ５２，５４を省略し、ＮＡ
ＮＤ回路３０には第１の位相差信号φＲ及び第１の周波
数差信号ＸＴＣＲを入力し、ＮＡＮＤ回路３２には第２
の位相差信号φＰ及び第２の周波数差信号ＸＴＣＰを入
力するようにしてもよい。この場合には制御信号ＣＮＴ
Ｌに基づいて第１，第２の位相差信号φＲ，φＰは無効
化されない。ところが、周波数が所望の値に安定してい
く過程において、チャージポンプの駆動電流は中間の値
となり、最後に最小の値となるため、ＬＰＦ１５の制御
電圧信号ＶT のリンギングを抑制して、ロックアップタ
イムを短縮することができる。
【０１１９】（３）第２の実施の形態では、加算回路８
２によって基準分周器１１の分周比を変更するようにし
たが、これに代えて比較分周器２３の分周比を変更する
ようにしてもよい。この場合には、加算回路は増減信号
φ±がＨレベルの場合には分周比を１だけ加算し、増減
信号φ±がＬレベルの場合には分周比を１だけ減算する
ものにすればよい。この形態においても、第２の実施形
態と同様の効果がある。
２によって基準分周器１１の分周比を変更するようにし
たが、これに代えて比較分周器２３の分周比を変更する
ようにしてもよい。この場合には、加算回路は増減信号
φ±がＨレベルの場合には分周比を１だけ加算し、増減
信号φ±がＬレベルの場合には分周比を１だけ減算する
ものにすればよい。この形態においても、第２の実施形
態と同様の効果がある。
【０１２０】
【発明の効果】以上詳述したように、本発明によれば、
ローパスフィルタの制御電圧信号のリンギングを抑制で
き、ロックアップタイムを短縮することができる優れた
効果がある。
ローパスフィルタの制御電圧信号のリンギングを抑制で
き、ロックアップタイムを短縮することができる優れた
効果がある。
【図１】第１の形態のＰＬＬ周波数シンセサイザを示す
ブロック図
ブロック図
【図２】第１の周波数比較部を示す回路図
【図３】図２の周波数比較部の作用を示すタイムチャー
ト
ト
【図４】第２の周波数比較部を示す回路図
【図５】図４の周波数比較部の作用を示すタイムチャー
ト
ト
【図６】第１の周波数差検出部を示す回路図
【図７】図６の周波数差検出部の作用を示すタイムチャ
ート
ート
【図８】第２の周波数差検出部を示す回路図
【図９】図８の周波数差検出部の作用を示すタイムチャ
ート
ート
【図１０】図１の判定回路を示す回路図
【図１１】図１０の判定回路の作用を示すタイムチャー
ト
ト
【図１２】図１のＰＬＬ周波数シンセサイザのタイムチ
ャート
ャート
【図１３】第１の形態の作用を示す波形図
【図１４】第２の形態のＰＬＬ周波数シンセサイザを示
すブロック図
すブロック図
【図１５】図１４の判定回路を示す回路図
【図１６】図１５の判定回路の作用を示すタイムチャー
ト
ト
【図１７】図１４の加算回路を示すブロック図
【図１８】図１７のセレクタの詳細を示す回路図
【図１９】図１７の加算器の詳細を示す回路図
【図２０】図１４のＰＬＬ周波数シンセサイザのタイム
チャート
チャート
【図２１】第３の形態のＰＬＬ周波数シンセサイザを示
すブロック図
すブロック図
【図２２】図２１の判定回路の詳細を示す回路図
【図２３】従来のＰＬＬ周波数シンセサイザを示す回路
図
図
【図２４】従来例の作用を示す波形図
２ 比較分周回路 ４，１２２ チャージポンプ ７ 第１の周波数比較器 ８ 第２の周波数比較器 １１ 基準分周器 １３ 位相比較器 １５ ローパスフィルタ（ＬＰＦ） １６ 電圧制御発振器（ＶＣＯ） ２４ 第１の周波数比較部 ２５ 第１の周波数差検出部 ２７ 第２の周波数比較部 ２８ 第２の周波数差検出部 ５０ チャージポンプ制御回路を構成する判定回路５０ ５１，５３ チャージポンプ制御回路を構成するＮＯＲ
回路 ５２，５４ チャージポンプ制御回路を構成するインバ
ータ ８２ 分周比変更回路を構成する加算回路 ８５，８６ 分周比変更回路を構成する第１，第２のパ
ルス幅検出回路 ８９ 分周比変更回路を構成するインバータ ９０ 分周比変更回路を構成するＮＡＮＤ回路 １２１ 出力制御回路を構成する判定回路 ＣＬＫ 発振信号 Ｄｏ 電圧信号 ｆｖ 周波数信号 ＬＤＰ 比較信号 ＬＤＲ 基準信号 ＶT 制御電圧信号 ＸＴＣＰ 第２の周波数差信号 ＸＴＣＲ 第１の周波数差信号 φＰ 第２の位相差信号 φＲ 第１の位相差信号
回路 ５２，５４ チャージポンプ制御回路を構成するインバ
ータ ８２ 分周比変更回路を構成する加算回路 ８５，８６ 分周比変更回路を構成する第１，第２のパ
ルス幅検出回路 ８９ 分周比変更回路を構成するインバータ ９０ 分周比変更回路を構成するＮＡＮＤ回路 １２１ 出力制御回路を構成する判定回路 ＣＬＫ 発振信号 Ｄｏ 電圧信号 ｆｖ 周波数信号 ＬＤＰ 比較信号 ＬＤＲ 基準信号 ＶT 制御電圧信号 ＸＴＣＰ 第２の周波数差信号 ＸＴＣＲ 第１の周波数差信号 φＰ 第２の位相差信号 φＲ 第１の位相差信号
Claims (5)
- 【請求項１】 入力される制御電圧信号の電圧値に応じ
た周波数信号を出力する電圧制御発振器と、 所定周波数の発振信号を基準周波数に分周して基準信号
を出力する基準分周器と、 前記電圧制御発振器の周波数信号を分周することにより
比較信号を出力する比較分周回路と、 前記基準信号の位相と前記比較信号の位相とを比較し、
比較信号の位相が基準信号の位相よりも遅れているとき
第１の位相差信号を出力し、比較信号の位相が基準信号
の位相よりも進んでいるとき第２の位相差信号を出力す
る位相比較器と、 前記基準信号の周波数と前記比較信号の周波数とを比較
し、比較信号の周波数が基準信号の周波数よりも低いと
き第１の周波数差信号を出力し、比較信号の周波数が基
準信号の周波数よりも高いとき第２の周波数差信号を出
力する周波数比較器と、 前記第１，第２の位相差信号及び前記第１，第２の周波
数差信号に基づいた電圧信号を出力するチャージポンプ
と、 前記チャージポンプから出力される電圧信号を平滑化す
ることにより高周波成分を除去した制御電圧信号を前記
電圧制御発振器に出力するローパスフィルタとを備えた
ＰＬＬ周波数シンセサイザにおいて、 前記第１及び第２の位相差信号に基づいて基準信号の位
相と比較信号の位相との位相差が所定の値以下かどうか
を判定するとともに、前記第１及び第２の周波数差信号
に基づいて基準信号の周波数と比較信号の周波数との周
波数差が所定の値以下かどうかを判定し、前記周波数差
が所定の値以下でありかつ前記位相差が所定の値よりも
大きいとき前記第１及び第２の位相差信号を無効化する
ことにより第１及び第２の位相差信号に基づく前記チャ
ージポンプの動作を停止させるためのチャージポンプ制
御回路を備えるＰＬＬ周波数シンセサイザ。 - 【請求項２】 前記第１及び第２の位相差信号に基づく
前記チャージポンプの動作の停止に伴って、前記基準信
号の位相と前記比較信号の位相との位相差が減少するよ
うに前記基準分周器又は前記比較分周回路の分周比を変
更するための分周比変更回路を備える請求項１に記載の
ＰＬＬ周波数シンセサイザ。 - 【請求項３】 入力される制御電圧信号の電圧値に応じ
た周波数信号を出力する電圧制御発振器と、 所定周波数の発振信号を基準周波数に分周して基準信号
を出力する基準分周器と、 前記電圧制御発振器の周波数信号を分周することにより
比較信号を出力する比較分周回路と、 前記基準信号の位相と前記比較信号の位相とを比較し、
比較信号の位相が基準信号の位相よりも遅れているとき
第１の位相差信号を出力し、比較信号の位相が基準信号
の位相よりも進んでいるとき第２の位相差信号を出力す
る位相比較器と、 前記基準信号の周波数と前記比較信号の周波数とを比較
し、比較信号の周波数が基準信号の周波数よりも低いと
き第１の周波数差信号を出力し、比較信号の周波数が基
準信号の周波数よりも高いとき第２の周波数差信号を出
力する周波数比較器と、 前記第１，第２の位相差信号及び前記第１，第２の周波
数差信号に基づいた電圧信号を出力するチャージポンプ
と、 前記チャージポンプから出力される電圧信号を平滑化す
ることにより高周波成分を除去した制御電圧信号を前記
電圧制御発振器に出力するローパスフィルタとを備えた
ＰＬＬ周波数シンセサイザにおいて、 前記第１及び第２の位相差信号に基づいて基準信号の位
相と比較信号の位相との位相差が所定の値以下かどうか
を判定するとともに、前記第１及び第２の周波数差信号
に基づいて基準信号の周波数と比較信号の周波数との周
波数差が所定の値以下かどうかを判定し、前記位相差及
び周波数差に基づいて前記チャージポンプの駆動能力を
制御する出力制御回路を備えるＰＬＬ周波数シンセサイ
ザ。 - 【請求項４】 前記出力制御回路は、前記周波数差が所
定の値以下でありかつ前記位相差が所定の値よりも大き
いとき前記第１及び第２の位相差信号を無効化すること
により第１及び第２の位相差信号に基づく前記チャージ
ポンプの動作を停止させる請求項３に記載のＰＬＬ周波
数シンセサイザ。 - 【請求項５】 前記周波数比較器は、第１及び第２の周
波数比較器を備え、 第１の周波数比較器は、前記基準信号の入力後に周波数
信号を分周比分カウントした時に、又は前記基準信号に
同期して、第２の周波数比較信号を出力する第１の周波
数比較部と、前記第２の周波数比較信号のうち前記基準
信号に同期しない第２の周波数比較信号から前記基準信
号までの期間において前記第２の周波数差信号を出力す
る第１の周波数差検出部とを備え、 第２の周波数比較器は、前記比較信号の入力後に前記発
振信号を基準分周比分カウントした時に、又は前記比較
信号に同期して、第１の周波数比較信号を出力する第２
の周波数比較部と、前記第１の周波数比較信号のうち前
記比較信号に同期しない第１の周波数比較信号から前記
比較信号までの期間において前記第１の周波数差信号を
出力する第２の周波数差検出部とを備える請求項１〜４
のいずれか一項に記載のＰＬＬ周波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7247964A JPH0993122A (ja) | 1995-09-26 | 1995-09-26 | Ｐｌｌ周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7247964A JPH0993122A (ja) | 1995-09-26 | 1995-09-26 | Ｐｌｌ周波数シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0993122A true JPH0993122A (ja) | 1997-04-04 |
Family
ID=17171179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7247964A Withdrawn JPH0993122A (ja) | 1995-09-26 | 1995-09-26 | Ｐｌｌ周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0993122A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6534592B1 (en) | 1999-06-17 | 2003-03-18 | Rohm And Haas Company | Capstock composition and process providing weatherability, reduced gloss, and high impact |
-
1995
- 1995-09-26 JP JP7247964A patent/JPH0993122A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6534592B1 (en) | 1999-06-17 | 2003-03-18 | Rohm And Haas Company | Capstock composition and process providing weatherability, reduced gloss, and high impact |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021203 |