JPH098459A - 電子回路部品搭載用基板 - Google Patents
電子回路部品搭載用基板Info
- Publication number
- JPH098459A JPH098459A JP7151899A JP15189995A JPH098459A JP H098459 A JPH098459 A JP H098459A JP 7151899 A JP7151899 A JP 7151899A JP 15189995 A JP15189995 A JP 15189995A JP H098459 A JPH098459 A JP H098459A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- terminal group
- connection terminal
- layers
- electrically connected
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
- H01L23/49894—Materials of the insulating layers or coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01R—ELECTRICALLY-CONDUCTIVE CONNECTIONS; STRUCTURAL ASSOCIATIONS OF A PLURALITY OF MUTUALLY-INSULATED ELECTRICAL CONNECTING ELEMENTS; COUPLING DEVICES; CURRENT COLLECTORS
- H01R12/00—Structural associations of a plurality of mutually-insulated electrical connecting elements, specially adapted for printed circuits, e.g. printed circuit boards [PCB], flat or ribbon cables, or like generally planar structures, e.g. terminal strips, terminal blocks; Coupling devices specially adapted for printed circuits, flat or ribbon cables, or like generally planar structures; Terminals specially adapted for contact with, or insertion into, printed circuits, flat or ribbon cables, or like generally planar structures
- H01R12/50—Fixed connections
- H01R12/51—Fixed connections for rigid printed circuits or like structures
- H01R12/52—Fixed connections for rigid printed circuits or like structures connecting to other rigid printed circuits or like structures
- H01R12/523—Fixed connections for rigid printed circuits or like structures connecting to other rigid printed circuits or like structures by an interconnection through aligned holes in the boards or multilayer board
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/111—Pads for surface mounting, e.g. lay-out
- H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15172—Fan-out arrangement of the internal vias
- H01L2924/15173—Fan-out arrangement of the internal vias in a single layer of the multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15172—Fan-out arrangement of the internal vias
- H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/02—Fillers; Particles; Fibers; Reinforcement materials
- H05K2201/0203—Fillers and particles
- H05K2201/0206—Materials
- H05K2201/0212—Resin particles
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09218—Conductive traces
- H05K2201/09227—Layout details of a plurality of traces, e.g. escape layout for Ball Grid Array [BGA] mounting
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09372—Pads and lands
- H05K2201/09472—Recessed pad for surface mounting; Recessed electrode of component
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/095—Conductive through-holes or vias
- H05K2201/09509—Blind vias, i.e. vias having one side closed
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
- H05K2201/09727—Varying width along a single conductor; Conductors or pads having different widths
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10621—Components characterised by their electrical contacts
- H05K2201/10674—Flip chip
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10621—Components characterised by their electrical contacts
- H05K2201/10734—Ball grid array [BGA]; Bump grid array
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【目的】 高密度化・小型化を達成できる電子回路部品
搭載用基板を提供すること。 【構成】 スルーホール６を有するベース基板２の表面
Ｓ1 には、第１の接続端子群が形成され、裏面Ｓ2 の外
周部には第２の接続端子群が形成されている。ベース基
板２の表面Ｓ1 側には、ビルドアップ多層配線層Ｂ1 ，
Ｂ2 が形成されている。ビルドアップ多層配線層Ｂ1 ，
Ｂ2 は、内層導体層９ａと絶縁層８ａ，９ｂとが交互に
積層され、内層導体層８ａ同士がバイアホール１１にて
電気的に接続され、内層導体層８ａがスルーホール１１
と電気的に接続されてなる。第１の接続端子群は、ビル
ドアップ多層配線層Ｂ1 ，Ｂ2 の最外層に形成されてい
る。第１の接続端子群の中央部に位置する接続端子１２
Ａは、バイアホール１１を介してビルドアップ多層配線
層Ｂ1 の内層導体層８ａと接続されている。
搭載用基板を提供すること。 【構成】 スルーホール６を有するベース基板２の表面
Ｓ1 には、第１の接続端子群が形成され、裏面Ｓ2 の外
周部には第２の接続端子群が形成されている。ベース基
板２の表面Ｓ1 側には、ビルドアップ多層配線層Ｂ1 ，
Ｂ2 が形成されている。ビルドアップ多層配線層Ｂ1 ，
Ｂ2 は、内層導体層９ａと絶縁層８ａ，９ｂとが交互に
積層され、内層導体層８ａ同士がバイアホール１１にて
電気的に接続され、内層導体層８ａがスルーホール１１
と電気的に接続されてなる。第１の接続端子群は、ビル
ドアップ多層配線層Ｂ1 ，Ｂ2 の最外層に形成されてい
る。第１の接続端子群の中央部に位置する接続端子１２
Ａは、バイアホール１１を介してビルドアップ多層配線
層Ｂ1 の内層導体層８ａと接続されている。
Description
【０００１】
【産業上の利用分野】本発明は、表裏両面にそれぞれ接
続端子群が形成された電子回路部品搭載用基板に関する
ものである。
続端子群が形成された電子回路部品搭載用基板に関する
ものである。
【０００２】
【従来の技術】従来より、電子回路部品を搭載するため
のプリント配線板として、いわゆる電子回路部品搭載用
基板が知られている。
のプリント配線板として、いわゆる電子回路部品搭載用
基板が知られている。
【０００３】この種の電子回路部品搭載用基板において
は、ベース基板として、例えばサブトラクティブ法によ
って形成される導体層を基材の表裏両面に持つ両面板な
どが使用される。ベース基板の表面の中央部には、通
常、フリップチップ等のようなＬＳＩのベアチップや、
ＢＧＡ等のようなパッケージを表面実装するためのエリ
アが設けられている。同エリア内には、多数のパッドか
らなる第１のパッド群が密集した状態で形成されてい
る。一方、ベース基板の裏面の外周部には、多数のパッ
ドからなる第２のパッド群が形成されている。そして、
これらのパッド上には、マザーボード側との接続を図る
ための突起電極としてバンプが形成されている。また、
ベース基板の外周部には、表裏を貫通する多数のスルー
ホールが形成されている。これらのスルーホールと第１
のパッド群を構成する各パッドとは、ベース基板の表面
に形成された導体パターンを介して接続されている。ま
た、スルーホールと第２のパッド群を構成する各パッド
とは、同様にベース基板の裏面に形成された導体パター
ンを介して接続されている。その結果、この電子回路部
品搭載用基板においては、第１のパッド群と第２のパッ
ド群とが互いに電気的に接続された状態となっている。
は、ベース基板として、例えばサブトラクティブ法によ
って形成される導体層を基材の表裏両面に持つ両面板な
どが使用される。ベース基板の表面の中央部には、通
常、フリップチップ等のようなＬＳＩのベアチップや、
ＢＧＡ等のようなパッケージを表面実装するためのエリ
アが設けられている。同エリア内には、多数のパッドか
らなる第１のパッド群が密集した状態で形成されてい
る。一方、ベース基板の裏面の外周部には、多数のパッ
ドからなる第２のパッド群が形成されている。そして、
これらのパッド上には、マザーボード側との接続を図る
ための突起電極としてバンプが形成されている。また、
ベース基板の外周部には、表裏を貫通する多数のスルー
ホールが形成されている。これらのスルーホールと第１
のパッド群を構成する各パッドとは、ベース基板の表面
に形成された導体パターンを介して接続されている。ま
た、スルーホールと第２のパッド群を構成する各パッド
とは、同様にベース基板の裏面に形成された導体パター
ンを介して接続されている。その結果、この電子回路部
品搭載用基板においては、第１のパッド群と第２のパッ
ド群とが互いに電気的に接続された状態となっている。
【０００４】
【発明が解決しようとする課題】ところで、表面側に導
体パターンを形成する場合、第１のパッド群の外周部に
位置するパッドからベース基板の外周部に向けて導体パ
ターンを引き出すことは、それほど困難ではない。その
反面、同パッド群の中央部に位置するパッドについて
は、それらよりも外側に位置するパッドが邪魔になるた
め、外周部への導体パターンの引き出しが困難である。
従って、当該パッドから導体パターンを引き出すために
は、全体的に配線密度を低くしなければならない。それ
ゆえ、電子回路部品搭載用基板の高密度化や小型化を充
分に図ることができないという問題がある。
体パターンを形成する場合、第１のパッド群の外周部に
位置するパッドからベース基板の外周部に向けて導体パ
ターンを引き出すことは、それほど困難ではない。その
反面、同パッド群の中央部に位置するパッドについて
は、それらよりも外側に位置するパッドが邪魔になるた
め、外周部への導体パターンの引き出しが困難である。
従って、当該パッドから導体パターンを引き出すために
は、全体的に配線密度を低くしなければならない。それ
ゆえ、電子回路部品搭載用基板の高密度化や小型化を充
分に図ることができないという問題がある。
【０００５】また、近年においては、マスラミネーショ
ン技術などを利用した４層板や６層板等の多層板が製造
されるようになってきている。しかし、このような多層
板をベース基板として用いたとしても、高密度化や小型
化には一定の限界があるといわざるえない。
ン技術などを利用した４層板や６層板等の多層板が製造
されるようになってきている。しかし、このような多層
板をベース基板として用いたとしても、高密度化や小型
化には一定の限界があるといわざるえない。
【０００６】本発明は上記の課題を解決するためなされ
たものであり、その目的は、高密度化及び小型化を達成
することができる電子回路部品搭載用基板を提供するこ
とにある。
たものであり、その目的は、高密度化及び小型化を達成
することができる電子回路部品搭載用基板を提供するこ
とにある。
【０００７】
【課題を解決するための手段】上記の課題を解決するた
めに、請求項１に記載の発明は、スルーホールを有する
ベース基板の一方の面の所定箇所に第１の接続端子群が
形成され、その反対側の面の少なくとも外周部に第２の
接続端子群が形成され、第１の接続端子群と第２の接続
端子群とがスルーホールを介して電気的に接続されてな
る電子回路部品搭載用基板において、前記ベース基板の
第１の接続端子群が形成される側には、内層導体層と絶
縁層とが交互に積層され、内層導体層同士がバイアホー
ルにて電気的に接続され、また内層導体層がスルーホー
ルと電気的に接続されたビルドアップ多層配線層が形成
されてなり、前記第１の接続端子群は、該ビルドアップ
多層配線層の最外層に形成されるとともに、前記第１の
接続端子群の中央部に位置する接続端子は、バイアホー
ルを介して前記ビルドアップ多層配線層の内層導体層と
電気的に接続されてなることを特徴とする電子回路部品
搭載用基板をその要旨とする。
めに、請求項１に記載の発明は、スルーホールを有する
ベース基板の一方の面の所定箇所に第１の接続端子群が
形成され、その反対側の面の少なくとも外周部に第２の
接続端子群が形成され、第１の接続端子群と第２の接続
端子群とがスルーホールを介して電気的に接続されてな
る電子回路部品搭載用基板において、前記ベース基板の
第１の接続端子群が形成される側には、内層導体層と絶
縁層とが交互に積層され、内層導体層同士がバイアホー
ルにて電気的に接続され、また内層導体層がスルーホー
ルと電気的に接続されたビルドアップ多層配線層が形成
されてなり、前記第１の接続端子群は、該ビルドアップ
多層配線層の最外層に形成されるとともに、前記第１の
接続端子群の中央部に位置する接続端子は、バイアホー
ルを介して前記ビルドアップ多層配線層の内層導体層と
電気的に接続されてなることを特徴とする電子回路部品
搭載用基板をその要旨とする。
【０００８】請求項２に記載の発明は、スルーホールを
有するベース基板の一方の面の所定箇所に第１の接続端
子群が形成され、その反対側の面の少なくとも外周部に
第２の接続端子群が形成され、第１の接続端子群と第２
の接続端子群とがスルーホールを介して電気的に接続さ
れてなる電子回路部品搭載用基板において、前記ベース
基板の両面には、内層導体層と絶縁層とが交互に積層さ
れ、内層導体層同士がバイアホールにて電気的に接続さ
れ、また内層導体層がスルーホールと電気的に接続され
たビルドアップ多層配線層が形成されてなり、前記第１
の接続端子群及び第２の接続端子群は、それぞれ該ビル
ドアップ多層配線層の最外層に形成されるとともに、前
記第１の接続端子群の中央部に位置する接続端子及び第
２の接続端子群を構成する各接続端子は、バイアホール
を介して前記ビルドアップ多層配線層の内層導体層と電
気的に接続されてなることを特徴とする電子回路部品搭
載用基板をその要旨とする。
有するベース基板の一方の面の所定箇所に第１の接続端
子群が形成され、その反対側の面の少なくとも外周部に
第２の接続端子群が形成され、第１の接続端子群と第２
の接続端子群とがスルーホールを介して電気的に接続さ
れてなる電子回路部品搭載用基板において、前記ベース
基板の両面には、内層導体層と絶縁層とが交互に積層さ
れ、内層導体層同士がバイアホールにて電気的に接続さ
れ、また内層導体層がスルーホールと電気的に接続され
たビルドアップ多層配線層が形成されてなり、前記第１
の接続端子群及び第２の接続端子群は、それぞれ該ビル
ドアップ多層配線層の最外層に形成されるとともに、前
記第１の接続端子群の中央部に位置する接続端子及び第
２の接続端子群を構成する各接続端子は、バイアホール
を介して前記ビルドアップ多層配線層の内層導体層と電
気的に接続されてなることを特徴とする電子回路部品搭
載用基板をその要旨とする。
【０００９】
【作用】請求項１，２に記載の発明によると、第１の接
続端子群の中央部に位置する接続端子はバイアホールを
介して内層導体層に接続されているため、最表層におい
て基板外周部への導体層の引き出しを行うことが不要に
なる。よって、配線を行う際であっても、前記接続端子
よりも外側に位置する接続端子が邪魔になるということ
もない。また、バイアホールや内層導体層が形成されて
いるのはビルドアップ多層配線層であるため、従来に比
較して配線密度を高くすることができる。
続端子群の中央部に位置する接続端子はバイアホールを
介して内層導体層に接続されているため、最表層におい
て基板外周部への導体層の引き出しを行うことが不要に
なる。よって、配線を行う際であっても、前記接続端子
よりも外側に位置する接続端子が邪魔になるということ
もない。また、バイアホールや内層導体層が形成されて
いるのはビルドアップ多層配線層であるため、従来に比
較して配線密度を高くすることができる。
【００１０】
【実施例】以下、本発明を具体化した一実施例を図１に
基づき詳細に説明する。この電子回路部品搭載用基板１
では、ベース基板として両面板２が使用されている。こ
の両面板２は、サブトラクティブ法によって形成された
導体層３，４を樹脂製の基材５の表面Ｓ1 及び裏面Ｓ2
の両方に有している。この両面板２には、全面にわたっ
て、導体層３，４間の導通を図るためのスルーホール６
が形成されている。これらのスルーホール６内には、銅
などの金属粉末を含む導電性樹脂７等が充填されてい
る。
基づき詳細に説明する。この電子回路部品搭載用基板１
では、ベース基板として両面板２が使用されている。こ
の両面板２は、サブトラクティブ法によって形成された
導体層３，４を樹脂製の基材５の表面Ｓ1 及び裏面Ｓ2
の両方に有している。この両面板２には、全面にわたっ
て、導体層３，４間の導通を図るためのスルーホール６
が形成されている。これらのスルーホール６内には、銅
などの金属粉末を含む導電性樹脂７等が充填されてい
る。
【００１１】ベース基板である両面板２の表面Ｓ1 及び
裏面Ｓ2 には、層間絶縁層８ａ，８ｂと導体層９ａ，９
ｂとを交互に積層してなるビルドアップ多層配線層Ｂ1
，Ｂ2 がそれぞれ形成されている。
裏面Ｓ2 には、層間絶縁層８ａ，８ｂと導体層９ａ，９
ｂとを交互に積層してなるビルドアップ多層配線層Ｂ1
，Ｂ2 がそれぞれ形成されている。
【００１２】表面Ｓ1 側に形成されたビルドアップ多層
配線層Ｂ1 において、内層に位置する第１の層間絶縁層
８ａの上面には、永久レジスト１０が形成されている。
この永久レジスト１０が形成されていない部分には、内
層導体層９ａが形成されている。そして、この内層導体
層９ａと両面板２側の内層導体層３とは、第１の層間絶
縁層８ａに設けられたバイアホール１１によって電気的
に接続されている。また、前記層間絶縁層８ａに設けら
れた第２の層間絶縁層８ｂ上にも、同様に永久レジスト
１０が形成されている。この永久レジスト１０が形成さ
れていない部分には、外層導体層９ｂが形成されてい
る。そして、この外層導体層９ｂと内層導体層９ａと
は、第２の層間絶縁層８ｂに設けられたバイアホール１
１によって電気的に接続されている。また、第２の層間
絶縁層８ｂの中央部は、電子回路部品としてのＬＳＩの
ベアチップＣ1 を搭載するための部品搭載エリアになっ
ている。このエリア内には、接続端子としての多数のパ
ッド１２Ａ，１２Ｂからなる第１のパッド群が密集した
状態で形成されている。なお、これらのパッド１２Ａ，
１２Ｂの位置は、ベアチップＣ1 の底面に形成されたバ
ンプＢＰの形成位置に対応している。なお、第１のパッ
ド群において最外周に位置しているものを「エクスター
ナルパッド１２Ｂ」と呼ぶことにする。そして、第１の
パッド群の中央部に位置するもの、即ち前記エクスター
ナルパッド１２Ｂよりも内側に位置するものを「インタ
ーナルパッド１２Ａ」と呼ぶことにする。
配線層Ｂ1 において、内層に位置する第１の層間絶縁層
８ａの上面には、永久レジスト１０が形成されている。
この永久レジスト１０が形成されていない部分には、内
層導体層９ａが形成されている。そして、この内層導体
層９ａと両面板２側の内層導体層３とは、第１の層間絶
縁層８ａに設けられたバイアホール１１によって電気的
に接続されている。また、前記層間絶縁層８ａに設けら
れた第２の層間絶縁層８ｂ上にも、同様に永久レジスト
１０が形成されている。この永久レジスト１０が形成さ
れていない部分には、外層導体層９ｂが形成されてい
る。そして、この外層導体層９ｂと内層導体層９ａと
は、第２の層間絶縁層８ｂに設けられたバイアホール１
１によって電気的に接続されている。また、第２の層間
絶縁層８ｂの中央部は、電子回路部品としてのＬＳＩの
ベアチップＣ1 を搭載するための部品搭載エリアになっ
ている。このエリア内には、接続端子としての多数のパ
ッド１２Ａ，１２Ｂからなる第１のパッド群が密集した
状態で形成されている。なお、これらのパッド１２Ａ，
１２Ｂの位置は、ベアチップＣ1 の底面に形成されたバ
ンプＢＰの形成位置に対応している。なお、第１のパッ
ド群において最外周に位置しているものを「エクスター
ナルパッド１２Ｂ」と呼ぶことにする。そして、第１の
パッド群の中央部に位置するもの、即ち前記エクスター
ナルパッド１２Ｂよりも内側に位置するものを「インタ
ーナルパッド１２Ａ」と呼ぶことにする。
【００１３】表面Ｓ2 側に形成されたビルドアップ多層
配線層Ｂ2 において、内層に位置する第１の層間絶縁層
８ａ上には、永久レジスト１０が形成されている。この
永久レジスト１０が形成されていない部分には、内層導
体層９ａが形成されている。そして、この内層導体層９
ａと両面板２側の内層導体層４とは、第１の層間絶縁層
８ａに設けられたバイアホール１１によって電気的に接
続されている。また、前記層間絶縁層８ａに設けられた
第２の層間絶縁層８ｂ上にも、同様に永久レジスト１０
が形成されている。この永久レジスト１０が形成されて
いない部分には、外層導体層９ｂが形成されている。そ
して、この外層導体層９ｂと内層導体層９ａとは、第２
の層間絶縁層８ｂに設けられたバイアホール１１によっ
て電気的に接続されている。また、第２の層間絶縁層８
ｂの外周部には、接続端子としての多数のパッド１３か
らなる第２のパッド群が形成されている。これらのパッ
ド１３上には、図示しないマザーボード側との電気的な
接続を図るための突起電極としてバンプ１４が形成され
ている。
配線層Ｂ2 において、内層に位置する第１の層間絶縁層
８ａ上には、永久レジスト１０が形成されている。この
永久レジスト１０が形成されていない部分には、内層導
体層９ａが形成されている。そして、この内層導体層９
ａと両面板２側の内層導体層４とは、第１の層間絶縁層
８ａに設けられたバイアホール１１によって電気的に接
続されている。また、前記層間絶縁層８ａに設けられた
第２の層間絶縁層８ｂ上にも、同様に永久レジスト１０
が形成されている。この永久レジスト１０が形成されて
いない部分には、外層導体層９ｂが形成されている。そ
して、この外層導体層９ｂと内層導体層９ａとは、第２
の層間絶縁層８ｂに設けられたバイアホール１１によっ
て電気的に接続されている。また、第２の層間絶縁層８
ｂの外周部には、接続端子としての多数のパッド１３か
らなる第２のパッド群が形成されている。これらのパッ
ド１３上には、図示しないマザーボード側との電気的な
接続を図るための突起電極としてバンプ１４が形成され
ている。
【００１４】この電子回路部品搭載用基板１において、
第１のパッド群のうちのエクスターナルパッド１２Ｂ
は、基板外周部に向かって延びる外層導体層９ｂを介し
て、バイアホール１１に電気的に接続されている。一
方、その内側に位置するインターナルパッド１２Ａは、
外層導体層９ｂを介することなく、バイアホール１１の
上面に直接電気的に接続されている。このような第２の
層間絶縁層８ｂのバイアホール１１は、さらに内層導体
層９ａ、バイアホール１１及び内層導体層３を介してス
ルーホール６に電気的に接続されている。そして、同ス
ルーホール６に接続される内層導体層４は、バイアホー
ル１１、内層導体層９ａ、バイアホール１１及び外層導
体層９ｂを介して、第２のパッド群を構成するパッド１
３に電気的に接続されている。また、第１のパッド群及
び第２のパッド群をつなぐ内層導体層３，４，９ａ及び
外層導体層９ｂは、基板外周部に向かって常に順方向に
かつ遠心的に配線されている。
第１のパッド群のうちのエクスターナルパッド１２Ｂ
は、基板外周部に向かって延びる外層導体層９ｂを介し
て、バイアホール１１に電気的に接続されている。一
方、その内側に位置するインターナルパッド１２Ａは、
外層導体層９ｂを介することなく、バイアホール１１の
上面に直接電気的に接続されている。このような第２の
層間絶縁層８ｂのバイアホール１１は、さらに内層導体
層９ａ、バイアホール１１及び内層導体層３を介してス
ルーホール６に電気的に接続されている。そして、同ス
ルーホール６に接続される内層導体層４は、バイアホー
ル１１、内層導体層９ａ、バイアホール１１及び外層導
体層９ｂを介して、第２のパッド群を構成するパッド１
３に電気的に接続されている。また、第１のパッド群及
び第２のパッド群をつなぐ内層導体層３，４，９ａ及び
外層導体層９ｂは、基板外周部に向かって常に順方向に
かつ遠心的に配線されている。
【００１５】ここで、ビルドアップ多層配線層Ｂ1 ，Ｂ
2 を構成する層間絶縁層８ａ，８ｂは、酸あるいは酸化
剤に難溶性の感光性樹脂と、酸あるいは酸化剤に可溶性
の耐熱性樹脂粒子とからなることが好ましい。その理由
は、耐熱性樹脂粒子が含まれていると露光時に光の散乱
が起こりやすく、よってアスペクト比の高いバイアホー
ル１１であってもその形成時に現像残りが生じにくくな
るからである。従って、単なる感光性樹脂を使用した場
合に比べて、より小径（直径約８０μｍ以下）のバイア
ホール１１を形成することができる。
2 を構成する層間絶縁層８ａ，８ｂは、酸あるいは酸化
剤に難溶性の感光性樹脂と、酸あるいは酸化剤に可溶性
の耐熱性樹脂粒子とからなることが好ましい。その理由
は、耐熱性樹脂粒子が含まれていると露光時に光の散乱
が起こりやすく、よってアスペクト比の高いバイアホー
ル１１であってもその形成時に現像残りが生じにくくな
るからである。従って、単なる感光性樹脂を使用した場
合に比べて、より小径（直径約８０μｍ以下）のバイア
ホール１１を形成することができる。
【００１６】前記層間絶縁層８ａ，８ｂは、酸あるいは
酸化剤に難溶性であって熱硬化性樹脂を感光化した樹脂
及び熱可塑性樹脂の複合樹脂と、酸あるいは酸化剤の可
溶性の耐熱性樹脂粒子とからなることが好ましい。な
お、ここでいう酸あるいは酸化剤とは、例えば表面粗化
工程において使用される塩酸、リン酸、クロム酸、クロ
ム酸塩、過マンガン塩等を指す。
酸化剤に難溶性であって熱硬化性樹脂を感光化した樹脂
及び熱可塑性樹脂の複合樹脂と、酸あるいは酸化剤の可
溶性の耐熱性樹脂粒子とからなることが好ましい。な
お、ここでいう酸あるいは酸化剤とは、例えば表面粗化
工程において使用される塩酸、リン酸、クロム酸、クロ
ム酸塩、過マンガン塩等を指す。
【００１７】前記酸あるいは酸化剤に難溶性であって熱
硬化性樹脂を感光化した樹脂は、エポキシアクリレート
及び感光性ポリイミド（感光性ＰＩ）から選択される少
なくともいずれか１つの樹脂であることが好ましい。ま
た、前記熱可塑性樹脂は、ポリエーテルスルホン（ＰＥ
Ｓ）、ポリスルホン（ＰＳＦ）、フェノキシ樹脂及びポ
リエチレン（ＰＥ）のうちから選択される少なくともい
ずれか１つの樹脂であることが好ましい。さらに、前記
耐熱性樹脂粒子は、アミノ樹脂粒子及びエポキシ樹脂
（ＥＰ樹脂）粒子のうちから選択される少なくともいず
れか１つであることが好ましい。なお、エポキシ樹脂は
ヒドロエキシエーテル構造を持っていることから、この
樹脂からなる粒子は特に溶けやすいという有利な性質を
有する。また、アミノ樹脂粒子としては、例えばメラミ
ン樹脂、尿素樹脂、グアナミン樹脂等が選択可能であ
る。なかでもメラミン樹脂を選択することが好ましい。
硬化性樹脂を感光化した樹脂は、エポキシアクリレート
及び感光性ポリイミド（感光性ＰＩ）から選択される少
なくともいずれか１つの樹脂であることが好ましい。ま
た、前記熱可塑性樹脂は、ポリエーテルスルホン（ＰＥ
Ｓ）、ポリスルホン（ＰＳＦ）、フェノキシ樹脂及びポ
リエチレン（ＰＥ）のうちから選択される少なくともい
ずれか１つの樹脂であることが好ましい。さらに、前記
耐熱性樹脂粒子は、アミノ樹脂粒子及びエポキシ樹脂
（ＥＰ樹脂）粒子のうちから選択される少なくともいず
れか１つであることが好ましい。なお、エポキシ樹脂は
ヒドロエキシエーテル構造を持っていることから、この
樹脂からなる粒子は特に溶けやすいという有利な性質を
有する。また、アミノ樹脂粒子としては、例えばメラミ
ン樹脂、尿素樹脂、グアナミン樹脂等が選択可能であ
る。なかでもメラミン樹脂を選択することが好ましい。
【００１８】このような構成の電子回路部品搭載用基板
１は、例えば以下のような手順を経ることによって作製
することができる。層間絶縁層８ａ，８ｂを形成するた
めのアディティブ用接着剤の調製方法は、以下の通りで
ある。クレゾールノボラック型エポキシ樹脂のエポキシ
基の２５％をアクリル化した感光性付与のオリゴマー
（ＣＮＡ２５，分子量４０００）、ＰＥＳ（分子量１７
０００）、イミダゾール硬化剤（四国化成製，商品名：
２Ｂ４ＭＺ−ＣＮ）、感光性モノマーであるトリメチル
トリアクリレート（ＴＭＰＴＡ）、光開始剤（チバガイ
ギー製，商品名：Ｉ−９０７）を用い、下記組成でＤＭ
Ｆを用いて混合し、さらにこの混合物に対してエポキシ
樹脂粉末（東レ製，商品名：トレパールＥＰ−Ｂ）を平
均粒径５．５μｍのものを２０重量部、平均粒径０．５
μｍのものを１０重量部を混合した後、ホモディスパー
攪拌機で粘度１２０cps に調整し、続いて３本ロールで
混練することによって、アディティブ用接着剤とする。
次いで、この接着剤を両面板２の両面全体に塗布した
後、２５℃で真空乾燥を行い、さらにＵＶ硬化及び熱硬
化を行う。その結果、まず第１の層間絶縁層８ａが形成
される。
１は、例えば以下のような手順を経ることによって作製
することができる。層間絶縁層８ａ，８ｂを形成するた
めのアディティブ用接着剤の調製方法は、以下の通りで
ある。クレゾールノボラック型エポキシ樹脂のエポキシ
基の２５％をアクリル化した感光性付与のオリゴマー
（ＣＮＡ２５，分子量４０００）、ＰＥＳ（分子量１７
０００）、イミダゾール硬化剤（四国化成製，商品名：
２Ｂ４ＭＺ−ＣＮ）、感光性モノマーであるトリメチル
トリアクリレート（ＴＭＰＴＡ）、光開始剤（チバガイ
ギー製，商品名：Ｉ−９０７）を用い、下記組成でＤＭ
Ｆを用いて混合し、さらにこの混合物に対してエポキシ
樹脂粉末（東レ製，商品名：トレパールＥＰ−Ｂ）を平
均粒径５．５μｍのものを２０重量部、平均粒径０．５
μｍのものを１０重量部を混合した後、ホモディスパー
攪拌機で粘度１２０cps に調整し、続いて３本ロールで
混練することによって、アディティブ用接着剤とする。
次いで、この接着剤を両面板２の両面全体に塗布した
後、２５℃で真空乾燥を行い、さらにＵＶ硬化及び熱硬
化を行う。その結果、まず第１の層間絶縁層８ａが形成
される。
【００１９】次に、この第１の層間絶縁層８ａの表面を
クロム酸等の粗化剤で処理することによって、多数のア
ンカー用凹部を備える粗化面を形成する。この後、常法
に従って触媒核付与、永久レジスト１０の形成、活性化
処理及び無電解銅めっきを行うことによって、内層導体
層９ａ及びバイアホール１１を形成する。
クロム酸等の粗化剤で処理することによって、多数のア
ンカー用凹部を備える粗化面を形成する。この後、常法
に従って触媒核付与、永久レジスト１０の形成、活性化
処理及び無電解銅めっきを行うことによって、内層導体
層９ａ及びバイアホール１１を形成する。
【００２０】さらに、同じアディティブ用接着剤を両面
に塗布・硬化することにより、第２の層間絶縁層８ｂを
形成する。次いで、得られた第２の層間絶縁層８ｂの表
面を粗化剤で処理することによって、粗化面を形成す
る。この後、触媒核付与、永久レジスト１０の形成、活
性化処理及び無電解銅めっきを行い、所定部分に外層導
体層９ｂ、パッド１２Ａ，１２Ｂ，１３及びバイアホー
ル１１を形成する。以上の工程を経ると、所望の電子回
路部品搭載用基板１が完成する。そして、このようにし
て得られた電子回路部品搭載用基板１上にベアチップＣ
1 を搭載すれば、図１のような電子回路部品搭載装置Ｍ
1 を得ることができる。
に塗布・硬化することにより、第２の層間絶縁層８ｂを
形成する。次いで、得られた第２の層間絶縁層８ｂの表
面を粗化剤で処理することによって、粗化面を形成す
る。この後、触媒核付与、永久レジスト１０の形成、活
性化処理及び無電解銅めっきを行い、所定部分に外層導
体層９ｂ、パッド１２Ａ，１２Ｂ，１３及びバイアホー
ル１１を形成する。以上の工程を経ると、所望の電子回
路部品搭載用基板１が完成する。そして、このようにし
て得られた電子回路部品搭載用基板１上にベアチップＣ
1 を搭載すれば、図１のような電子回路部品搭載装置Ｍ
1 を得ることができる。
【００２１】さて、本実施例の電子回路部品搭載用基板
１によると、第１のパッド群の中央部に位置するインタ
ーナルパッド１２Ａは、いずれも外層導体層９ｂに接続
されることなく、バイアホール１１の上面に直接電気的
に接続されている。つまり、各インターナルパッド１２
Ａは、バイアホール１１を介して内層導体層９ａに電気
的に接続されていることになる。そのため、第１のパッ
ド群が形成されている第２の層間絶縁層８ｂ上におい
て、基板外周部への外層導体層９ａの引き出しを行う必
要がない。よって、インターナルパッド１２Ａの外側に
エクスターナルパッド１２Ｂが位置していたとしても、
配線を行う際にそれらが特に邪魔になるということもな
い。そして、上記のようにインターナルパッド１２Ａか
ら引き出される外層導体層９ｂが存在しなくなる結果、
エクスターナルパッド１２Ｂから引き出される外層導体
層９ｂを密に配線することが可能になる。即ち、従来の
構成に比べて、全体的に配線密度を高くすることができ
る。
１によると、第１のパッド群の中央部に位置するインタ
ーナルパッド１２Ａは、いずれも外層導体層９ｂに接続
されることなく、バイアホール１１の上面に直接電気的
に接続されている。つまり、各インターナルパッド１２
Ａは、バイアホール１１を介して内層導体層９ａに電気
的に接続されていることになる。そのため、第１のパッ
ド群が形成されている第２の層間絶縁層８ｂ上におい
て、基板外周部への外層導体層９ａの引き出しを行う必
要がない。よって、インターナルパッド１２Ａの外側に
エクスターナルパッド１２Ｂが位置していたとしても、
配線を行う際にそれらが特に邪魔になるということもな
い。そして、上記のようにインターナルパッド１２Ａか
ら引き出される外層導体層９ｂが存在しなくなる結果、
エクスターナルパッド１２Ｂから引き出される外層導体
層９ｂを密に配線することが可能になる。即ち、従来の
構成に比べて、全体的に配線密度を高くすることができ
る。
【００２２】また、本実施例では、ビルドアップ多層配
線層Ｂ1 ，Ｂ2 を構成する層間絶縁層８ａ，８ｂの形成
において、酸等に難溶性の感光性樹脂と酸等に可溶性の
耐熱性樹脂粒子とからなるアディティブ用接着剤が使用
されている。そのため、露光時にバイアホール形成用凹
部の底面に現像残りが生じにくい。よって、従来よりも
小径のバイアホール１１を容易にかつ確実に形成するこ
とができる。勿論、アディティブ法によって形成される
導体層９ａ，９ｂは、従来のサブトラクティブ法に従っ
て形成されるものに比べてファインなものになる。ゆえ
に、アディティブ法のような従来構造に比べて、配線密
度を高くすることができる。
線層Ｂ1 ，Ｂ2 を構成する層間絶縁層８ａ，８ｂの形成
において、酸等に難溶性の感光性樹脂と酸等に可溶性の
耐熱性樹脂粒子とからなるアディティブ用接着剤が使用
されている。そのため、露光時にバイアホール形成用凹
部の底面に現像残りが生じにくい。よって、従来よりも
小径のバイアホール１１を容易にかつ確実に形成するこ
とができる。勿論、アディティブ法によって形成される
導体層９ａ，９ｂは、従来のサブトラクティブ法に従っ
て形成されるものに比べてファインなものになる。ゆえ
に、アディティブ法のような従来構造に比べて、配線密
度を高くすることができる。
【００２３】以上述べたように、本実施例の電子回路部
品搭載用基板１によると、従来のものに比較して高密度
化及び小型化を達成することができる。なお、本実施例
ではビルドアップ多層配線層Ｂ1 ，Ｂ2 を両面に形成し
ているため、例えば表面Ｓ1のみに形成した場合より
も、高密度化及び小型化を図ることができる。
品搭載用基板１によると、従来のものに比較して高密度
化及び小型化を達成することができる。なお、本実施例
ではビルドアップ多層配線層Ｂ1 ，Ｂ2 を両面に形成し
ているため、例えば表面Ｓ1のみに形成した場合より
も、高密度化及び小型化を図ることができる。
【００２４】また、この電子回路部品搭載用基板１で
は、表面Ｓ1 及び裏面Ｓ2 にほぼ同じ厚さのビルドアッ
プ多層配線層Ｂ1 ，Ｂ2 が設けられている。このため、
両面板２の両側に付加する応力の大きさがほぼ等しくな
り、結果として応力が互いに相殺されやすくなる。よっ
て、反りにくい電子回路部品搭載用基板１を実現するこ
とができる。
は、表面Ｓ1 及び裏面Ｓ2 にほぼ同じ厚さのビルドアッ
プ多層配線層Ｂ1 ，Ｂ2 が設けられている。このため、
両面板２の両側に付加する応力の大きさがほぼ等しくな
り、結果として応力が互いに相殺されやすくなる。よっ
て、反りにくい電子回路部品搭載用基板１を実現するこ
とができる。
【００２５】なお、本発明は例えば次のように変更する
ことが可能である。 （１）図２には、別例の電子回路部品搭載用基板１８上
にベアチップＣ1 を搭載してなる電子回路部品搭載装置
Ｍ2 が示されている。この電子回路部品搭載用基板１８
では、表面Ｓ1 側だけに３層構造のビルドアップ多層配
線層Ｂ3 が設けられている。一方、第２のパッド群を構
成するパッド１３は、裏面Ｓ2 側に形成された導体層４
に接続されている。そして、裏面Ｓ2 側の導体層４は、
全体的にソルダーレジスト１９によって被覆されてい
る。このような構成であっても、実施例と同様の作用効
果を奏する。
ことが可能である。 （１）図２には、別例の電子回路部品搭載用基板１８上
にベアチップＣ1 を搭載してなる電子回路部品搭載装置
Ｍ2 が示されている。この電子回路部品搭載用基板１８
では、表面Ｓ1 側だけに３層構造のビルドアップ多層配
線層Ｂ3 が設けられている。一方、第２のパッド群を構
成するパッド１３は、裏面Ｓ2 側に形成された導体層４
に接続されている。そして、裏面Ｓ2 側の導体層４は、
全体的にソルダーレジスト１９によって被覆されてい
る。このような構成であっても、実施例と同様の作用効
果を奏する。
【００２６】（２）ビルドアップ多層配線層Ｂ1 〜Ｂ3
の積層数（層間絶縁層８ａ，８ｂの層数）は２層または
３層に限定されることはなく、１層のみまたは４層，５
層，６層，７層，８層…であってもよい。また、表面Ｓ
1 側の積層数及び裏面Ｓ2 側の積層数は、必ずしも同一
でなくてもよい。
の積層数（層間絶縁層８ａ，８ｂの層数）は２層または
３層に限定されることはなく、１層のみまたは４層，５
層，６層，７層，８層…であってもよい。また、表面Ｓ
1 側の積層数及び裏面Ｓ2 側の積層数は、必ずしも同一
でなくてもよい。
【００２７】（３）ベース基板として両面板２を使用し
た実施例に代え、４層板，５層板，６層板，７層板，８
層板等の多層板を使用してもよい。なお、低コスト化を
優先したい場合には両面板２を選択することが有利であ
り、さらなる高密度化・小型化を達成したい場合には多
層板を選択することが有利である。
た実施例に代え、４層板，５層板，６層板，７層板，８
層板等の多層板を使用してもよい。なお、低コスト化を
優先したい場合には両面板２を選択することが有利であ
り、さらなる高密度化・小型化を達成したい場合には多
層板を選択することが有利である。
【００２８】（４）第２の接続端子群を構成するパッド
１３上には、実施例のバンプ１４に代えてピン等を設け
ることが可能である。また、バンプ１４もピンも設けな
い構成とすることも勿論可能である。
１３上には、実施例のバンプ１４に代えてピン等を設け
ることが可能である。また、バンプ１４もピンも設けな
い構成とすることも勿論可能である。
【００２９】（５）部品搭載エリアは実施例のように１
つのみであってもよく、または複数であってもよい。 （６）第２のパッド群を構成するパッド１３は、裏面Ｓ
2 側のビルドアップ多層配線層Ｂ2 の全体にわたって設
けられていてもよい。この構成であると、より多くのパ
ッド１３を配置することができる。
つのみであってもよく、または複数であってもよい。 （６）第２のパッド群を構成するパッド１３は、裏面Ｓ
2 側のビルドアップ多層配線層Ｂ2 の全体にわたって設
けられていてもよい。この構成であると、より多くのパ
ッド１３を配置することができる。
【００３０】（７）ビルドアップ多層配線層Ｂ1 〜Ｂ3
を構成する導体層９ａ，９ｂは、無電解銅めっき以外の
金属めっき（例えば、無電解ニッケルめっきや無電解金
めっきなど）であってもよい。また、めっきのような化
学的成膜方法によって形成される金属層に代え、例えば
スパッタリング等の物理的薄膜方法によって形成される
金属層を選択することも可能である。
を構成する導体層９ａ，９ｂは、無電解銅めっき以外の
金属めっき（例えば、無電解ニッケルめっきや無電解金
めっきなど）であってもよい。また、めっきのような化
学的成膜方法によって形成される金属層に代え、例えば
スパッタリング等の物理的薄膜方法によって形成される
金属層を選択することも可能である。
【００３１】（８）電子回路部品搭載用基板１上に搭載
される電子回路部品は、実施例のベアチップ２のほか
に、例えばＢＧＡ，ＱＦＮ，ショートピンを持つＰＧＡ
等の半導体パッケージであってもよい。
される電子回路部品は、実施例のベアチップ２のほか
に、例えばＢＧＡ，ＱＦＮ，ショートピンを持つＰＧＡ
等の半導体パッケージであってもよい。
【００３２】（９）インターナルパッド１２Ａは、必ず
しもバイアホール１１の上面に直接接続されていなくて
もよく、例えば基板外周部まで延びていない短い外層導
体層９ｂを介してバイアホール１１に接続されていても
よい。
しもバイアホール１１の上面に直接接続されていなくて
もよく、例えば基板外周部まで延びていない短い外層導
体層９ｂを介してバイアホール１１に接続されていても
よい。
【００３３】ここで、特許請求の範囲に記載された技術
的思想のほかに、前述した実施例及び別例によって把握
される技術的思想をその効果とともに以下に列挙する。 （１） 請求項１，２において、前記ビルドアップ多層
配線層を構成する絶縁層は感光性樹脂からなること。こ
の構成であると、より高密度化及び小型化を達成でき
る。
的思想のほかに、前述した実施例及び別例によって把握
される技術的思想をその効果とともに以下に列挙する。 （１） 請求項１，２において、前記ビルドアップ多層
配線層を構成する絶縁層は感光性樹脂からなること。こ
の構成であると、より高密度化及び小型化を達成でき
る。
【００３４】（２） 請求項１，２において、前記ビル
ドアップ多層配線層を構成する絶縁層は、酸あるいは酸
化剤に難溶性の感光性樹脂と、酸あるいは酸化剤に可溶
性の耐熱性樹脂粒子とからなること。この構成である
と、よりいっそう高密度化及び小型化を達成できる。
ドアップ多層配線層を構成する絶縁層は、酸あるいは酸
化剤に難溶性の感光性樹脂と、酸あるいは酸化剤に可溶
性の耐熱性樹脂粒子とからなること。この構成である
と、よりいっそう高密度化及び小型化を達成できる。
【００３５】「アディティブ用接着剤： 絶縁層の形成
に使用される樹脂製接着剤であって、酸等に対して難溶
性の成分と可溶性の成分とを含むものをいう。」
に使用される樹脂製接着剤であって、酸等に対して難溶
性の成分と可溶性の成分とを含むものをいう。」
【００３６】
【発明の効果】以上詳述したように、請求項１に記載の
発明によれば、ビルドアップ多層配線層のバイアホール
を介して内層導体層に接続することとしたため、高密度
化及び小型化を達成することができる電子回路部品搭載
用基板を提供することができる。請求項２に記載の発明
によれば、よりいっそうの高密度化及び小型化を達成す
ることができる。さらに、配線設計が容易となる。
発明によれば、ビルドアップ多層配線層のバイアホール
を介して内層導体層に接続することとしたため、高密度
化及び小型化を達成することができる電子回路部品搭載
用基板を提供することができる。請求項２に記載の発明
によれば、よりいっそうの高密度化及び小型化を達成す
ることができる。さらに、配線設計が容易となる。
【図１】実施例の電子回路部品搭載用基板の概略断面
図。
図。
【図２】別例の電子回路部品搭載用基板の概略断面図。
１，１８…電子回路部品搭載用基板、２…ベース基板、
６…スルーホール、８ａ，８ｂ…絶縁層、９ａ…内層導
体層、１１…バイアホール、１２Ａ…第１の接続端子群
の中央部に位置する接続端子としてのインターナルパッ
ド、１３…第２の接続端子を構成する接続端子としての
パッド、Ｂ1 ，Ｂ2 ，Ｂ3 …ビルドアップ多層配線層。
６…スルーホール、８ａ，８ｂ…絶縁層、９ａ…内層導
体層、１１…バイアホール、１２Ａ…第１の接続端子群
の中央部に位置する接続端子としてのインターナルパッ
ド、１３…第２の接続端子を構成する接続端子としての
パッド、Ｂ1 ，Ｂ2 ，Ｂ3 …ビルドアップ多層配線層。
Claims (2)
- 【請求項１】スルーホールを有するベース基板の一方の
面の所定箇所に第１の接続端子群が形成され、その反対
側の面の少なくとも外周部に第２の接続端子群が形成さ
れ、第１の接続端子群と第２の接続端子群とがスルーホ
ールを介して電気的に接続されてなる電子回路部品搭載
用基板において、 前記ベース基板の第１の接続端子群が形成される側に
は、内層導体層と絶縁層とが交互に積層され、内層導体
層同士がバイアホールにて電気的に接続され、また内層
導体層がスルーホールと電気的に接続されたビルドアッ
プ多層配線層が形成されてなり、 前記第１の接続端子群は、該ビルドアップ多層配線層の
最外層に形成されるとともに、前記第１の接続端子群の
中央部に位置する接続端子は、バイアホールを介して前
記ビルドアップ多層配線層の内層導体層と電気的に接続
されてなることを特徴とする電子回路部品搭載用基板。 - 【請求項２】スルーホールを有するベース基板の一方の
面の所定箇所に第１の接続端子群が形成され、その反対
側の面の少なくとも外周部に第２の接続端子群が形成さ
れ、第１の接続端子群と第２の接続端子群とがスルーホ
ールを介して電気的に接続されてなる電子回路部品搭載
用基板において、 前記ベース基板の両面には、内層導体層と絶縁層とが交
互に積層され、内層導体層同士がバイアホールにて電気
的に接続され、また内層導体層がスルーホールと電気的
に接続されたビルドアップ多層配線層が形成されてな
り、 前記第１の接続端子群及び第２の接続端子群は、それぞ
れ該ビルドアップ多層配線層の最外層に形成されるとと
もに、前記第１の接続端子群の中央部に位置する接続端
子及び第２の接続端子群を構成する各接続端子は、バイ
アホールを介して前記ビルドアップ多層配線層の内層導
体層と電気的に接続されてなることを特徴とする電子回
路部品搭載用基板。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15189995A JP3181193B2 (ja) | 1995-06-19 | 1995-06-19 | 電子回路部品搭載用基板 |
| PCT/JP1996/002608 WO1998011605A1 (fr) | 1995-06-19 | 1996-09-12 | Carte de circuit permettant le montage de pieces electroniques |
| US09/412,877 US6384344B1 (en) | 1995-06-19 | 1999-10-05 | Circuit board for mounting electronic parts |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15189995A JP3181193B2 (ja) | 1995-06-19 | 1995-06-19 | 電子回路部品搭載用基板 |
| PCT/JP1996/002608 WO1998011605A1 (fr) | 1995-06-19 | 1996-09-12 | Carte de circuit permettant le montage de pieces electroniques |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH098459A true JPH098459A (ja) | 1997-01-10 |
| JP3181193B2 JP3181193B2 (ja) | 2001-07-03 |
Family
ID=26437241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15189995A Ceased JP3181193B2 (ja) | 1995-06-19 | 1995-06-19 | 電子回路部品搭載用基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3181193B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007227976A (ja) * | 2007-06-06 | 2007-09-06 | Ngk Spark Plug Co Ltd | 配線基板の製造方法、コンデンサ内蔵コア基板の製造方法、配線基板、コンデンサ内蔵コア基板 |
| USRE40947E1 (en) | 1997-10-14 | 2009-10-27 | Ibiden Co., Ltd. | Multilayer printed wiring board and its manufacturing method, and resin composition for filling through-hole |
| JP2010192915A (ja) * | 2010-04-05 | 2010-09-02 | Ngk Spark Plug Co Ltd | 配線基板、コンデンサ内蔵コア基板、コア基板本体 |
-
1995
- 1995-06-19 JP JP15189995A patent/JP3181193B2/ja not_active Ceased
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE40947E1 (en) | 1997-10-14 | 2009-10-27 | Ibiden Co., Ltd. | Multilayer printed wiring board and its manufacturing method, and resin composition for filling through-hole |
| JP2007227976A (ja) * | 2007-06-06 | 2007-09-06 | Ngk Spark Plug Co Ltd | 配線基板の製造方法、コンデンサ内蔵コア基板の製造方法、配線基板、コンデンサ内蔵コア基板 |
| JP4521017B2 (ja) * | 2007-06-06 | 2010-08-11 | 日本特殊陶業株式会社 | 配線基板の製造方法、コンデンサ内蔵コア基板の製造方法 |
| JP2010192915A (ja) * | 2010-04-05 | 2010-09-02 | Ngk Spark Plug Co Ltd | 配線基板、コンデンサ内蔵コア基板、コア基板本体 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3181193B2 (ja) | 2001-07-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1250033B1 (en) | Printed circuit board and electronic component | |
| TWI430728B (zh) | 製造具有焊料膏連接之電路化基板的方法 | |
| US6384344B1 (en) | Circuit board for mounting electronic parts | |
| US8464423B2 (en) | Method of manufacturing a printed circuit board having metal bumps | |
| WO1998011605A1 (fr) | Carte de circuit permettant le montage de pieces electroniques | |
| JP3181194B2 (ja) | 電子部品搭載用基板 | |
| JP2004247668A (ja) | 積層用中間配線部材、配線板及びそれらの製造方法 | |
| JP2005236067A (ja) | 配線基板と配線基板の製造方法、および半導パッケージ | |
| JP2002246756A (ja) | 多層プリント配線板及び多層プリント配線板の製造方法 | |
| JP3317652B2 (ja) | 多層プリント配線板 | |
| JP3181193B2 (ja) | 電子回路部品搭載用基板 | |
| JPH06314883A (ja) | 多層プリント配線基板及びその製造方法 | |
| JP3312022B2 (ja) | 電子部品搭載用基板 | |
| JP4480207B2 (ja) | 樹脂パッケージ基板 | |
| JP4863561B2 (ja) | プリント配線板の製造方法 | |
| JP2001237510A (ja) | プリント配線板 | |
| JP2005236220A (ja) | 配線基板と配線基板の製造方法、および半導パッケージ | |
| JP3135739B2 (ja) | 電子部品搭載用基板 | |
| JP3091051B2 (ja) | 電子部品搭載用基板 | |
| JP2000183532A (ja) | プリント配線板 | |
| JP4554741B2 (ja) | パッケージ基板 | |
| JP2000315867A (ja) | 多層プリント配線板 | |
| JP3718254B2 (ja) | 半導体パッケージおよび半導体装置 | |
| JP2000353775A (ja) | 導電性接続ピンおよびパッケージ基板 | |
| JPH1075057A (ja) | フレキシブル多層配線基板の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| RVOP | Cancellation by post-grant opposition |