JPH0984337A - 同期整流回路 - Google Patents

同期整流回路

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JPH0984337A
JPH0984337A JP7235037A JP23503795A JPH0984337A JP H0984337 A JPH0984337 A JP H0984337A JP 7235037 A JP7235037 A JP 7235037A JP 23503795 A JP23503795 A JP 23503795A JP H0984337 A JPH0984337 A JP H0984337A
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Abstract

(57)【要約】 【課題】 電源の効率的な活用を行うことのできる同期
整流回路を得る。 【解決手段】 同期整流回路は、一次巻線側と二次巻線
を備えた主トランスと、主トランス４２の一次側巻線に
供給される電力をスイッチングする主スイッチ４４と、
主トランス４２の一次側巻線と並列に接続され、主スイ
ッチ４４と逆動作して主トランス４２の一次側のリセッ
ト電圧をクランプする補助スイッチ４６ならびにコンデ
ンサ４７からなる直列回路と、主トランス４２の二次巻
線に並列に接続され主スイッチ４４に同期して動作する
第１および第２のＭＯＳ型ＦＥＴ５１、５２と、主トラ
ンス４２の二次巻線４８と第１のＦＥＴ５１のゲートと
の間に配置された第１のインピーダンス回路５４と、主
トランス４２の二次巻線４８と第２のＦＥＴ５２のゲー
トとの間に配置された第２のインピーダンス回路５７と
を備え、アクティブクランプ方式で同期整流を行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は例えばスイッチング
レギュレータのように電源の比較的高い効率が要求され
る分野で使用される同期整流回路に係わり、詳細には主
トランスの一次側のリセット電圧をクランプして二次側
の整流を同期整流器で行うようにしたアクティブクラン
プ方式の同期整流回路に関する。
【０００２】
【従来の技術】
【０００３】一般に、スイッチング電源は、高効率で所
定の電圧の直流出力を得る装置として提供されている。
このようなスイッチング電源において、整流回路の整流
素子としてダイオードを使用しているものがある（例え
ば、米国特許第５２２４０２５号公報等）。なお、スイ
ッチング素子にトランジスタを使用し、トランジスタオ
フ時に負荷に電流を流すためにダイオードを使用したス
イッチング電源も提供されている（特開平５−２７６７
４２号公報参照）。このようにスイッチング電源では、
整流回路の整流素子にダイオードを使用しているため、
順電圧の低減あるいは導通喪失を低減に限界があり、こ
の部分の損失が問題となる。
【０００４】そこで、整流回路の損失を少なくしたスイ
ッチング電源として、整流回路における整流素子にＭＯ
Ｓ型のＦＥＴ（電界効果トランジスタ）を採用した装置
が提案されている（例えば、特開平５−３１６７２５号
公報等）。このように整流回路の整流素子にＭＯＳ型の
ＦＥＴを使用すれば、整流回路の損失を低減させること
ができる。
【０００５】ところで、スイッチや整流素子によって構
成される半導体素子を使用した整流回路では、スイッチ
ング時に発生するサージ電圧が問題となる。従来の整流
回路では、これを例えばＲＣスナバ等を用いることで低
減していた。
【０００６】これに対して整流回路にアクティブクラン
プ方式を採用すると、トランスの一次側のリセット電圧
をクランプすることで無損失でサージ電圧を抑制するこ
とが可能になる。また、このようにリセット電圧をクラ
ンプすることで、耐圧の低い半導体素子、すなわち低導
通損失品を使用することができる。
【０００７】一方、ＭＯＳ型のＦＥＴを使用した整流回
路では、そのゲートに印加する駆動波形は方形波である
ことが望ましい。整流素子にＭＯＳ型のＦＥＴを用い、
そのゲートを主トランスの二次巻線の電圧で駆動する場
合、その電圧波形が矩形波ではないようなときには、ア
クティブクランプ方式を採用することにより、これを矩
形波にすることができる。したがって、同期整流方式の
回路にアクティブクランプ方式を適用することにより、
同期整流方式の効果をさらに高めることが可能である。
【０００８】図８は従来のアクティブクランプ方式の同
期整流回路を表わしたものである。この同期整流回路で
入力電源１１の高電位側には主トランス１２の一次巻線
１３の巻き始めが接続されており、この巻き終わりは主
スイッチ１４のドレインに接続されている。この主スイ
ッチ１４のソースは入力電源１１の低電位側に接続され
ている。この同期整流回路には、補助スイッチ１６が設
けられている。補助スイッチ１６のソースは一次巻線１
３の巻き終わりに接続され、ドレインはコンデンサ１７
の一端に接続されている。このコンデンサ１７の他端
は、一次巻線１３の巻き始めに接続されている。
【０００９】主トランス１２の二次巻線１８の巻き始め
はＭＯＳ型のＦＥＴ２１のドレインに接続され、この二
次巻線１８の巻き終わりは他のＭＯＳ型のＦＥＴ２２の
ドレインに接続されている。２つのＦＥＴ２１、２２の
ソースは互いに接続されており、二次巻線１８の巻き始
めはＦＥＴ２２のゲートに接続されている。この二次巻
線１８の巻き終わりはＦＥＴ２１のゲートに接続されて
いる。また、チョークコイル２３はその一端がＦＥＴ２
１のドレインに接続されており、他端はコンデンサ２４
の一端に接続されている。このコンデンサ２４の他端
は、ＦＥＴ２１のソースに接続されている。
【００１０】コンデンサ２４の両端には負荷抵抗２５が
接続されている。この同期整流回路ではチョークコイル
２３とコンデンサ２４接続点に現われたコンバータの出
力を制御回路２７に入力する。なお、本明細書では、一
般に、主トランス、整流素子、出力ＬＣフィルタで構成
される基本回路の部分をコンバータと呼ぶことにする。
【００１１】制御回路２７は、主スイッチ制御パルス２
８と、補助スイッチ制御パルス２９を出力するようにな
っている。主スイッチ制御パルス２８は主スイッチ１４
のゲートに入力され、補助スイッチ制御パルス２９は補
助スイッチ１６のゲートに入力されるようになってい
る。なお、この図で示している各ダイオード３１、３
２、３３、３４は、それぞれ補助スイッチ１６、主スイ
ッチ１４、ＦＥＴ２２、２１の寄生ダイオードである。
また、ダイオード３２と並列に接続されたコンデンサ３
６は主スイッチ１４のドレイン・ソース間の寄生容量で
あり、コンデンサ３７、３８はＦＥＴ２１、２２のゲー
ト・ソース間の寄生容量である。
【００１２】このような同期整流回路の動作を、図８お
よび図９を参照して次に説明する。なお、主トランス１
２の一次巻線１３の巻数をＮP とし、二次巻線１８の巻
数をＮS とする。コンデンサ１７の両端の電圧をＶC と
する。
【００１３】図９はこの同期整流回路の各部の動作波形
を示したものである。同図（ａ）は主スイッチ制御パル
ス２８の波形変化を示しており、時刻ｔ0 に主スイッチ
１４がターンオンし、時刻ｔ1 にターンオフする。同図
（ｂ）は補助スイッチ制御パルス２９の波形変化を示し
ており、時刻ｔ2 に補助スイッチ１６がターンオンす
る。同図（ｃ）は主トランス１２の一次巻線１３の電圧
波形を示したものであり、同図（ｄ）は主トランス１２
の一次側励磁電流を表わしている。時刻ｔ3 に主トラン
ス１２のリセット電圧が最大になり、さらに、時刻ｔ4
には同図（ｂ）に示すように補助スイッチ１６がターン
オフし、時刻ｔ5 には再び主スイッチ１４がターンオン
する。同図（ｅ）はＭＯＳ型のＦＥＴ２２のゲートの電
圧波形を示しており、同図（ｆ）は他のＭＯＳ型のＦＥ
Ｔ２１のゲートの電圧波形を示している。
【００１４】この図９（ａ）と図９（ｂ）に示されるよ
うに、主スイッチ制御パルス２８と補助スイッチ制御パ
ルス２９は互いに逆の波形変化を示すように逆動作を行
う。また、これらは共通した“オフ”状態の期間ｔ1 〜
ｔ2 、ｔ4 〜ｔ5 を有している。
【００１５】期間ｔ0 〜ｔ1 において、時刻ｔ0 で主ス
イッチ１４がターンオンする。このとき、同図（ｃ）に
も示すように主トランス１２の一次巻線１３には正の電
圧が加わる。すると、二次巻線１８には、巻き始めが正
となる電圧ＶIN・ ＮS ／Ｎ P が発生する。この巻線電
圧によって、同図（ｅ）にＦＥＴ２２のゲート電圧波形
として示すようにＦＥＴ２２のゲートが順バイアスさ
れ、ＦＥＴ２２はオン状態となる。
【００１６】一方、ＦＥＴ２２のオン時電圧降下分は通
常０．２Ｖ程度であるが、これによって同図（ｆ）に示
すようにＦＥＴ２１のゲートが逆バイアスされる。この
ためＦＥＴ２１はオフ状態となっている。この状態で
は、負荷電流は、二次巻線１８の巻き始めからチョーク
コイル２３、負荷抵抗２５、ＦＥＴ２２のソース、ドレ
イン、二次巻線１８の巻き終わりに示す順路で流れるこ
とになる。
【００１７】また、期間ｔ0 〜ｔ1 の区間で、補助スイ
ッチ１６はオフ状態となっており、このときドレイン・
ソース間にはＶCN＋ＶC の値の電圧が印加されている。
【００１８】次の期間ｔ1 〜ｔ2 では、主スイッチ１４
と補助スイッチ１６が共にオフ状態となっている。期間
ｔ0 〜ｔ1 で主トランス１２に蓄積された磁気エネルギ
は、このときに一次巻線１３の巻き終わりから補助スイ
ッチ１６の寄生ダイオード３１のアノードからカソード
を経てコンデンサ１７、一次巻線１３の巻き始めへのル
ートでこのコンデンサ１７に吸収される。
【００１９】さらに次の期間ｔ2 〜ｔ3 では、補助スイ
ッチ１６がオン状態となっている。このため、期間ｔ1
〜ｔ2 に引き続いて、主トランス１２に蓄積された磁気
エネルギが今度は主トランス１２の一次巻線１３の巻き
終わりから補助スイッチ１６のソース、ドレイン、コン
デンサ１７および一次巻線１３の巻き始めを順に経るル
ートでこのコンデンサ１７に吸収される。補助スイッチ
１６は、期間ｔ1 〜ｔ 3 の間でターンオンすればよい。
【００２０】次の期間ｔ3 〜ｔ4 では、期間ｔ1 〜ｔ3
の間にコンデンサ１７蓄積されたエネルギが再び主トラ
ンス１２に吸収される。その経路は、コンデンサ１７か
ら補助スイッチ１６のドレイン、ソース、一次巻線１３
の巻き終わり、一次巻線１３の巻き始め、コンデンサ１
７を順に辿るルートとなる。
【００２１】時刻ｔ4 に補助スイッチ１６がターンオフ
する。この後の期間ｔ4 〜ｔ5 には、主スイッチ１４の
ドレイン・ソース間の寄生容量３６に蓄積されていたエ
ネルギが主トランス１２に吸収される。その経路は、寄
生容量３６から一次巻線１３の巻き終わり、一次巻線１
３の巻き始め、入力電源１１の高電位側、入力電源１１
の低電位側、寄生容量３６を順に辿るルートとなる。
【００２２】そこで、主トランス１２の一次インダクタ
ンスとコンデンサ１７の時定数がコンバータのスイッチ
ング周期と比較して十分大きくなるようにコンデンサ１
７の容量を選択することにより、周期ｔ1 〜ｔ4 で主ト
ランス１２のリセット電圧はコンデンサ１７によってク
ランプされたほぼ直線近似的な共振波形となる。また、
周期ｔ4 〜ｔ5 では、主トランス１２の一次インダクタ
ンスと寄生容量３６による急速な立ち下がりの共振波形
となる。この結果、主トランス１２のリセット電圧は、
ほぼ矩形波に近い波形となる。
【００２３】期間ｔ1 〜ｔ5 では、主トランス１２の一
次巻線１３および二次巻線１８の巻き終わりに正の電圧
が加わって、二次巻線１８にはＶC ・ＮS ／ＮP の値の
電圧が発生する。この巻線電圧によってゲートが順バイ
アスされたＦＥＴ２１はオン状態となる。一方、このＦ
ＥＴ２１の電圧降下分は通常で０．２Ｖ程度であるが、
これによってゲートが逆バイアスされた他のＦＥＴ２２
はオフ状態となる。チョークコイル２３は、期間ｔ0 〜
ｔ1 の間に蓄積されたエネルギを期間ｔ1 〜ｔ 5 で負荷
抵抗２５に放出する。このときの負荷電流は、チョーク
コイル２３、負荷抵抗２５、ＦＥＴ２１のソース、ドレ
イン、チョークコイル２３のルートで流れることにな
る。
【００２４】このように２つのＦＥＴ２１、２２のゲー
トを主トランス１２の二次巻線１８によって駆動するこ
とによって、これらＦＥＴ２１、２２の動作を主スイッ
チ１４の動作と同期することができ、整流回路が構成さ
れる。
【００２５】以上説明した従来の同期整流回路では、主
スイッチ１４がオフとなる期間ｔ1〜ｔ5 において、主
トランス１２のリセット電圧がほぼ矩形波となる。この
ため、ＭＯＳ型のＦＥＴ２１のゲート端子にこのＦＥＴ
２１が十分オンするのに必要な電圧をほぼ一定に印加し
つづけることができ、この同期整流回路の損失を小さく
することができる。また、コンバータの入力条件や負荷
条件が変化しても、主トランス１２のリセット電圧が大
きく変化しない。このため、コンバータの入力変動や負
荷変動に対して、ＦＥＴ２１を安定して駆動することが
できる。
【００２６】また、主トランス１２のリセット電圧のピ
ーク値を小さくすることができる。このため、主スイッ
チ１４およびＭＯＳ型のＦＥＴ２２に低耐圧の部品、す
なわち低オン抵抗で低寄生容量の部品を使用することが
でき、損失を小さくすることができるという利点があ
る。
【００２７】
【発明が解決しようとする課題】ところで、この従来の
アクティブクランプ方式の同期整流回路では、同期整流
器の制御端子（図でＭＯＳ型のＦＥＴ２１、２２のゲー
ト）を主トランス１２の二次巻線１８で駆動している。
二次巻線電圧は、コンバータのメイン回路の設計により
決定される。このため、同期整流器の制御端子に最適な
駆動電圧を印加することができない場合があり、整流回
路の損失が大きくなる場合があった。
【００２８】また、例えば、図９（ｅ）における時刻ｔ
0 、ｔ5 、…、あるいは図９（ｆ）における時刻ｔ1 、
…に示すような同期整流器のターンオン時に、同期整流
器の寄生容量に大きな充電電流が流れる。このため、同
期整流器の寄生容量と主トランスのリーケージインダク
タンス、電流ラインの寄生インダクタンス等による共振
により、同期整流器の制御端子と共通端子（図でＭＯＳ
型のＦＥＴ２１、２２のドレインあるいはソース）との
間に大きな値のリンキング電圧が発していた。したがっ
て、同期整流器には耐圧の大きな素子を使用しなければ
ならず、整流回路の損失が大きくなるという問題があっ
た。
【００２９】さらに、主トランスの二次巻線電圧がコン
バータのメイン回路の設計により決定されるため、特に
出力電圧の高いコンバータであって、入力電圧が高い場
合等には、主トランス１２の二次巻線１８の電圧が同期
整流器の制御端子を駆動するために大きくなりすぎる場
合があり、同期整流器の駆動損失が同様に大きくなる場
合があった。
【００３０】そこで本発明の目的は、電源の効率的な活
用を行うことのできる同期整流回路を提供することにあ
る。
【００３１】
【課題を解決するための手段】請求項１記載の発明で
は、（イ）一次巻線および二次巻線を有する主トランス
と、（ロ）この主トランスの一次側巻線と直列に接続さ
れ、かつ主トランスの一次巻線に供給される入力電源か
らの電流をオンオフする主スイッチと、（ハ）主トラン
スの一次側巻線と並列に接続され、かつ主スイッチと逆
動作して主トランスの一次側のリセット電圧をクランプ
するクランプ用スイッチならびにコンデンサからなる直
列回路と、（ニ）主トランスの二次巻線に並列に接続さ
れ、主スイッチに同期して動作する第１および第２の同
期整流器からなる直列回路と、（ホ）主トランスの二次
巻線と第１の同期整流器の制御側の端子との間に配置さ
れた第１のインピーダンス回路と、（ヘ）主トランスの
二次巻線と第２の同期整流器の制御側の端子との間に配
置された第２のインピーダンス回路とを具備しアクティ
ブクランプ方式で同期整流を行うことを特徴としてい
る。
【００３２】すなわち、請求項１記載の発明では、第１
および第２の同期整流器の制御側の端に第１および第２
のインピーダンス回路を介して接続し、リンギング電圧
を無くして効率的に整流ができるようにしている。
【００３３】請求項２記載の発明では、（イ）一次巻線
および二次巻線を有する主トランスと、（ロ）この主ト
ランスの一次側巻線と直列に接続され、かつ主トランス
の一次巻線に供給される入力電源からの電流をオンオフ
する主スイッチと、（ハ）主スイッチに並列に接続さ
れ、かつ主スイッチと逆動作して主トランスの一次側の
リセット電圧をクランプするクランプ用スイッチならび
にコンデンサからなる直列回路と、（ニ）主トランスの
二次巻線に並列に接続され主スイッチに同期して動作す
る第１および第２の同期整流器からなる直列回路と、
（ホ）主トランスの二次巻線と第１の同期整流器の制御
側の端子との間に配置された第１のインピーダンス回路
と、（ヘ）主トランスの二次巻線と第２の同期整流器の
制御側の端子との間に配置された第２のインピーダンス
回路とを具備しアクティブクランプ方式で同期整流を行
うことを特徴としている。
【００３４】すなわち、請求項２記載の発明では、第１
および第２の同期整流器の制御側の端に第１および第２
のインピーダンス回路を介して接続し、リンギング電圧
を無くして効率的に整流ができるようにしている。ま
た、主スイッチと逆動作して主トランスの一次側のリセ
ット電圧をクランプするクランプ用スイッチならびにコ
ンデンサからなる直列回路を、主スイッチに並列接続し
てなる同期整流回路であっても、第１および第２のイン
ピーダンス回路を第１および第２の同期整流器の制御側
の端に接続することにより、リンギング電圧を無くして
効率的に整流ができる。
【００３５】請求項３記載の発明では、第１および第２
のインピーダンス回路は、第１および第２の同期整流器
の制御側の端子と主トランスの二次巻線との間に抵抗と
ダイオードからなる並列回路を接続し、かつダイオード
のアノードが制御側の端子側になるように接続したこと
を特徴としている。
【００３６】請求項４記載の発明では、第１および第２
のインピーダンス回路は、第１および第２の同期整流器
の制御側の端子と主トランスの二次巻線との間にコンデ
ンサを接続したことを特徴としている。
【００３７】請求項５記載の発明では、第１および第２
のインピーダンス回路は、第１および第２の同期整流器
の制御側の端子と主トランスの二次巻線との間に、コン
デンサと、抵抗およびダイオードからなる並列回路とを
直列接続した回路を接続し、かつダイオードのアノード
が制御側の端子側になるように接続したことを特徴とし
ている。
【００３８】
【発明の実施の形態】以下本発明の実施の形態を実施例
を基に詳細に説明する。
【００３９】図１は本発明の第１の実施例における同期
整流回路の構成を示したものである。この同期整流回路
で入力電源４１の高電位側には主トランス４２の一次巻
線４３の巻き始めが接続されており、この巻き終わりは
主スイッチ４４のドレインに接続されている。この主ス
イッチ４４のソースは入力電源４１の低電位側に接続さ
れている。この同期整流回路には、補助スイッチ４６が
設けられている。補助スイッチ４６のソースは一次巻線
４３の巻き終わりに接続され、ドレインはコンデンサ４
７の一端に接続されている。このコンデンサ４７の他端
は、一次巻線４３の巻き始めに接続されている。
【００４０】主トランス４２の二次巻線４８の巻き始め
は、ＭＯＳ型のＦＥＴ（電界効果トランジスタ）５２の
ドレインに接続され、この二次巻線４８の巻き終わりは
他のＭＯＳ型のＦＥＴ５１のドレインに接続されてい
る。二つのＦＥＴ５１、５２のソースは互いに接続され
ている。主トランス４２の二次巻線４８の巻き始めは第
１のインピーダンス回路５４（構成の詳細は後述する）
を経由してＦＥＴ５１のゲートに接続されている。主ト
ランス４２の二次巻線４８の巻き終わりは第２のインピ
ーダンス回路５７（構成の詳細は後述する）を経由して
ＦＥＴ５２のゲートに接続されている。
【００４１】また、チョークコイル５８の一端はＦＥＴ
５２のドレインに接続され、他端はコンデンサ５９の一
端に接続されている。このコンデンサ５９の他端は、Ｆ
ＥＴ５２のソースに接続されている。コンデンサ５９の
両端には、負荷抵抗６１が接続されている。コンデンサ
５９の一端側のコンバータの出力６２は制御回路６３に
入力される。制御回路６３からは主スイッチ４４を制御
する主スイッチ制御パルス６４と、補助スイッチ４６を
制御する補助スイッチ制御パルス６５が出力される。主
スイッチ制御パルス６４は主スイッチ４４のゲートに入
力され、補助スイッチ制御パルス６５は補助スイッチ４
６のゲートに入力される。
【００４２】なお、この図で示している各ダイオード７
１〜７４は、それぞれ補助スイッチ４６、主スイッチ４
４、ＦＥＴ５１、５２の寄生ダイオードである。また、
ダイオード７２と並列に接続されたコンデンサ７５は主
スイッチ４４のドレイン・ソース間の寄生容量である。
各ＦＥＴ５１、５２のゲート・ソース間に接続されたコ
ンデンサ７６、７７は、それぞれＦＥＴ５１、５２のゲ
ート・ソース間寄生容量である。本発明の第一の実施例
においては、主トランス４２の一次巻線４３、二次巻線
４８の巻数をそれぞれＮP 、ＮS とする。
【００４３】次に、第１のインピーダンス回路５４の構
成を説明する。第１のインピーダンス回路５４は、抵抗
８０とダイオード８１とを具備し、次のように構成され
ている。すなわち、抵抗８０の一端およびダイオード８
１のカソードは二次巻線４８の巻き始めに接続されてお
り、抵抗８０の他端およびダイオード８１のアノードは
ＦＥＴ５１のゲートに接続されている。
【００４４】また、第２のインピーダンス回路５７の構
成を説明する。第２のインピーダンス回路５７は、抵抗
８２とダイオード８３とを具備し、次のように構成され
ている。すなわち、抵抗８２の一端およびダイオード８
３のカソードは二次巻線４８の巻き終わりに接続されて
おり、抵抗８２の他端およびダイオード８３のアノード
はＦＥＴ５２のゲートに接続されている。
【００４５】このような同期整流回路の動作を、図１お
よび図２を参照して説明する。
【００４６】図２（ａ）は主スイッチ制御パルス６４の
波形変化を示しており、時刻ｔ0 に主スイッチ４４がタ
ーンオンし、時刻ｔ1 にターンオフする。同図（ｂ）は
補助スイッチ制御パルス６５の波形変化を示しており、
時刻ｔ2 に補助スイッチ４６がターンオンする。同図
（ｃ）は主トランス４２の一次巻線４３の電圧波形を示
したものであり、同図（ｄ）は主トランス４２の一次側
励磁電流を表わしている。時刻ｔ3 に主トランス４２の
リセット電圧が最大になり、さらに、時刻ｔ4 には同図
（ｂ）に示すように補助スイッチ４６がターンオフし、
時刻ｔ5 には再び主スイッチ４４がターンオンする。同
図（ｅ）はＭＯＳ型のＦＥＴ５１のゲートの電圧波形を
示しており、同図（ｆ）は他のＭＯＳ型のＦＥＴ５２の
ゲートの電圧波形を示している。
【００４７】この図２において、同図（ａ）と同図
（ｂ）に示されるように、主スイッチ制御パルス６４と
補助スイッチ制御パルス６５は互いに逆の波形変化を示
すように逆動作を行う。また、これらは共通した“オ
フ”状態の期間ｔ1 〜ｔ2 、ｔ4 〜ｔ5 を有している。
【００４８】ここで、時刻ｔ0 で主スイッチ４４がター
ンオンすると、主トランス４２の一次巻線４３の巻き始
めには、同図（ｃ）にも示すように電源１１の高電位側
から正の電圧が加わる。このとき、主トランス４２の二
次巻線４８には、その巻き始めが正となる電圧ＶIN・
ＮS ／ＮP が発生する。
【００４９】以後、期間ｔ0 〜ｔ1 においては、主スイ
ッチ４４がオン状態となっている。したがって、電流の
経路は、電源４１の高電位側、主トランス４２の一次巻
線４３の巻き始め、同一次巻線４３の巻き終わり、主ス
イッチ４４のドレイン、同ソース、電源４１の低電位側
の順を辿るものとなる。このため、図３（ｃ）に示すよ
うに、主トランス４２の一次巻線４３に流れる電流が時
刻の経過に伴って増加する。
【００５０】ここで時刻ｔ0 において主トランス４２の
二次巻線４８に発生した巻線電圧は、第１のインピーダ
ンス回路５４の抵抗８０を介してＦＥＴ５１のゲートに
印加される。すると、ＦＥＴ５１のゲートには、二次巻
線４８の巻き始め、抵抗８０、ＦＥＴ５１のゲート・ソ
ース（ゲート・ソース間寄生容量（コンデンサ７
６））、ダイオード７３のアノード、同カソード、二次
巻線４８の巻き終わりのルートを順に辿って充電電流が
流れる。この充電電流は、図２（ｅ）に示すように、抵
抗８０とコンデンサ７６の時定数曲線に沿った緩やかな
立ち上がりとなる。したがって、ＦＥＴ５１は緩やかに
ターンオンする。
【００５１】一方、期間ｔ0 では、ＦＥＴ５２のゲート
・ソース間の寄生容量（コンデンサ７７）に期間ｔ0 よ
り前の期間に蓄えられた電荷が、ＦＥＴ５２のゲート、
ダイオード７３のアノード・カソード、二次巻線４８の
巻終わり側・巻き始め、ＦＥＴ５２のドレイン・ソース
のルートを順に辿って放電されることになる。これによ
り、ＦＥＴ５２が急激にターンオフする。
【００５２】そして、時刻ｔ0 〜時刻ｔ1 の期間では、
負荷抵抗６１に流れる負荷電流は、主トランス４２の二
次巻線４８の巻き始め、チョークコイル５８、負荷抵抗
６１、ＦＥＴ５１のソース、同ドレイン、二次巻線４８
の巻き終わりのルートを順に辿って流れる。
【００５３】また、図２（ｂ）に示したように期間ｔ0
〜ｔ1 では補助スイッチ４６がオフ状態を示している。
このとき、補助スイッチ４６のドレイン・ソース間に
は、Ｖ IN＋ＶC の電圧が印加されている。
【００５４】期間ｔ1 〜ｔ5 におけるコンバータの一次
側の動作は図８に示した従来の同期整流回路と同様であ
り、これらの説明は省略する。
【００５５】この時刻ｔ1 において、主スイッチ４４が
ターンオフすると、主トランス４２の各巻線４３、４８
にはリセット電圧が発生する。これにより、主トランス
４２の二次巻線４８には、電圧（ＶC ・ＮS ／ＮP ）が
発生する。この巻線電圧によって、二次巻線４８の巻き
終わり、抵抗８２、ＦＥＴ５２のゲート・同ソース（コ
ンデンサ７７）、ダイオード７４のアノード、同カソー
ド、二次巻線４８の巻き始めのルートを順に辿ってＦＥ
Ｔ５２のゲートに充電電流が流れる。この充電電流は、
図３（ｆ）に示すように、抵抗８２とコンデンサ７７の
時定数曲線に沿った緩やかな立ち上がりとなる。したが
って、ＦＥＴ５２は緩やかにターンオンする。
【００５６】一方、時刻ｔ1 において、ＦＥＴ５１のゲ
ート・ソース間の寄生容量（コンデンサ７７）に時刻ｔ
1 より前の期間に蓄えられた電荷は、ＦＥＴ５１のゲー
ト、二次巻線４８の巻き始め・同巻き終わり、ＦＥＴ５
１のドレイン・ソースのルートを順に辿って急激に放電
されることになる。したがって、ＦＥＴ５１は、急激に
ターンオフする。
【００５７】したがって、チョークコイル５８は、期間
ｔ0 〜ｔ1 の間に蓄積されたエネルギを、その後の期間
ｔ1 〜ｔ5 で負荷抵抗６１に放出する。この負荷電流
は、チョークコイル５８、負荷抵抗６１、ＦＥＴ５２の
ソース・ドレイン、チョークコイル５８のルートを順に
辿って流れる。
【００５８】このように本発明の第１の実施例によれ
ば、２つのＦＥＴ５１、５２のゲートに流入する充電電
流の最大値を抵抗８０、８２により制限し、充電電流を
時定数曲線に沿ったものにしている。これにより、ＦＥ
Ｔ５１、５２の各ゲートに発生するリンギング電圧を低
減することができる。したがって、ＦＥＴ５１、５２
に、低耐圧品を使用することができる。言い換えれば、
低いオン抵抗で、低い寄生容量のＦＥＴを使用すること
ができる。
【００５９】また、ＦＥＴ５１、５２のゲートに抵抗８
０、８２を接続したままの状態の場合、ＦＥＴ５１、５
２のゲート・ソース間寄生容量（コンデンサ７６、７
７）から流出する放電電流が抵抗８０、８２で制限され
る。この電流の制限に伴ってＦＥＴ５１、５２のターン
オフが遅れてしまい、整流回路の損失が大きくなる。
【００６０】そこで、各抵抗８０、８２にダイオード８
１、８３をそれぞれ接続し、各ＦＥＴ５１、５２のゲー
ト・ソース間寄生容量（コンデンサ７６、７７）に蓄え
られた電荷を、ダイオード８１、８３を介して急激に放
電させている。これにより、ＦＥＴ５１、５２を急激に
ターンオフさせることができ、ＦＥＴ５１、５２のター
ンオフの遅れによる損失を小さくすることができる。
【００６１】図３に、本発明の第２の実施例を示す。第
２の実施例は第１の実施例とほぼ同一構成をしており、
第１のインピーダンス回路と第２のインピーダンス回路
の構成のみが異なるだけである。したがって、第１のイ
ンピーダンス回路と第２のインピーダンス回路の構成に
ついて以下に説明し、他の構成については第１の実施例
の構成要素と第２の構成要素が同一のものには同一符号
を付して、回路構成の説明を省略する。
【００６２】図３において、第１のインピーダンス回路
５４ａは、コンデンサ８５を具備し、次のように構成さ
れている。すなわち、コンデンサ８５の一端はＦＥＴ５
１のゲートに接続されており、コンデンサ８５の他端は
二次巻線４８の巻き始めに接続されている。なお、ＦＥ
Ｔ５１のゲート電圧が不安定にならないようにするた
め、ＦＥＴ５１のゲートに抵抗８７の一端を接続し、抵
抗８７の他端をＦＥＴ５１のソースに接続している。
【００６３】第２のインピーダンス回路５７ａはコンデ
ンサ８６を具備し、次のように構成されている。すなわ
ち、コンデンサ８６の一端はＦＥＴ５２のゲートに接続
されており、コンデンサ８６の他端は二次巻線４８の巻
き終わりに接続されている。なお、ＦＥＴ５２のゲート
電圧が不安定にならないようにするため、ＦＥＴ５２の
ゲートに抵抗８８の一端を接続し、抵抗８８の他端をＦ
ＥＴ５２のソースに接続している。
【００６４】なお、コンデンサ８５、８６の静電容量を
ＣG1、ＣG2とし、寄生容量コンデンサ７６、７７の静電
容量をＣi1、Ｃi2とする。
【００６５】このような第２の実施例の同期整流回路の
動作について、図３および図４を参照して説明する。
【００６６】図４（ａ）は主スイッチ制御パルス６４の
波形変化を示しており、時刻ｔ0 に主スイッチ４４がタ
ーンオンし、時刻ｔ1 にターンオフする。同図（ｂ）は
補助スイッチ制御パルス６５の波形変化を示しており、
時刻ｔ2 に補助スイッチ４６がターンオンする。同図
（ｃ）は主トランス４２の一次巻線４３の電圧波形を示
したものであり、同図（ｄ）は主トランス４２の一次側
励磁電流を表わしている。時刻ｔ3 に主トランス４２の
リセット電圧が最大になり、さらに、時刻ｔ4 には同図
（ｂ）に示すように補助スイッチ４６がターンオフし、
時刻ｔ5 には再び主スイッチ４４がターンオンする。同
図（ｅ）はＭＯＳ型のＦＥＴ５１のゲートの電圧波形を
示しており、同図（ｆ）は他のＭＯＳ型のＦＥＴ５２の
ゲートの電圧波形を示している。
【００６７】この図４においても図２の説明と同様に、
主スイッチ制御パルス６４と補助スイッチ制御パルス６
５は互いに逆の波形変化を示すように逆動作を行う（同
図（ａ）、同図（ｂ）参照）。また、これらは共通した
“オフ”状態の期間ｔ1 〜ｔ 2 、ｔ4 〜ｔ5 を有してい
る。
【００６８】ここで時刻ｔ0 において、主スイッチ４４
がターンオンする。すると、主トランス４２の二次巻線
４８には、電圧（ＶIN・ ＮS ／ＮP ）が発生する。こ
の巻線電圧は、第１のインピーダンス回路５４ａのコン
デンサ８５を介してＦＥＴ５１のゲートに印加される。
これにより、ＦＥＴ５１のゲートには、二次巻線４８の
巻き始め、コンデンサ８５、ＦＥＴ５１のゲート・ソー
ス（ゲート・ソース間寄生容量（コンデンサ７６））、
ダイオード７３のアノード、同カソード、二次巻線４８
の巻き終わりのルートを順に辿るように、急激に充電電
流が流れる。この充電電流は、図４（ｅ）に示すよう
に、急激な立ち上がりとなる。したがって、ＦＥＴ５１
は急速にターンオンする。なお、ＦＥＴ５１のゲート・
ソース間には、図４（ｅ）に示すように、コンデンサ７
６とコンデンサ８５の分圧電圧〔Ｖ IN・（ＮS ／ＮP ）
・（ＣG1／ＣG1＋Ｃi1）〕が印加されることになる。
【００６９】一方、期間ｔ0 では、ＦＥＴ５２のゲート
・ソース間の寄生容量（コンデンサ７７）に蓄えられた
電荷は、ＦＥＴ５２のゲート、コンデンサ８６、二次巻
線４８の巻終わり・巻き始め、ＦＥＴ５２のドレイン・
ソースのルートを順に辿って急激に放電する（図４
（ｆ）参照）。これにより、ＦＥＴ５２が急激にターン
オフする。
【００７０】期間ｔ1 〜ｔ5 におけるコンバータの一次
側の動作は図８に示した従来の同期整流回路と同様であ
り、これらの説明は省略する。また、時刻ｔ0 〜時刻ｔ
1までのコンバータの一次側の動作は、図１および図２
の動作説明と同様であるので説明を省略する。
【００７１】また、時刻ｔ1 に達すると、主スイッチ１
４がターンオフする。すると、主トランス４２の各巻線
４３および４８にはリセット電圧ＶC および同巻線電圧
ＶC・ＮS ／ＮP が発生する。この巻線電圧によりＦＥ
Ｔ５２のゲートには、二次巻線４８の巻き終わり、コン
デンサ８６、ＦＥＴ５２のゲート・同ソース（コンデン
サ７７）、ダイオード７４のアノード、同カソード、二
次巻線４８の巻き始めのルートを順に辿るように、急激
に充電電流が流れる。この充電電流は、図４（ｆ）に示
すように、急激な立ち上がりとなる。したがって、ＦＥ
Ｔ５２は急速にターンオンする。なお、ＦＥＴ５２のゲ
ート・ソース間には、図４（ｆ）に示すように、コンデ
ンサ７７およびコンデンサ８６で分圧された電圧〔ＶC
・（ＮS／ＮP ）・（ＣG2／ＣG2＋Ｃi2）〕が印加され
ることになる。
【００７２】一方、時刻ｔ1 においては、ＦＥＴ５１の
ゲート・ソース間の寄生容量（コンデンサ７７）に時刻
ｔ0 〜時刻ｔ1 で蓄えられた電荷は、ＦＥＴ５１のゲー
ト、コンデンサ８５、二次巻線４８の巻き始め・同巻き
終わり、ＦＥＴ５１のドレイン・ソースのルートを順に
辿って急激に放電されることになる（図４（ｅ）参
照）。したがって、ＦＥＴ５１は、急速にターンオフす
る。
【００７３】既に説明したように、ＦＥＴ５１のゲート
・ソース間電圧は、二次巻線４８の電圧（ＶIN・ ＮS
／ＮP ）またはリセット電圧（ＶC ・ＮS ／ＮP ）を、
コンデンサ７６とコンデンサ８５とで分圧した電圧とな
る。したがって、ＦＥＴ５１のゲートを駆動するために
最適な電圧になるように、コンデンサ７６に対するコン
デンサ８５の静電容量値を調整することができる。
【００７４】同様に、ＦＥＴ５２のケート・ソース間電
圧は、二次巻線４８の電圧（ＶC ・ＮS ／ＮP ）または
リセット電圧（ＶC ・ＮS ／ＮP ）を、コンデンサ７７
とコンデンサ８６とで分圧した電圧となる。したがっ
て、ＦＥＴ５２のゲートを駆動するのに最適な電圧にな
るように、コンデンサ７７に対するコンデンサ８６の静
電容量値を調整することができる。
【００７５】上記第２の実施例は、次のような利点があ
る。すなわち、二次巻線４８からみたＦＥＴ５１、５２
のゲート・ソース間の入力静電容量が、従来の回路では
Ｃi1、Ｃi2であったものが、本発明の第２の実施例では
ＣG1・Ｃi1／（ＣG1＋Ｃi1）、ＣG2・Ｃi2／（ＣG2＋Ｃ
i2）と低減される。したがって、ＦＥＴ５１、５２のゲ
ートに流す駆動電流を小さくできることから、ＦＥＴ５
１、５２のゲート駆動損失を低減させることができる。
【００７６】図５に、本発明の第３の実施例を示す。第
３の実施例は第１の実施例とほぼ同一構成をしており、
第１のインピーダンス回路と第２のインピーダンス回路
の構成のみが異なるだけである。したがって、第１のイ
ンピーダンス回路と第２のインピーダンス回路の構成に
ついて以下に説明し、他の構成については第１の実施例
の構成要素と第３の構成要素が同一のものには同一符号
を付して、回路構成の説明を省略する。
【００７７】第１のインピーダンス回路５４ｂは、コン
デンサ９０、抵抗９１、ダイオード９２を具備し、次の
ように構成されている。すなわち、コンデンサ９０の一
端は二次巻線４８の巻き始めに接続されており、コンデ
ンサ９０の他端は抵抗９１の一端とダイオード９２のカ
ソードに接続されている。抵抗９１の他端とダイオード
９２のアノードはＦＥＴ５１のゲートに接続されてい
る。なお、ＦＥＴ５１のゲート電圧が不安定にならない
ようにするため、ＦＥＴ５１のゲートに抵抗９３の一端
を接続し、抵抗９３の他端をＦＥＴ５１のソースに接続
している。
【００７８】第２のインピーダンス回路５７ｂは、コン
デンサ９５、抵抗９６、ダイオード９７を具備し、次の
ように構成されている。すなわち、コンデンサ９５の一
端は二次巻線４８の巻き終わりに接続されており、コン
デンサ９５の他端は抵抗９６の一端とダイオード９７の
カソードに接続されている。抵抗９６の他端とダイオー
ド９７のアノードはＦＥＴ５２のゲートに接続されてい
る。なお、ＦＥＴ５２のゲート電圧が不安定にならない
ようにするため、ＦＥＴ５２のゲートに抵抗９８の一端
を接続し、抵抗９８の他端をＦＥＴ５２のソースに接続
している。
【００７９】なお、コンデンサ９０、９５の静電容量を
ＣG1、ＣG2とする。また、寄生容量コンデンサ７６、７
７の静電容量をＣi1、Ｃi2とする。
【００８０】このような第３の実施例の動作を、図５お
よび図６を参照して説明する。
【００８１】図６（ａ）〜同図（ｆ）までの説明は、第
１の実施例および第２の実施例のと全く同一であるので
説明を省略する。
【００８２】また、この図６においても図２の説明と同
様に、主スイッチ制御パルス６４と補助スイッチ制御パ
ルス６５は互いに逆の波形変化を示すように逆動作を行
う（同図（ａ）、同図（ｂ）参照）。また、これらは共
通した“オフ”状態の期間ｔ 1 〜ｔ2 、ｔ4 〜ｔ5 を有
している。したがって、単に、第１のインピーダンス回
路５４ｂおよび第２のインピーダンス回路５７ｂに関連
する動作の説明をすることにする。
【００８３】ここで時刻ｔ0 において、主スイッチ４４
がターンオンする。すると、主トランス４２の二次巻線
４８には、電圧（ＶIN・ＮS ／ＮP ）が発生する。この
巻線電圧は、第１のインピーダンス回路５４ａのコンデ
ンサ９０、抵抗９１のルートを辿ってＦＥＴ５１のゲー
トに印加される。すると、ＦＥＴ５１のゲートには、二
次巻線４８の巻き始め、コンデンサ９０、抵抗９１、Ｆ
ＥＴ５１のゲート・ソース（ゲート・ソース間寄生容量
（コンデンサ７６））、ダイオード７３のアノード、同
カソード、二次巻線４８の巻き終わりのルートを順に辿
るように、緩やかに充電電流が流れる。この充電電流
は、図６（ｅ）に示すように、直列接続されたコンデン
サ７６、９０と、抵抗９１の時定数曲線に沿った緩やか
な立ち上がりとなる。したがって、ＦＥＴ５１は緩やか
にターンオンする。なお、ＦＥＴ５１のゲート・ソース
間には、コンデンサ７６、９０による分圧電圧〔（ＶIN
・Ｎ S ／ＮP ）・（ＣG1／ＣG1＋Ｃi1）〕が印加され
る。
【００８４】一方、期間ｔ0 では、ＦＥＴ５２のゲート
・ソース間の寄生容量（コンデンサ７７）に蓄えられた
電荷は、ＦＥＴ５２のゲート、抵抗９６、ダイオード９
７のアノード・同カソード、コンデンサ９５、二次巻線
４８の巻終わり側・巻き始め、ＦＥＴ５２のドレイン・
ソースのルートを順に辿って急激に放電されることにな
る。これにより、ＦＥＴ５２が急激にターンオフする。
【００８５】期間ｔ1 〜ｔ5 におけるコンバータの一次
側の動作は図８に示した従来の同期整流回路と同様であ
り、これらの説明は省略する。また、時刻ｔ0 〜時刻ｔ
1までのコンバータの一次側の動作は、図１乃至図３の
動作説明と同様であるので説明を省略する。
【００８６】また、時刻ｔ1 に達すると、主スイッチ４
４がターンオフする。すると、主トランス４２の各巻線
４３、４８にはリセット電圧ＶC およびリセット電圧Ｖ
C ・ＮS ／ＮP が発生する。この巻線電圧ＶC ・ＮS ／
ＮP によって、二次巻線４８の巻き終わり、コンデンサ
９５、抵抗９６、ＦＥＴ５２のゲート・同ソース（コン
デンサ７７）、ダイオード７４のアノード、同カソー
ド、二次巻線４８の巻き始めのルートを順に辿って、Ｆ
ＥＴ５２のゲートに緩やかな充電電流が流れる。この充
電電流は、図６（ｆ）に示すように、直列接続されたコ
ンデンサ７７、９５と、抵抗９６の時定数曲線に沿った
緩やかな立ち上がりとなる。したがって、ＦＥＴ５２は
緩やかにターンオンする。なお、ＦＥＴ５２のゲート・
ソース間には、コンデンサ７７、９５による分圧電圧
〔（Ｖc ・ＮS ／ＮP ）・（ＣG2／ＣG2＋Ｃi2）〕が印
加される。
【００８７】一方、時刻ｔ1 においては、ＦＥＴ５１の
ゲート・ソース間の寄生容量（コンデンサ７７）に時刻
ｔ0 〜時刻ｔ1 で蓄えられた電荷は、ＦＥＴ５１のゲー
ト、ダイオード９２のアノード、同カソード、コンデン
サ９０、二次巻線４８の巻き始め・同巻き終わり、ＦＥ
Ｔ５１のドレイン、同ソースのルートを順に辿って急激
に放電されることになる。したがって、ＦＥＴ５１は、
急速にターンオフする。
【００８８】このように本発明の第３の実施例によれ
ば、２つのＦＥＴ５１、５２のゲートに流入する充電電
流の最大値を抵抗９１、９６により制限し、充電電流を
時定数曲線に沿ったものにしている。これにより、ＦＥ
Ｔ５１、５２の各ゲートに発生するリンギング電圧を低
減することができる。したがって、ＦＥＴ５１、５２
に、低耐圧品を使用することができる。言い換えれば、
低いオン抵抗で、低い寄生容量のＦＥＴを使用すること
ができる。
【００８９】また、各抵抗９１、９６にダイオード９
２、９７をそれぞれ接続し、各ＦＥＴ５１、５２のゲー
ト・ソース間寄生容量（コンデンサ７６、７７）に蓄え
られた電荷を、ダイオード９２、９７を介して急激に放
電させている。これにより、ＦＥＴ５１、５２を急激に
ターンオフさせることができ、ＦＥＴ５１、５２のター
ンオフの遅れによる損失を小さくすることができる。
【００９０】さらに、ＦＥＴ５１、５２のゲート・ソー
ス間電圧は、二次巻線４８の電圧（ＶIN・ ＮS ／
ＮP ）または電圧（ＶC ・ＮS ／ＮP ）を、コンデンサ
７６とコンデンサ９０、コンデンサ７７とコンデンサ９
５でそれぞれ分圧した電圧となる。したがって、ＦＥＴ
５１、５２のゲートを駆動するために最適な電圧になる
ように、コンデンサ９０、９５の静電容量値でも調整す
ることができる。
【００９１】また、二次巻線４８からみたＦＥＴ５１、
５２のゲート回路側の入力静電容量は、従来の回路では
コンデンサ７６、７７がＣi1、Ｃi2であったものが、本
発明の第３の実施例ではＣG1・Ｃi1／（ＣG1＋Ｃi1）、
ＣG2・Ｃi2／（ＣG2＋Ｃi2）と低減される。したがっ
て、ＦＥＴ５１、５２のゲート駆動喪失を低減させるこ
とができる。
【００９２】図７に、主スイッチ周りの回路構成を変形
させた同期整流回路に上記第１および第２のインピーダ
ンス回路を適用した回路構成の例を示す。この図７に示
す回路構成は、図１、図３および図４に示す回路構成と
ほぼ同一であり、異なる部分の構成について以下に説明
し、他の構成については第１の実施例の構成要素と同一
構成要素には同一符号を付して、回路構成の説明を省略
する。
【００９３】図７の回路構成で異なる部分は、以下のと
おりである。すなわち、補助スイッチ４６のソースは一
次巻線４３の巻き終わりに接続され、ドレインはコンデ
ンサ４７の一端に接続されている。このコンデンサ４７
の他端は、主スイッチ４４のソースに接続されている。
言い換えれば、補助スイッチ４６とコンデンサ４７の直
列回路を、主スイッチ４４に並列接続したものといえ
る。
【００９４】このような同期整流回路において、符号５
４０は第１のインピーダンス回路であり、符号５７０は
第２のインピーダンス回路である。この第１のインピー
ダンス回路５４０、５７０には、図１に示す各インピー
ダンス回路５４、５７を、図３に示す各インピーダンス
回路５４ａ、５７ａを、あるいは図５に示す各インピー
ダンス回路５４ｂ、５７ｂを適用してよく、その場合の
利点も上述した実施例のものと全く同じである。
【００９５】また、主スイッチ４４、補助スイッチ４７
の動作についても、コンデンサ４７と主トランス４２の
一次巻線４３のインダクタンスによる共振電流が流れる
経路が、入力電源４１を経由する点が異なるのみで、動
作については図１、図３あるいは図５の回路と全く同じ
である。
【００９６】
【発明の効果】以上説明したように請求項１記載の発明
によれば、主トランスの二次巻線を、第１および第２の
インピーダンス回路を経由して第１および第２の同期整
流器の制御端子に接続し、これらインピーダンス回路に
より二次巻線電圧波形を同期整流器の制御端子に供給す
るために最適な波形に変換しているので、整流回路の損
失を小さくすることができる。
【００９７】また、請求項２記載の発明によれば、主ス
イッチに並列に、主スイッチと逆動作して主トランスの
一次側のリセット電圧をクランプするクランプ用スイッ
チならびにコンデンサからなる直列回路を接続した同期
整流回路であっても、主トランスの二次巻線を、第１お
よび第２のインピーダンス回路を経由して第１および第
２の同期整流器の制御端子に接続し、これらインピーダ
ンス回路により二次巻線電圧波形を同期整流器の制御端
子に供給するために最適な波形に変換しているので、整
流回路の損失を小さくすることができる。
【００９８】更に項３記載の発明によれば、第１および
第２の同期整流器の制御端子に流れ込む電流を第１およ
び第２のインピーダンス回路における抵抗で制限し、ま
た制御端子から流出する電流を第１および第２のインピ
ーダンス回路におけるダイオードで瞬間的に流失させる
ことができるので、リンギング電圧を低減することがで
き、かつ低耐圧品を使用することができる。したがっ
て、同期整流回路の駆動損失、導通損失を小さくするこ
とができる。
【００９９】また請求項４記載の発明によれば、第１お
よび第２のインピーダンス回路をコンデンサで構成し、
第１および第２の同期整流器の制御端子の駆動電圧をコ
ンデンサで調整することができるため、同期整流回路の
駆動損失を小さくすることができる。
【０１００】更に請求項５記載の発明によれば、第１お
よび第２の同期整流器の制御端子に流れ込む電流を第１
および第２のインピーダンス回路における抵抗で制限
し、また制御端子から流出する電流を第１および第２の
インピーダンス回路におけるダイオードで瞬間的に流失
させることができるため、リンギング電圧を低減するこ
とができ、かつ低耐圧品を使用することができる。した
がって、同期整流回路の駆動損失、導通損失を小さくす
ることができる。しかも、請求項５記載の発明では、第
１および第２の同期整流器の制御端子の駆動電圧をコン
デンサで調整することがでるため、同期整流回路の駆動
損失を小さくすることができる。
【図面の簡単な説明】
【図１】本発明に係る第１の実施例における同期整流回
路の構成を示す回路図である。
【図２】図１に示した同期整流回路の各部の波形を示し
た波形図である。
【図３】本発明に係る第２の実施例における同期整流回
路の構成を示す回路図である。
【図４】図３に示した同期整流回路の各部の波形を示し
た波形図である。
【図５】本発明に係る第３の実施例における同期整流回
路の構成を示す回路図である。
【図６】図５に示した同期整流回路の各部の波形を示し
た波形図である。
【図７】同期整流回路の補助スイッチとコンデンサから
なる直列回路の接続関係を変形させた例を示す構成図で
ある。
【図８】従来のアクティブクランプ方式の同期整流回路
を示す回路図である。
【図９】図８に示した従来の同期整流回路の各部の動作
波形を示した波形図である。
【符号の説明】
４１ 入力電源 ４２、４２Ａ、４２Ｂ 主トランス ４３ 一次巻線 ４４ 主スイッチ ４６ 補助スイッチ（クランプ用スイッチ） ４７、５９ コンデンサ ４８ 二次巻線 ５１ 第１のＦＥＴ ５２ 第２のＦＥＴ ５４、５４ａ、５４ｂ、５４０ 第１のインピーダンス
回路 ５７、５７ａ、５７ｂ、５７０ 第２のインピーダンス
回路 ５８ チョークコイル ６１ 負荷抵抗 ６３ 制御回路 ６４ 主スイッチ制御パルス ６５ 補助スイッチ制御パルス ８０、８２、８７、８８、９１、９３、９６、９８ 抵
抗 ８１、８３、９２、９７ ダイオード ８５、８６、９０、９５ コンデンサ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 一次巻線および二次巻線を有する主トラ
    ンスと、 この主トランスの一次側巻線と直列に接続され、かつ主
    トランスの一次巻線に供給される入力電源からの電流を
    オンオフする主スイッチと、 前記主トランスの一次側巻線と並列に接続され、かつ主
    スイッチと逆動作して前記主トランスの一次側のリセッ
    ト電圧をクランプするクランプ用スイッチならびにコン
    デンサからなる直列回路と、 前記主トランスの二次巻線に並列に接続され前記主スイ
    ッチに同期して動作する第１および第２の同期整流器か
    らなる直列回路と、 前記主トランスの二次巻線と第１の同期整流器の制御側
    の端子との間に配置された第１のインピーダンス回路
    と、 前記主トランスの二次巻線と第２の同期整流器の制御側
    の端子との間に配置された第２のインピーダンス回路と
    を具備しアクティブクランプ方式で同期整流を行うこと
    を特徴とする同期整流回路。
  2. 【請求項２】 一次巻線および二次巻線を有する主トラ
    ンスと、 この主トランスの一次側巻線と直列に接続され、かつ主
    トランスの一次巻線に供給される入力電源からの電流を
    オンオフする主スイッチと、 前記主スイッチに並列に接続され、かつ主スイッチと逆
    動作して前記主トランスの一次側のリセット電圧をクラ
    ンプするクランプ用スイッチならびにコンデンサからな
    る直列回路と、 前記主トランスの二次巻線に並列に接続され前記主スイ
    ッチに同期して動作する第１および第２の同期整流器か
    らなる直列回路と、 前記主トランスの二次巻線と第１の同期整流器の制御側
    の端子との間に配置された第１のインピーダンス回路
    と、 前記主トランスの二次巻線と第２の同期整流器の制御側
    の端子との間に配置された第２のインピーダンス回路と
    を具備しアクティブクランプ方式で同期整流を行うこと
    を特徴とする同期整流回路。
  3. 【請求項３】 前記第１および第２のインピーダンス回
    路は、前記第１および第２の同期整流器の制御側の端子
    と前記主トランスの二次巻線との間に抵抗とダイオード
    からなる並列回路を接続し、かつ前記ダイオードのアノ
    ードが制御側の端子側になるように接続したことを特徴
    とする請求項１または２記載の同期整流回路。
  4. 【請求項４】 前記第１および第２のインピーダンス回
    路は、前記第１および第２の同期整流器の制御側の端子
    と前記主トランスの二次巻線との間にコンデンサを接続
    したことを特徴とする請求項１または２記載の同期整流
    回路。
  5. 【請求項５】 前記第１および第２のインピーダンス回
    路は、前記第１および第２の同期整流器の制御側の端子
    と前記主トランスの二次巻線との間に、コンデンサと、
    抵抗およびダイオードからなる並列回路とを直列接続し
    た回路を接続し、かつ前記ダイオードのアノードが制御
    側の端子側になるように接続したことを特徴とする請求
    項１または２記載の同期整流回路。
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