JP2009081952A

JP2009081952A - 同期整流駆動回路

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Publication number: JP2009081952A
Application number: JP2007249685A
Authority: JP
Inventors: Masahiko Suzuki; 雅彦鈴木; Kazunori Yasuda; 和則安田; Motohito Suzuki; 基仁鈴木
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2007-09-26
Filing date: 2007-09-26
Publication date: 2009-04-16
Anticipated expiration: 2027-09-26
Also published as: JP5201388B2

Abstract

【課題】ゲート耐圧以下でゲートを駆動し、かつターンオフを早くすることで、同時にオンすることを防止し、発振防止のゲート抵抗があっても、ターンオフを早くすることができる同期整流駆動回路を実現する。
【解決手段】還流側電界効果トランジスタのゲート電極と前記トランスの２次側コイルの負極端子との間に接続されている第一のゲート電圧駆動回路と、前記整流側電界効果トランジスタのゲート電極と前記トランスの２次側コイルの正極端子との間に接続されている第二のゲート電圧駆動回路と、を有し、前記第一のゲート電圧駆動回路および前記第二のゲート電圧駆動回路は、前記整流側電界効果トランジスタ及び前記還流側電界効果トランジスタを交互に導通させることにより、整流側電界効果トランジスタ及び還流側電圧効果トランジスタのターンオフ時にゲート抵抗を介さず、ダイオードを介してゲート電圧を下げるため、ターンオフが速くなるように構成した。
【選択図】図１

Description

本発明は、同期整流駆動回路に関し、詳しくはスイッチング電源等において用いられる同期整流駆動回路に関する。

図４は、従来の同期整流回路の一例を示す構成図である。図において、ＭＯＳＦＥＴのゲート電圧に、トランスの巻線電圧をトリガとして利用する構成になっている。

図４は、同期整流回路において、直流電圧１が印加されるトランス４と、トランス４の一次巻線に流れる電流をオン・オフするスイッチング素子３と、スイッチング素子３にオン・オフ制御信号を印加する１次制御部と、二次巻線に誘起されるスイッチング信号を整流平滑化する二次側回路とを備えた構成になっている。

動作としては、フォワード動作１９とフライホイール動作２０の２種類である。

このような構成からなる同期整流回路において、先ず、フォワード動作１９は次の通りである。
１次側のスイッチング素子３がＯＮすることにより、トランス４のＡ−Ｂピンに電圧がかかるため、電流が流れる。そして、トランス４のＡ−Ｂピンのエネルギーが、トランス４の２次側の巻線に誘起される。トランス４のＡ−Ｂピンのエネルギーがトランス４の２次巻線に誘起されることにより、２次側コイルの正極端子Ｃにトランス４の巻線比に相当する電圧が発生する。２次側コイルの正極端子Ｃにトランス４の巻線比に相当する電圧が発生した瞬間、正極端子Ｃの電圧がＨiになることにより、整流側電界効果トランジスタ（以下、同期整流（フォワード）ＭＯＳＦＥＴ５という）のゲート電圧がしきい値以上になる。同期整流（フォワード）ＭＯＳＦＥＴ５のゲート電圧がしきい値以上に達することにより、同期整流（フォワード）ＭＯＳＦＥＴ５のソース-ドレイン間が導通し、２次側インダクタ８に向かって電流が流れる。

次に、フライホイール動作２０は、次の通りである。
１次側のスイッチング素子３がＯＦＦすることにより、トランス４の電圧が反転する。そして、トランス４の電圧が反転することにより、トランス４の正極端子Ｃの電圧は降下する。トランス４の正極端子Ｃの電圧が降下することにより、同期整流（フォワード）ＭＯＳＦＥＴ５のゲート電圧はしきい値以下になる。同期整流（フォワード）ＭＯＳＦＥＴ５のゲート電圧がしきい値以下になることにより、同期整流（フォワード）ＭＯＳＦＥＴ５はＯＦＦする。同期整流（フォワード）ＭＯＳＦＥＴ５がＯＦＦすることにより、トランス４の負極端子Ｄが逆にＨｉに反転する。トランス４の負極端子ＤがＨｉに反転することにより、還流側電界効果トランジスタ（以下、同期整流（フライホイール）ＭＯＳＦＥＴ７という）のゲートの電圧がしきい値以上になる。同期整流（フライホイール）ＭＯＳＦＥＴ７のゲートの電圧がしきい値以上に達することにより、同期整流（フライホイール）ＭＯＳＦＥＴ７のソース-ドレイン間が導通し、２次側インダクタ８に向かって電流が流れる。

したがって、このフォワード動作１９とフライホイール動作２０を繰り返すことで、出力電圧１０を供給する。また、フォワード動作１９とフライホイール動作２０をすることで、通常のダイオード整流と同等の動作をし、整流素子の損失を低減することができるようになった。

図５は、従来の同期整流回路の一例を示す構成図である。
図５に示すように、同期整流回路において、トランス２９の１次側コイルに接続されている１次側のスイッチング回路としてのアクティブクランプ回路と、トランス２９の２次側コイルに接続されている整流回路とを備えた構成になっている。

１次側のアクティブクランプ回路は、主スイッチ２５と、補助スイッチ２７と、クランプコンデンサ２８とを備えた構成になっている。トランス２９の１次側コイルには、直流電圧１が接続されている。トランス２９の１次側コイルの負極端子と直流電圧１との間に主スイッチ２５が接続されている。補助スイッチ２７とクランプコンデンサ２８との直列接続体が、トランス２９の１次側コイルに並列に接続されている。主スイッチ２５のゲート電極には、ゲート信号発生回路２４が接続されている。また、補助スイッチ２７のゲート電極には、ゲート信号発生回路２６が接続されている。主スイッチ２５のゲート電極および補助スイッチ２７のゲート電極には、ゲート信号発生回路２４およびゲート信号発生回路２６により交互にゲート信号が与えられて交互にオンされる。

２次側の整流回路は、整流側ＦＥＴ３０と、還流側ＦＥＴ３１と、平滑用コイル３２と、平滑用コンデンサ３３と、負荷３４と、直流バイアスカットコンデンサ３５と、ゲート電圧クランプ用ＦＥＴ３６と、ゲート電圧クランプ用電源３７と、直流バイアスカットコンデンサ３８と、ゲート電圧クランプ用ＦＥＴ３９とを備えた構成になっている。

整流側ＦＥＴ３０は、ドレイン電極がトランス２９の２次側コイルの負極端子に接続されている。還流側ＦＥＴ３１のドレイン電極は、トランス２９の２次側コイルの正極端子と直流バイアスカットコンデンサ３８に接続されている。還流側ＦＥＴ３１のゲート電極は、トランス２９の２次側コイルの負極端子に直流バイアスカットコンデンサ３５とゲート電圧クランプ用ＦＥＴ３６とを介して接続されている。ゲート電圧クランプ用ＦＥＴ３６のドレイン電極には直流バイアスカットコンデンサ３５が接続されている。ゲート電圧クランプ用ＦＥＴ３６のソース電極には還流側ＦＥＴ３１のゲート電極が接続されている。ゲート電圧クランプ用ＦＥＴ３９のゲート電極にはゲート電圧クランプ用電源３７が接続されている。ゲート電圧クランプ用ＦＥＴ３９のドレイン電極とトランス２９の正極端子の間に直流バイアスカットコンデンサ３８が接続されている。平滑用コイル３２は、還流側ＦＥＴ３１のドレイン電極と負荷３４との間に接続されている。平滑用コンデンサ３３は、負荷３４と並列に接続されている。平滑用コイル３２と平滑用コンデンサ３３とは、平滑回路を構成している。ゲート電圧クランプ用ＦＥＴ３６とゲート電圧クランプ用電源３７とは、ゲート電圧クランプ回路を構成している。

これにより、還流側ＦＥＴ３１と同様に整流側ＦＥＴ３０のターンオフを速くすることができる。

このような構成からなる同期整流回路において、１次側のアクティブクランプ回路の主スイッチ２５と補助スイッチ２７とが交互にオンされると、トランス２９の２次側コイルには、トランス巻数比に比例した矩形波電圧が発生する。発生した矩形波電圧を整流側ＦＥＴ３０と還流側ＦＥＴ３１とで整流する。発生した矩形波電圧を整流後、さらに平滑回路を構成する平滑用コイル３２と平滑用コンデンサ３３で平滑して出力する。

還流側ＦＥＴ３１は、トランス２９の負極の端子電圧をゲート電圧に利用する。このトランス２９の負極の端子電圧に直流バイアスカットコンデンサ３５を接続すると、直流バイアスカットコンデンサ３５の一方の端子電圧は正負に振れる電圧波形となる。負側に振れることで、還流側ＦＥＴ３１のターンオフを速くすることができる。

さらに、直流バイアスカットコンデンサ３５と還流側ＦＥＴ３１のゲート電極との間にゲート電圧クランプ回路を挿入することにより、端子電圧の正電圧を低く抑えることができる。これにより、端子電圧が負へ振れる時間を短くし、還流側ＦＥＴ３１のターンオフを速くすることができる。

上記構成により、整流側ＦＥＴ３０及び還流側ＦＥＴ３１のターンオフを早くすることで、整流側ＦＥＴ３０及び還流側ＦＥＴ３１のサージ電圧および電圧の損失を防止することができる。

特許第３０２２５３５号公報

しかしながら、図４のような同期整流回路においては、下記のような問題点がある。
ＤＣ/ＤＣコンバータは、９Ｖ/１７Ａ１５０Ｗと高電圧、大電流であるため、トランスの２次側コイル電圧が高く、直接整流側電界効果トランジスタ及び還流側電界効果トランジスタのゲートを駆動すると、ゲート耐圧をオーバーしてしまうという問題がある。

また、上記図４の従来例に示される同期整流回路においては、整流側電界効果トランジスタのゲート容量Ｃｉｓｓをゲート抵抗経由で放電させるため整流側電界効果トランジスタのＯＦＦが遅くなるという問題がある。
同様に、還流側電界効果トランジスタのゲート容量Ｃｉｓｓをゲート抵抗経由で放電させるため還流側電界効果トランジスタのＯＦＦが遅くなるという問題がある。

そして、現在、所望されている製品が低背（高さ９mm以下）であるため、トランスに別巻線を追加するには狭小であるという問題がある。

次に、図５のような同期整流回路においては、下記のような問題点がある。
整流側ＦＥＴ及び還流側ＦＥＴとトランス巻線間に接続されるのが直流バイアスカットコンデンサのみで、ゲートに直列に接続するゲート抵抗がないため、整流側ＦＥＴ及び還流側ＦＥＴの寄生共振（発振）が発生する可能性がある。
整流側ＦＥＴ及び還流側ＦＥＴの発振が発生した場合、整流側ＦＥＴ及び還流側ＦＥＴにゲート抵抗を挿入して対策するが、ゲート抵抗を介して整流側ＦＥＴ及び還流側ＦＥＴのゲート電圧を放電させるため、ターンオフが遅くなってしまうという問題がある。

また、ゲートクランプ用電源用に別途電源を設けなければならない。

本発明は、上記のような従来装置の欠点をなくし、電圧の高い２次巻線電圧を利用して、整流側電界効果トランジスタ及び還流側電界効果トランジスタのゲート耐圧以下でゲートを駆動すること、かつ整流側電界効果トランジスタ及び還流側電界効果トランジスタのターンオフを早くすることにより、整流側電界効果トランジスタ及び還流側電界効果トランジスタが同時にオンすることを防止すること、かつ発振防止のゲート抵抗がある場合においても、ターンオフを早くすることができる同期整流駆動回路を実現することを目的としたものである。

上記のような目的を達成するために、本発明の請求項１では、トランスの２次側コイルに接続されている整流側電界効果トランジスタと還流側電界効果トランジスタとを有し、前記整流側電界効果トランジスタは、ゲート電極が前記トランスの２次側コイルの正極端子に接続され、ドレイン電極が前記トランスの２次側コイルの負極端子に接続され、前記還流側電界効果トランジスタは、ドレイン電極が前記トランスの２次側コイルの正極端子に接続され、ゲート電極が前記トランスの２次側コイルの負極端子に接続されている同期整流回路において、前記還流側電界効果トランジスタのゲート電極と前記トランスの２次側コイルの負極端子との間に接続されている第一のゲート電圧駆動回路と、前記整流側電界効果トランジスタのゲート電極と前記トランスの２次側コイルの正極端子との間に接続されている第二のゲート電圧駆動回路と、を有し、前記第一のゲート電圧駆動回路および前記第二のゲート電圧駆動回路は、前記整流側電界効果トランジスタ及び前記還流側電界効果トランジスタを交互に導通させることを特徴とする。

請求項２では、請求項１の同期整流駆動回路において、前記第一または第二のゲート電圧駆動回路は、駆動対象の電界効果トランジスタのゲート電極を設定するツェナーダイオードと、駆動対象の電界効果トランジスタのゲート電圧を下げるためのダイオードと、前記ツェナーダイオードと前記ダイオードの間に接続されているゲート電圧クランプ回路と、を有することを特徴とする。

請求項３では、請求項２の同期整流駆動回路において、前記ゲート電圧クランプ回路は、前記２次側コイルに誘起されるスイッチング信号の電圧を常に一定に制御するレギュレータと、駆動対象の電界効果トランジスタのゲートを駆動するためのゲート抵抗と、を有することを特徴とする。

請求項４では、請求項２または３の同期整流駆動回路において、前記ダイオードは駆動対象の電界効果トランジスタのゲート電極と前記２次側コイルの負極端子あるいは正極端子との間に接続されていることを特徴とする。

請求項５では、請求項４の同期整流駆動回路において、前記レギュレータは前記ダイオードと並列に接続されていることを特徴とする。

請求項６では、請求項３乃至５いずれかの同期整流駆動回路において、前記ゲート抵抗は駆動対象の電界効果トランジスタのゲート電極と前記レギュレータのソース電極との間及び前記ダイオードと前記レギュレータのソース電極との間に直列に接続されていることを特徴とする。

請求項７では、請求項２乃至６いずれかの同期整流駆動回路において、前記ツェナーダイオードは前記レギュレータのゲート電極と駆動対象の電界効果トランジスタのソース電極との間に接続されていることを特徴とする。

本願において開示される発明のうち代表的なものによって得られる効果を説明すれば下記の通りである。

すなわち、本発明に従うと、同期整流駆動回路において、トランスの２次側コイル電圧が高い場合においても、所望するゲート電圧になるように制御することで、安全に整流側電界効果トランジスタ及び還流側電界効果トランジスタを動作させることができるため、整流側電界効果トランジスタ及び還流側電界効果トランジスタのゲート耐圧を超えることなく、２次側コイル電圧を駆動のトリガ電圧とすることができる。このため、トリガ用別巻線を巻くスペースのない小型、低背トランスの場合においても、巻線電圧を利用して同期整流回路を駆動することができるようになる。

また、整流側電界効果トランジスタのターンオフ時にゲート抵抗を介さずに、ダイオードを介すことによりゲート電圧を下げるため、整流側電界効果トランジスタのＯＦＦを速くすることができる。
そして、還流側電界効果トランジスタのターンオフ時にゲート抵抗を介さずに、ダイオードを介すことによりゲート電圧を下げるため、還流側電界効果トランジスタのＯＦＦを速くすることができる。

次に、ゲート電圧を一定にするように、サージ電圧時及び矩形波の電圧時の際に降圧させる電圧を可変することにより、常に問題なくゲートを駆動することができる。

そして、入力電圧範囲が広い場合においても２次側コイル電圧を駆動のトリガ電圧とすることができる。

以下、図面を用いて、本発明の同期整流駆動回路を説明する。

図１は、本発明の同期整流駆動回路の一実施例を示す構成図である。図において、前記図４と同様のものは同一符号を付して示す。

図１に示すように、トランス４を介して１次側コンデンサ２にて平滑された電圧をスイッチング素子３及びアクティブクランプＭＯＳＦＥＴ２３で駆動し、整流側電界効果トランジスタ（以下、同期整流（フォワード）ＭＯＳＦＥＴ５という）と還流側電界効果トランジスタ（以下、同期整流（フライホイール）ＭＯＳＦＥＴ７という）を用いて同期整流をして、２次側インダクタ８と２次側コンデンサ９にて整流平滑して出力電圧１０を供給する構成になっている。

また、図１において、同期整流駆動回路は、１次側制御部と、２次側整流平滑部と、第一のゲート電圧駆動回路６ａと第二のゲート電圧駆動回路６ｂを有している。
１次側制御部において、トランス４は、少なくとも１次側メイン巻線２１と２次側出力巻線２２を有し、２次側で整流平滑された出力電圧１０をセンシングする２次側制御部とスイッチング素子３のオン・オフを制御する構成になっている。

２次側整流平滑部は、同期整流（フォワード）ＭＯＳＦＥＴ５と同期整流（フライホイール）ＭＯＳＦＥＴ７で同期整流をし、そのゲートトリガ信号はトランス４の２次側出力巻線２２を利用する。同期整流ＭＯＳＦＥＴ（フライホイール）７のゲートと２次側出力巻線２２の負極端子Ｄ間には、ゲート駆動電圧を調整する第一のゲート電圧駆動回路６ａを有し、同期整流（フォワード）ＭＯＳＦＥＴ５のゲートと２次側出力巻線２２の正極端子Ｃ間には、ゲート駆動電圧を調整する第二のゲート電圧駆動回路６ｂを有する構成になっている。

また、図２に示すように、第一のゲート電圧駆動回路６ａは、第一のゲート電圧クランプ回路６ｃと、電圧設定用ツェナーダイオード１６と、同期整流（フライホイール）ＭＯＳＦＥＴ７のオフ時に、ゲート電荷を無くすためのダイオード１２を有する構成になっている。
同様に、図２に示すように、第一のゲート電圧駆動回路６ｂは、第二のゲート電圧クランプ回路６ｄと、電圧設定用ツェナーダイオード１５と、同期整流（フォワード）ＭＯＳＦＥＴ５のオフ時に、ゲート電荷を無くすためのダイオード１１を有する構成になっている。

そして、図２に示すように、第一のゲート電圧クランプ回路６ｃは、ゲート抵抗１８と、電圧をクランプするレギュレータ１４とを有する構成になっている。
同様に、図２に示すように、第二のゲート電圧クランプ回路６ｄは、ゲート抵抗１７と、電圧をクランプするレギュレータ１３とを有する構成になっている。

次に、本発明の第１の実施形態である同期整流駆動回路の動作を図２および図３に基づいて説明する。

図３は、スイッチング素子３によって動作するフォワード動作１９及びフライホイール動作２０の動作波形の例である。

フォワード動作１９は、以下のような動作をする。
１次側制御部は、スイッチング素子３のオンの期間に、２次側はフォワード動作１９となる。この時、トランス４の２次巻線の正極端子Ｃにはトランス４の巻線比に比例した電圧が発生する。図２の場合、電源電圧が４８Ｖdc、トランス４の巻線比が８：４なので、４８Ｖ/８Ｔｓ×４Ｔｓ＝２４Ｖの矩形波が発生する。
図３の動作波形により、同期整流（フォワード）ＭＯＳＦＥＴ５と同期整流（フライホイール）ＭＯＳＦＥＴ７の電圧は低減されているが、サージ電圧があるのでピーク電圧は更に高い電圧になっていることがわかる。同期整流に使用している同期整流（フォワード）ＭＯＳＦＥＴ５と同期整流（フライホイール）ＭＯＳＦＥＴ７は、低オン抵抗(Ｒｏｎ)である必要があるため、６０Ｖ(Ｖｄｓ)/５０Ａ(Ｉｄ)/１６ｍΩ(Ｒｏｎ)を採用している。

この同期整流（フォワード）ＭＯＳＦＥＴ５及び同期整流（フライホイール）ＭＯＳＦＥＴ７のゲート耐圧は２０Ｖｍａｘであることにより、２次巻線電圧で直接同期整流（フォワード）ＭＯＳＦＥＴ５及び同期整流（フライホイール）ＭＯＳＦＥＴ７を駆動することが出来ない。

トランス４の２次巻線正極端子Ｃに電圧が発生することにより、ツェナーダイオード１５に電流が流れ、ツェナー電圧の７．５Ｖ（図２の場合、７．５Ｖ）にクランプされる。
この電圧で、レギュレータ１３のゲート電圧を、７．５Ｖ一定にするために、レギュレータ１３のドレインに入ってきた２次巻線正極端子Ｃの電圧(約２４Ｖ)をレギュレータ１３によりカットすることで、レギュレータ１３のソースには５．５Ｖ程度の電圧が出力される。(ゲート電圧７．５Ｖ−Ｖｇｓ２Ｖ＝５．５Ｖ)
この電圧は、同期整流（フォワード）ＭＯＳＦＥＴ５のゲート耐圧より十分低いため、安全に同期整流（フォワード）ＭＯＳＦＥＴ５を駆動することができる。安全に同期整流（フォワード）ＭＯＳＦＥＴ５を駆動することにより、同期整流（フォワード）ＭＯＳＦＥＴ５はＯＮ状態になる。
同期整流（フォワード）ＭＯＳＦＥＴ５がＯＮすることにより、図２のフォワード動作１９の電流が２次側回路に流れ、出力電圧１０を供給する。
この時、トランス４の２次巻線負極端子Ｄの電圧は、同期整流（フォワード）ＭＯＳＦＥＴ５がＯＮしていることにより、２次側回路のＧＮＤと導通し、０Ｖになっている。

次に、トランス４の２次巻線負極端子Ｄの電圧は、０Ｖであることにより、ツェナーダイオード１６、レギュレータ１４のドレイン、ソースも０Ｖとなる。
つまり、同期整流（フライホイール）ＭＯＳＦＥＴ７は、ＯＦＦ状態になる。
スイッチング素子３がＯＦＦに反転することにより、トランス４の２次巻線正極端子Ｃの電圧は降下してくる。トランス４の２次巻線正極端子Ｃの電圧が同期整流（フォワード）ＭＯＳＦＥＴ５のゲート電圧より低くなることにより、ダイオード１１が導通し、ゲート電圧をＯＦＦ電圧まで急速に引き下げる。
そして、同期整流（フォワード）ＭＯＳＦＥＴ５のゲートがＯＦＦ電圧まで下がることにより、同期整流（フォワード）ＭＯＳＦＥＴ５はＯＦＦする。

次に、フライホイール動作２０は、以下のような動作をする。
１次側制御部のスイッチング素子３がＯＦＦに反転することにより、今度はトランス４の２次巻線負極端子Ｄの電圧が、上昇する。
トランス４の２次巻線負極端子Ｄの電圧が発生することにより、ツェナーダイオード１６に電流が流れ、ツェナー電圧（図２の場合、７．５Ｖ）にクランプされる。
この電圧で、レギュレータ１４のゲート電圧を７．５Ｖ一定にするために、レギュレータ１４のドレインに入ってきた２次巻線負極端子Ｄの電圧をレギュレータ１４でカットすることにより、ソースには５．５Ｖ程度の電圧が出力される。(ゲート電圧７．５Ｖ−Ｖｇｓ２Ｖ＝５．５Ｖ)
レギュレータ１４で出力される電圧は、同期整流（フライホイール）ＭＯＳＦＥＴ７のゲート耐圧より十分低いため、安全に同期整流（フライホイール）ＭＯＳＦＥＴ７を駆動することができる。安全に同期整流（フライホイール）ＭＯＳＦＥＴ７を駆動することにより、同期整流（フライホイール）ＭＯＳＦＥＴ７はＯＮ状態になる。
同期整流（フライホイール）ＭＯＳＦＥＴ７がＯＮすることにより、フライホイール動作２０に移行し、フライホイール動作２０の電流が２次側回路に流れ、出力電圧１０を供給する。

再び、１次側制御部のスイッチング素子３がＯＮに反転することにより、トランス４の２次巻線負極端子Ｄの電圧は降下し、正極端子Ｃの電圧が上昇するため、動作がフライホイール動作２０からフォワード動作１９へ移行する。
上記フォワード動作１９と上記フライホイール動作２０を繰り返す。
したがって、このフォワード動作１９とフライホイール動作２０を繰り返すことで、出力電圧１０を供給する。

すなわち、トランス４の２次側コイル電圧が高い場合において、所望するゲート電圧にレベルシフトすることにより、安全に同期整流（フォワード）ＭＯＳＦＥＴ５及び同期整流（フライホイール）ＭＯＳＦＥＴ７を動作させることができる。安全に同期整流（フォワード）ＭＯＳＦＥＴ５及び同期整流（フライホイール）ＭＯＳＦＥＴ７を動作することにより、同期整流（フォワード）ＭＯＳＦＥＴ５及び同期整流（フライホイール）ＭＯＳＦＥＴ７のゲート耐圧を超えることなく、２次側コイル電圧を駆動のトリガ電圧とすることができる。

また、同期整流（フォワード）ＭＯＳＦＥＴ５のターンオフ時には、ゲート抵抗１７を介さずに、ダイオード１１を介すことによりゲート電圧を下げるため、同期整流（フォワード）ＭＯＳＦＥＴ５のＯＦＦを速くすることができる。
同様に、同期整流（フライホイール）ＭＯＳＦＥＴ７のターンオフ時には、ゲート抵抗１８を介さずに、ダイオード１２を介すことによりゲート電圧を下げるため、同期整流（フライホイール）ＭＯＳＦＥＴ７のＯＦＦを速くすることができる。

次に、ゲート電圧を一定にするように、サージ電圧時及び矩形波の電圧時の際に降圧させる電圧を可変することにより、常に問題なくゲートを駆動することができる。このため、トリガ用別巻線を巻くスペースのない小型、低背トランスの場合においても、巻線電圧を利用して同期整流回路を駆動することができるようになる。
また、入力電圧範囲が広い場合においても２次側コイル電圧を駆動のトリガ電圧とすることができる。

図１は本発明の同期整流駆動回路の一実施例を示す構成図である。図２は本発明の同期整流駆動回路の一実施例を示す構成図である。図３は本発明の同期整流駆動回路の図１のタイムチャートである。図４は従来の同期整流回路の一例を示す構成図である。図５は従来の同期整流回路の一例を示す構成図である。

符号の説明

１直流電圧
２１次側コンデンサ
３スイッチング素子
４トランス
５同期整流（フォワード）ＭＯＳＦＥＴ
６ａ第一のゲート電圧駆動回路
６ｂ第二のゲート電圧駆動回路
６ｃ第一のゲート電圧クランプ回路
６ｄ第二のゲート電圧クランプ回路
７同期整流（フライホイール）ＭＯＳＦＥＴ
８２次側インダクタ
９２次側コンデンサ
１０出力電圧
１１、１２ダイオード
１３、１４レギュレータ
１５、１６ツェナーダイオード
１７、１８ゲート抵抗
１９フォワード動作
２０フライホイール動作
２１１次側メイン巻線
２２２次側メイン巻線
２３アクティブクランプＭＯＳＦＥＴ
２４ゲート信号発生回路
２５主スイッチ
２６ゲート信号発生回路
２７補助スイッチ
２８コンデンサ
２９トランス
３０整流側ＦＥＴ
３１還流側ＦＥＴ
３２平滑用コイル
３３平滑用コンデンサ
３４負荷
３５直流バイアスカットコンデンサ
３６ゲート電圧クランプ用ＦＥＴ
３７ゲート電圧クランプ用電源
３８直流バイアスカットコンデンサ
３９ゲート電圧クランプ用ＦＥＴ

Claims

トランスの２次側コイルに接続されている整流側電界効果トランジスタと還流側電界効果トランジスタとを有し、前記整流側電界効果トランジスタは、ゲート電極が前記トランスの２次側コイルの正極端子に接続され、ドレイン電極が前記トランスの２次側コイルの負極端子に接続され、前記還流側電界効果トランジスタは、ドレイン電極が前記トランスの２次側コイルの正極端子に接続され、ゲート電極が前記トランスの２次側コイルの負極端子に接続されている同期整流回路において、
前記還流側電界効果トランジスタのゲート電極と前記トランスの２次側コイルの負極端子との間に接続されている第一のゲート電圧駆動回路と、
前記整流側電界効果トランジスタのゲート電極と前記トランスの２次側コイルの正極端子との間に接続されている第二のゲート電圧駆動回路と、
を有し、
前記第一のゲート電圧駆動回路および前記第二のゲート電圧駆動回路は、前記整流側電界効果トランジスタ及び前記還流側電界効果トランジスタを交互に導通させることを特徴とする同期整流駆動回路。
前記第一または第二のゲート電圧駆動回路は、
駆動対象の電界効果トランジスタのゲート電極を設定するツェナーダイオードと、
駆動対象の電界効果トランジスタのゲート電圧を下げるためのダイオードと、
前記ツェナーダイオードと前記ダイオードの間に接続されているゲート電圧クランプ回路と、
を有することを特徴とする請求項１記載の同期整流駆動回路。
前記ゲート電圧クランプ回路は、
前記２次側コイルに誘起されるスイッチング信号の電圧を常に一定に制御するレギュレータと、
駆動対象の電界効果トランジスタのゲートを駆動するためのゲート抵抗と、
を有することを特徴とする請求項２記載の同期整流駆動回路。
前記ダイオードは駆動対象の電界効果トランジスタのゲート電極と前記２次側コイルの負極端子あるいは正極端子との間に接続されていることを特徴とする請求項２または３記載の同期整流駆動回路。
前記レギュレータは前記ダイオードと並列に接続されていることを特徴とする請求項４記載の同期整流駆動回路。
前記ゲート抵抗は駆動対象の電界効果トランジスタのゲート電極と前記レギュレータのソース電極との間及び前記ダイオードと前記レギュレータのソース電極との間に直列に接続されていることを特徴とする請求項３乃至５いずれかに記載の同期整流駆動回路。
前記ツェナーダイオードは前記レギュレータのゲート電極と駆動対象の電界効果トランジスタのソース電極との間に接続されていることを特徴とする請求項２乃至６いずれかに記載の同期整流駆動回路。