JPH0982930A - 信号処理回路を内蔵する光導波路型光検出器およびその製造方法 - Google Patents
信号処理回路を内蔵する光導波路型光検出器およびその製造方法Info
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- JPH0982930A JPH0982930A JP7231459A JP23145995A JPH0982930A JP H0982930 A JPH0982930 A JP H0982930A JP 7231459 A JP7231459 A JP 7231459A JP 23145995 A JP23145995 A JP 23145995A JP H0982930 A JPH0982930 A JP H0982930A
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Abstract
(57)【要約】
【課題】 信号処理回路を内蔵する光導波路型光検出器
の信号処理回路部分の表面保護膜の膜厚による膜応力に
起因する電子回路素子の特性変動を防止する。 【解決手段】 回路素子部分Ｂの上方の保護膜であるＳ
ｉＯ2 膜１１−２の厚さを１μｍ以下とする。
の信号処理回路部分の表面保護膜の膜厚による膜応力に
起因する電子回路素子の特性変動を防止する。 【解決手段】 回路素子部分Ｂの上方の保護膜であるＳ
ｉＯ2 膜１１−２の厚さを１μｍ以下とする。
Description
【０００１】
【発明の属する技術分野】本発明は光ピックアップなど
に用いる信号処理回路を内蔵した光電変換素子と同一基
板上に光導波路を形成した光導波路型受光素子およびそ
の製造方法に関するものであり、その中でも特に信号処
理回路部分の素子特性を安定化に関する。
に用いる信号処理回路を内蔵した光電変換素子と同一基
板上に光導波路を形成した光導波路型受光素子およびそ
の製造方法に関するものであり、その中でも特に信号処
理回路部分の素子特性を安定化に関する。
【０００２】
【従来の技術】光ピックアップはコンパクトディスク
（ＣＤ）やミニディスク（ＭＤ）などに幅広く用いられ
ている。最近、光ピックアップの小型化の要請が高まっ
ており、そのための方策として、光導波路を使用して光
学部品を光検出器上に集積化する試みがなされている。
このような光導波路ピックアップの例を図１０に示す。
半導体レーザ１１１から出射された光が光ディスク１０
１の表面に入射する間の光路上に、光集積化検出素子１
２０を設けている。すなわち、この光集積化検出素子１
２０は、たとえばシリコン基板１上にバッファ層１１２
を介して、光導波路層１１３が形成されている。この光
導波路層１１３には光検出器１１４が接続されている。
これはその出力を各制御にも使用するため、通常複数の
フォトダイオードに分割されている。また、光導波路層
１１３上にはその光導波路層１１３よりも低い屈折率を
持つ第１ギャップ層１１５が積層されている。この第１
ギャップ層１１５上には前記光導波路層１１３よりも低
い屈折率を持つ第２ギャップ層１１６が積層されてい
る。この第２ギャップ層１１６の端面部１１６ａには、
開口部１１７が形成されている。その第２ギャップ層１
１６の開口部１１７には、前記光導波路層１１３よりも
高い屈折率を持つ接着層１１８が設けられており、この
接着層１１８により、前記第１ギャップ層１１５と、こ
の接着層１１８の上部の前記光導波路層１１３よりも高
い屈折率を持つ誘電体からなるプリズム１１９とが接着
固定されている。
（ＣＤ）やミニディスク（ＭＤ）などに幅広く用いられ
ている。最近、光ピックアップの小型化の要請が高まっ
ており、そのための方策として、光導波路を使用して光
学部品を光検出器上に集積化する試みがなされている。
このような光導波路ピックアップの例を図１０に示す。
半導体レーザ１１１から出射された光が光ディスク１０
１の表面に入射する間の光路上に、光集積化検出素子１
２０を設けている。すなわち、この光集積化検出素子１
２０は、たとえばシリコン基板１上にバッファ層１１２
を介して、光導波路層１１３が形成されている。この光
導波路層１１３には光検出器１１４が接続されている。
これはその出力を各制御にも使用するため、通常複数の
フォトダイオードに分割されている。また、光導波路層
１１３上にはその光導波路層１１３よりも低い屈折率を
持つ第１ギャップ層１１５が積層されている。この第１
ギャップ層１１５上には前記光導波路層１１３よりも低
い屈折率を持つ第２ギャップ層１１６が積層されてい
る。この第２ギャップ層１１６の端面部１１６ａには、
開口部１１７が形成されている。その第２ギャップ層１
１６の開口部１１７には、前記光導波路層１１３よりも
高い屈折率を持つ接着層１１８が設けられており、この
接着層１１８により、前記第１ギャップ層１１５と、こ
の接着層１１８の上部の前記光導波路層１１３よりも高
い屈折率を持つ誘電体からなるプリズム１１９とが接着
固定されている。
【０００３】第１ギャップ層１１５および第２ギャップ
層１１６としてはＳｉＯ2 系の膜が使用され、接着層１
１８の屈折率は前記の各ギャップ層１１５および１１６
の屈折率より高くされている。第１ギャップ層１１５と
第２ギャップ層１１６のそれぞれの屈折率には、特に大
小関係はない。第２ギャップ層１１５の端面部１１６ａ
は、導波光Ａが光導波路層１１３中を進行するように、
斜面にされている。なお、図１０の装置には回路素子は
設けられていない。
層１１６としてはＳｉＯ2 系の膜が使用され、接着層１
１８の屈折率は前記の各ギャップ層１１５および１１６
の屈折率より高くされている。第１ギャップ層１１５と
第２ギャップ層１１６のそれぞれの屈折率には、特に大
小関係はない。第２ギャップ層１１５の端面部１１６ａ
は、導波光Ａが光導波路層１１３中を進行するように、
斜面にされている。なお、図１０の装置には回路素子は
設けられていない。
【０００４】このような構成において、半導体レーザ１
１１から出射された光はコリメートレンズ１０２により
平行化され、光集積化検出素子１２０のプリズム１１９
に入射した後、その入射した光の一部はプリズムの底面
で反射し、他の入射した光は図１０中左方向に向かって
導波する。その導波した光は、再度プリズム１１９によ
り放射される。これをいわゆるデカップリングと呼ぶ。
このようにしてプリズム１１９の底面に反射した光とデ
カップリングにより放射した光は、再び一緒になって光
の強度が向上されプリズム１１９から出射し、対物レン
ズ１１５により集光されて光ディスク１０１の面上に照
射され、これにより情報の記録，読出等が行なわれる。
また、その光ディスク１０１からの反射光は、再び対物
レンズ１１５を介してプリズム１１９に入射する。そし
て、その入射した光の一部はプリズム１１９の底面で反
射され、その他の光は接着層１１８，第１ギャップ層１
１５を介して、光導波路層１１３の左方に導波される。
その導波光Ａは、第２ギャップ層１１６が存在するため
に、再びプリズム１１９にデカップリングすることなく
その光導波路層１１３中を右方に進行していく。この場
合、第１ギャップ層１１５の膜厚を制御して所定の光量
が光導波路層１１３内に導波するようにしている。ま
た、第２ギャップ層１１６の膜厚が薄い場合には、導波
路光Ａの一部がプリズム１１９に放射していくため、第
２ギャップ層１１６の膜厚は導波路光Ａが放射しないよ
うに十分厚く設定する必要があり、ここでは１μｍ以上
の厚みにすればよい。
１１から出射された光はコリメートレンズ１０２により
平行化され、光集積化検出素子１２０のプリズム１１９
に入射した後、その入射した光の一部はプリズムの底面
で反射し、他の入射した光は図１０中左方向に向かって
導波する。その導波した光は、再度プリズム１１９によ
り放射される。これをいわゆるデカップリングと呼ぶ。
このようにしてプリズム１１９の底面に反射した光とデ
カップリングにより放射した光は、再び一緒になって光
の強度が向上されプリズム１１９から出射し、対物レン
ズ１１５により集光されて光ディスク１０１の面上に照
射され、これにより情報の記録，読出等が行なわれる。
また、その光ディスク１０１からの反射光は、再び対物
レンズ１１５を介してプリズム１１９に入射する。そし
て、その入射した光の一部はプリズム１１９の底面で反
射され、その他の光は接着層１１８，第１ギャップ層１
１５を介して、光導波路層１１３の左方に導波される。
その導波光Ａは、第２ギャップ層１１６が存在するため
に、再びプリズム１１９にデカップリングすることなく
その光導波路層１１３中を右方に進行していく。この場
合、第１ギャップ層１１５の膜厚を制御して所定の光量
が光導波路層１１３内に導波するようにしている。ま
た、第２ギャップ層１１６の膜厚が薄い場合には、導波
路光Ａの一部がプリズム１１９に放射していくため、第
２ギャップ層１１６の膜厚は導波路光Ａが放射しないよ
うに十分厚く設定する必要があり、ここでは１μｍ以上
の厚みにすればよい。
【０００５】なお、光集積化検出素子１２０上には図示
しない導波路ミラーが形成され、光検出器１１４へ向け
て導波光を収束するようになっている。その働きにより
光検出器１１４を構成する各フォトダイオードの出力を
適切に加減することにより、光ピックアップの制御に必
要なフォーカス誤差信号、ラジアル誤差信号、再生情報
信号が得られる。
しない導波路ミラーが形成され、光検出器１１４へ向け
て導波光を収束するようになっている。その働きにより
光検出器１１４を構成する各フォトダイオードの出力を
適切に加減することにより、光ピックアップの制御に必
要なフォーカス誤差信号、ラジアル誤差信号、再生情報
信号が得られる。
【０００６】上記のような光導波路型光検出素子におい
て、光検出器であるフォトダイオードとともに、光電変
換された信号を処理するＩＣを同一基板上に形成するこ
とが考えられる。そのような光導波路型検出素子の一例
の略断面図を図１１に示す。
て、光検出器であるフォトダイオードとともに、光電変
換された信号を処理するＩＣを同一基板上に形成するこ
とが考えられる。そのような光導波路型検出素子の一例
の略断面図を図１１に示す。
【０００７】図１１は図１０のような光ピックアップの
光検出器およびこれとともに信号処理回路を集積化した
部分の拡大断面図である。Ａの部分がフォトダイオー
ド、Ｂの部分が回路支持部分、Ｃの部分が光導波路とフ
ォトダイオードのカップリング部分である。
光検出器およびこれとともに信号処理回路を集積化した
部分の拡大断面図である。Ａの部分がフォトダイオー
ド、Ｂの部分が回路支持部分、Ｃの部分が光導波路とフ
ォトダイオードのカップリング部分である。
【０００８】たとえば、Ｐ型のシリコン基板１の表面に
はＮ型エピタキシャル層５が形成されており、その右方
の回路素子部分Ｂの下部にはＮ型埋込拡散層２が埋込ま
れており、その上方のＮ型エピタキシャル層５の表面の
Ｐ型拡散層６およびその表面のＮ型拡散層９等によりＮ
ＰＮトランジスタが形成されている。これらの表面には
ＳｉＯ2 膜７を貫通するメタル電極１０，１０，…が設
けられている。
はＮ型エピタキシャル層５が形成されており、その右方
の回路素子部分Ｂの下部にはＮ型埋込拡散層２が埋込ま
れており、その上方のＮ型エピタキシャル層５の表面の
Ｐ型拡散層６およびその表面のＮ型拡散層９等によりＮ
ＰＮトランジスタが形成されている。これらの表面には
ＳｉＯ2 膜７を貫通するメタル電極１０，１０，…が設
けられている。
【０００９】各回路素子は、Ｐ型埋込分離拡散層３およ
びＰ型分離拡散層４によって隣接する素子と分離されて
いる。
びＰ型分離拡散層４によって隣接する素子と分離されて
いる。
【００１０】左方にはＮ型エピタキシャル層５とその表
面に形成されたＰ型拡散層６およびＰ型基板１によりフ
ォトダイオードが形成されている。これは必要により複
数個に分割される。フォトダイオードのカソードとし
て、Ｎ型エピタキシャル層５に設けたＮ型拡散層９に
は、表面のＳｉＯ2 膜７を貫通して電極１０が設けられ
ている。左方のＰ型拡散層６の表面および右方のＳｉＯ
2 膜７の表面はＳｉＮ膜８で覆われている。左方のＳｉ
Ｎ膜８の表面および右方の電極部分付近のＳｉＮ膜８の
表面はバッファ層となるＳｉＯ2 膜１２１で覆われてい
る。フォトダイオード表面のＳｉＯ2 膜１２１は除去さ
れて導波路層１２がフォトダイオードとカップリングす
るようにされているが、その他の部分のＳｉＯ2 膜１２
１の表面は、たとえばガラスによる導波路層１２で覆わ
れている。さらにその上方にはたとえばＳｉＯ2 のクラ
ッド層１３（図１０の第１ギャップ層１１５に対応す
る）で覆われている。
面に形成されたＰ型拡散層６およびＰ型基板１によりフ
ォトダイオードが形成されている。これは必要により複
数個に分割される。フォトダイオードのカソードとし
て、Ｎ型エピタキシャル層５に設けたＮ型拡散層９に
は、表面のＳｉＯ2 膜７を貫通して電極１０が設けられ
ている。左方のＰ型拡散層６の表面および右方のＳｉＯ
2 膜７の表面はＳｉＮ膜８で覆われている。左方のＳｉ
Ｎ膜８の表面および右方の電極部分付近のＳｉＮ膜８の
表面はバッファ層となるＳｉＯ2 膜１２１で覆われてい
る。フォトダイオード表面のＳｉＯ2 膜１２１は除去さ
れて導波路層１２がフォトダイオードとカップリングす
るようにされているが、その他の部分のＳｉＯ2 膜１２
１の表面は、たとえばガラスによる導波路層１２で覆わ
れている。さらにその上方にはたとえばＳｉＯ2 のクラ
ッド層１３（図１０の第１ギャップ層１１５に対応す
る）で覆われている。
【００１１】図１１で明らかなように、左方のＳｉＯ2
膜１２１の厚さと右方のＳｉＯ2 膜１２１の厚さはほぼ
等しい。右方の電極１０ならびにＳｉＯ2 膜７およびＳ
ｉＮ膜８の上部のＳｉＯ2 膜１２１には実際には凹凸が
生じているが、図１１では簡単化するために平坦にして
ある。
膜１２１の厚さと右方のＳｉＯ2 膜１２１の厚さはほぼ
等しい。右方の電極１０ならびにＳｉＯ2 膜７およびＳ
ｉＮ膜８の上部のＳｉＯ2 膜１２１には実際には凹凸が
生じているが、図１１では簡単化するために平坦にして
ある。
【００１２】
【発明が解決しようとする課題】導波路のバッファ層と
なるＳｉＯ2 膜１２１は、左方のフォトダイオードへの
導波路のバッファ層としての役割を果たす部分と、右方
の信号処理回路のＩＣ部分の表面保護膜としての役割を
果たす部分があり、同時に形成されている。シングルモ
ードの導波路のように比較的薄い導波路層においては、
導波路のバッファ層としてのＳｉＯ2 膜は約２μｍ以上
の厚さが必要であり、これより薄いとシリコン基板１に
よる導波光の吸収が無視できなくなる。しかし、ＩＣ部
分の表面保護膜として通常用いられるＳｉＯ2 の膜厚は
１μｍ程度であり、これ以上厚膜化すると、ＳｉＯ2 の
膜応力による電子回路素子の特性変動が発生してしま
う。このように図１１の構造ではＩＣ部分の素子特性変
動なしに、光導波路をＩＣと同一基板上に形成すること
ができず問題となっていた。
なるＳｉＯ2 膜１２１は、左方のフォトダイオードへの
導波路のバッファ層としての役割を果たす部分と、右方
の信号処理回路のＩＣ部分の表面保護膜としての役割を
果たす部分があり、同時に形成されている。シングルモ
ードの導波路のように比較的薄い導波路層においては、
導波路のバッファ層としてのＳｉＯ2 膜は約２μｍ以上
の厚さが必要であり、これより薄いとシリコン基板１に
よる導波光の吸収が無視できなくなる。しかし、ＩＣ部
分の表面保護膜として通常用いられるＳｉＯ2 の膜厚は
１μｍ程度であり、これ以上厚膜化すると、ＳｉＯ2 の
膜応力による電子回路素子の特性変動が発生してしま
う。このように図１１の構造ではＩＣ部分の素子特性変
動なしに、光導波路をＩＣと同一基板上に形成すること
ができず問題となっていた。
【００１３】
【課題を解決するための手段】本発明においては、導波
路形成部分とＩＣ形成部分の基板上に２μｍ以上の厚膜
ＳｉＯ2 膜を形成した後、ＩＣ部分のＳｉＯ2 膜を薄膜
化あるいは完全に除去する工程を付加する。これにより
ＳｉＯ2 膜によりＩＣ部分に加わる膜応力を緩和した。
路形成部分とＩＣ形成部分の基板上に２μｍ以上の厚膜
ＳｉＯ2 膜を形成した後、ＩＣ部分のＳｉＯ2 膜を薄膜
化あるいは完全に除去する工程を付加する。これにより
ＳｉＯ2 膜によりＩＣ部分に加わる膜応力を緩和した。
【００１４】
【発明の実施の形態】図１は本発明の一実施の形態の略
断面図である。概ね図１１に対応しており、同一の符号
は同一の部分を表わす。本発明においては、導波路のバ
ッファ層であるＳｉＯ2 膜１１−１（以下バッファ層と
もいう）はＩＣ部分の保護膜１１−２（以下保護膜とも
いう）と膜厚が異なっており、ＩＣ部分の保護膜１１−
２の方がバッファ層１１−１より薄い。ＩＣ部分の保護
膜１１−２の膜厚を約１μｍ以下とすることにより、膜
応力による電子素子特性の変動を抑えることができる。
図２にその根拠となるグラフを示す。図２の横軸は保護
膜１１−２の膜厚、縦軸はＮＰＮトランジスタのｈFEの
相対値である。この図によれば、保護膜１１−２の膜厚
が１μｍ以上となると、ｈFEの値は変動し始めることが
わかる。すなわち保護膜１１−２の膜厚は１μｍ以下と
すれば、ＮＰＮトランジスタの特性変動が抑えられる。
断面図である。概ね図１１に対応しており、同一の符号
は同一の部分を表わす。本発明においては、導波路のバ
ッファ層であるＳｉＯ2 膜１１−１（以下バッファ層と
もいう）はＩＣ部分の保護膜１１−２（以下保護膜とも
いう）と膜厚が異なっており、ＩＣ部分の保護膜１１−
２の方がバッファ層１１−１より薄い。ＩＣ部分の保護
膜１１−２の膜厚を約１μｍ以下とすることにより、膜
応力による電子素子特性の変動を抑えることができる。
図２にその根拠となるグラフを示す。図２の横軸は保護
膜１１−２の膜厚、縦軸はＮＰＮトランジスタのｈFEの
相対値である。この図によれば、保護膜１１−２の膜厚
が１μｍ以上となると、ｈFEの値は変動し始めることが
わかる。すなわち保護膜１１−２の膜厚は１μｍ以下と
すれば、ＮＰＮトランジスタの特性変動が抑えられる。
【００１５】図３〜５には図１の構造を得るための工程
を示している。図３はシリコン基板１にＮＰＮトランジ
スタ等の電子素子およびフォトダイオードを形成し、メ
タル配線を施した状態である。これは以下のようにして
形成される。シリコン基板１の表面の回路素子の予定領
域にＮ型埋込拡散層２となるＮ型拡散層およびＰ型埋込
分離拡散層３，３…となるＰ型拡散層を形成する。次に
全面にＮ型エピタキシャル層５を形成する。次にフォト
ダイオードのアノード予定領域および回路素子部のＰ型
を必要とする部分にＰ型拡散層６，６…を形成し、同時
にＰ型分離拡散層４，４…を形成する。フォトダイオー
ドの電極取出し部分、ＮＰＮトランジスタのエミッタ予
定領域およびコレクタ予定領域等にＮ型拡散層９，９…
を形成する。次に電極取出し部分上方にＳｉＯ2 膜７を
形成し、電極取出し部分およびフォトダイオードおよび
導波路の下部となる部分の全面を覆うように例えば１０
０μｍの厚さのＳｉＮ膜８を形成した後、電極予定部分
に孔を空け、電極１０，１０…を設けメタル配線を施
す。
を示している。図３はシリコン基板１にＮＰＮトランジ
スタ等の電子素子およびフォトダイオードを形成し、メ
タル配線を施した状態である。これは以下のようにして
形成される。シリコン基板１の表面の回路素子の予定領
域にＮ型埋込拡散層２となるＮ型拡散層およびＰ型埋込
分離拡散層３，３…となるＰ型拡散層を形成する。次に
全面にＮ型エピタキシャル層５を形成する。次にフォト
ダイオードのアノード予定領域および回路素子部のＰ型
を必要とする部分にＰ型拡散層６，６…を形成し、同時
にＰ型分離拡散層４，４…を形成する。フォトダイオー
ドの電極取出し部分、ＮＰＮトランジスタのエミッタ予
定領域およびコレクタ予定領域等にＮ型拡散層９，９…
を形成する。次に電極取出し部分上方にＳｉＯ2 膜７を
形成し、電極取出し部分およびフォトダイオードおよび
導波路の下部となる部分の全面を覆うように例えば１０
０μｍの厚さのＳｉＮ膜８を形成した後、電極予定部分
に孔を空け、電極１０，１０…を設けメタル配線を施
す。
【００１６】次に、図４に示すように、導波路のバッフ
ァ層あるいはＩＣ部分の保護膜となるＳｉＯ2 膜１１を
ＣＶＤ法により全面に形成する。ＳｉＯ2 膜１１はリン
をドープしたＰＳＧ膜を用いてもよい。このＳｉＯ2 膜
１１の厚さは、導波路のバッファ層としての機能を果た
すために必要な膜厚である２μｍ以上の膜厚とする。
ァ層あるいはＩＣ部分の保護膜となるＳｉＯ2 膜１１を
ＣＶＤ法により全面に形成する。ＳｉＯ2 膜１１はリン
をドープしたＰＳＧ膜を用いてもよい。このＳｉＯ2 膜
１１の厚さは、導波路のバッファ層としての機能を果た
すために必要な膜厚である２μｍ以上の膜厚とする。
【００１７】次に、図５に示すようにＩＣ部分のＳｉＯ
2 膜１１−２を通常のフォトエッチングを行なうことに
より、１μｍ以下の厚さに薄膜化する。表面保護膜とし
ての機能をそこなわない程度に可及的に薄くする。バッ
ファ層となるＳｉＯ2 膜１１−１はＳｉＯ2 膜１１−２
より厚い。続いて、図示されていないが、光導波路とフ
ォトダイオードのカップリング部ＣのＳｉＯ2 膜をテー
パ状に加工して、その上に♯７０５９ガラスからなる導
波路１２を例えば３００μｍ程度の厚さにスパッタ法に
より全面に形成し、さらにクラッド層となるＳｉＯ2 膜
１３（図１０の第１ギャップ層１１５に対応する）を１
００μｍ程度スパッタ法により堆積して図１の構造を得
る。
2 膜１１−２を通常のフォトエッチングを行なうことに
より、１μｍ以下の厚さに薄膜化する。表面保護膜とし
ての機能をそこなわない程度に可及的に薄くする。バッ
ファ層となるＳｉＯ2 膜１１−１はＳｉＯ2 膜１１−２
より厚い。続いて、図示されていないが、光導波路とフ
ォトダイオードのカップリング部ＣのＳｉＯ2 膜をテー
パ状に加工して、その上に♯７０５９ガラスからなる導
波路１２を例えば３００μｍ程度の厚さにスパッタ法に
より全面に形成し、さらにクラッド層となるＳｉＯ2 膜
１３（図１０の第１ギャップ層１１５に対応する）を１
００μｍ程度スパッタ法により堆積して図１の構造を得
る。
【００１８】図６には本発明の他の実施の形態を示す。
ＳｉＮ膜８−１が、図３までの工程により製造された半
製品のＳｉＮ膜８の上に重ねて形成されており、このＳ
ｉＮ膜８−１をエッチングストッパとして、図１におけ
るＩＣ部分上方のＳｉＯ2 膜１１−２を完全に除去して
しまうことによって、ＩＣ部分に発生する応力を緩和す
る構造としている。この場合の途中工程の断面図を図７
〜９に示す。
ＳｉＮ膜８−１が、図３までの工程により製造された半
製品のＳｉＮ膜８の上に重ねて形成されており、このＳ
ｉＮ膜８−１をエッチングストッパとして、図１におけ
るＩＣ部分上方のＳｉＯ2 膜１１−２を完全に除去して
しまうことによって、ＩＣ部分に発生する応力を緩和す
る構造としている。この場合の途中工程の断面図を図７
〜９に示す。
【００１９】図７は図４に対応し、図４のメタル配線を
施した状態の半製品の表面に、ＳｉＯ2 膜１１２の代わ
りに層間絶縁膜であるＳｉＮ膜８−１を積層した状態で
ある。
施した状態の半製品の表面に、ＳｉＯ2 膜１１２の代わ
りに層間絶縁膜であるＳｉＮ膜８−１を積層した状態で
ある。
【００２０】次いで、図８に示すように、導波路のバッ
ファ層あるいはＩＣ部分の保護膜となるＳｉＯ2 膜１１
をＣＶＤにより形成する。このあと、ＩＣ部分表面のＳ
ｉＯ 2 膜１１をエッチングにより除去し図９の状態と
し、さらに光導波路とフォトダイオードのカップリング
部ＣのＳｉＯ2 膜１１をテーパ状に加工して導波路１２
およびクラッド層１３のＳｉＯ2 膜を堆積して図６の構
造を得る。
ファ層あるいはＩＣ部分の保護膜となるＳｉＯ2 膜１１
をＣＶＤにより形成する。このあと、ＩＣ部分表面のＳ
ｉＯ 2 膜１１をエッチングにより除去し図９の状態と
し、さらに光導波路とフォトダイオードのカップリング
部ＣのＳｉＯ2 膜１１をテーパ状に加工して導波路１２
およびクラッド層１３のＳｉＯ2 膜を堆積して図６の構
造を得る。
【００２１】図１の構造では、ＩＣ部分のＳｉＯ2 膜１
１を１μｍ程度に薄膜化するために、ＳｉＯ2 膜１１を
エッチングするときのエッチングレートばらつきによっ
て、ＩＣ部分に残るＳｉＯ2 膜１１−２の膜厚がばらつ
いてしまうという問題が生じる可能性があるが、図６の
構造によれば、ＳｉＯ2 膜１１のエッチング時にＳｉＯ
2 膜とＳｉＮ膜のエッチング選択性の大きなエッチング
液を用いることによりＳｉＮ膜がエッチングストッパと
なり、そのような問題は生じない。ＩＣ部分の保護膜と
しての役割はＳｉＮ膜８−１が果たす。
１を１μｍ程度に薄膜化するために、ＳｉＯ2 膜１１を
エッチングするときのエッチングレートばらつきによっ
て、ＩＣ部分に残るＳｉＯ2 膜１１−２の膜厚がばらつ
いてしまうという問題が生じる可能性があるが、図６の
構造によれば、ＳｉＯ2 膜１１のエッチング時にＳｉＯ
2 膜とＳｉＮ膜のエッチング選択性の大きなエッチング
液を用いることによりＳｉＮ膜がエッチングストッパと
なり、そのような問題は生じない。ＩＣ部分の保護膜と
しての役割はＳｉＮ膜８−１が果たす。
【００２２】
【発明の効果】以上のように本発明によれば、ＩＣ部分
の素子に加わる応力を緩和することができるため、電子
回路素子特性の変動を生じることなく、光導波路を用い
て光学素子とフォトダイオードおよびＩＣを同一基板上
に集積化することができ、光ピックアップの小型化に寄
与することができる。
の素子に加わる応力を緩和することができるため、電子
回路素子特性の変動を生じることなく、光導波路を用い
て光学素子とフォトダイオードおよびＩＣを同一基板上
に集積化することができ、光ピックアップの小型化に寄
与することができる。
【図１】本発明の一実施の形態の略断面図である。
【図２】本発明の効果を説明するための特性グラフであ
る。
る。
【図３】図１の構造を得るための途中工程の略断面図で
ある。
ある。
【図４】図１の構造を得るための途中工程を示す略断面
図である。
図である。
【図５】図１の構造を得るための途中工程を示す略断面
図である。
図である。
【図６】本発明の他の実施の形態の略断面図である。
【図７】図６の構造を得るための途中工程を示す略断面
図である。
図である。
【図８】図６の構造を得るための途中工程を示す略断面
図である。
図である。
【図９】図６の構造を得るための途中工程を示す略断面
図である。
図である。
【図１０】従来の光ピックアップの略断面図である。
【図１１】従来の光導波路型光検出器の略断面図であ
る。
る。
１ シリコン基板 ２ Ｎ型埋込拡散層 ３ Ｐ型埋込分離拡散層 ４ Ｐ型分離拡散層 ５ Ｎ型エピタキシャル層 ６ Ｐ型拡散層 ７ ＳｉＯ2 膜 ８ ＳｉＮ膜 ９ Ｎ型拡散層 １０ 電極 １１ ＳｉＯ2 膜 １２ 導波路 １３ クラッド層
Claims (5)
- 【請求項１】 半導体基板と、半導体基板の表面に形成
された光検出器と信号処理回路と、光検出器への光の導
波路を有する、信号処理回路を内蔵する光導波路型光検
出器において、 導波路と半導体基板との間にバッファ層としてＳｉＯ2
膜が設けられ、 信号処理回路の表面には表面保護膜として前記のＳｉＯ
2 膜より薄いＳｉＯ2膜が設けられていることを特徴と
する信号処理回路を内蔵する光導波路型光検出器。 - 【請求項２】 半導体基板の表面に形成された信号処理
回路を内蔵する光導波路型光検出器の製造方法におい
て、導波路と半導体基板との間のバッファ層として用い
るＳｉＯ2 膜と信号処理回路部分の表面保護膜であるＳ
ｉＯ2 膜とを同時に形成し、表面保護膜であるＳｉＯ2
膜の厚さをバッファ層であるＳｉＯ2 膜の厚さより薄く
したことを特徴とする信号処理回路を内蔵する光導波路
型光検出器の製造方法。 - 【請求項３】 信号処理回路部分の表面保護膜のＳｉＯ
2 膜の厚さを０．１μｍ以上１μｍ以下とすることを特
徴とする請求項１記載の信号処理回路を内蔵する光導波
路型光検出器の製造方法。 - 【請求項４】 半導体基板と、半導体基板の表面に形成
された光検出器と信号処理回路と、光検出器への光の導
波路を有する、信号処理回路を内蔵する光導波路型検出
器において、導波路と半導体基板との間にはバッファ層
としてＳｉＯ 2 膜が設けられており、 信号処理回路の表面には表面保護膜としてＳｉＮ膜が設
けられていることを特徴とする信号処理回路を内蔵する
光導波路型光検出器。 - 【請求項５】 半導体基板の表面に形成された信号処理
回路を内蔵する光導波路型光検出器の製造方法におい
て、信号処理回路の表面にＳｉＮ膜を形成し、さらにそ
の表面に導波路と半導体基板との間のバッファ層として
用いるＳｉＯ2膜と信号処理回路部分の表面のＳｉＯ2
膜とを同時に形成し、信号処理回路部分の表面のＳｉＯ
2 膜をＳｉＮ膜をストッパとしてエッチングにより除去
することを特徴とする信号処理回路を内蔵する光導波路
型光検出器の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23145995A JP3287982B2 (ja) | 1995-09-08 | 1995-09-08 | 信号処理回路を内蔵する光導波路型光検出器およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23145995A JP3287982B2 (ja) | 1995-09-08 | 1995-09-08 | 信号処理回路を内蔵する光導波路型光検出器およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0982930A true JPH0982930A (ja) | 1997-03-28 |
| JP3287982B2 JP3287982B2 (ja) | 2002-06-04 |
Family
ID=16923848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23145995A Expired - Fee Related JP3287982B2 (ja) | 1995-09-08 | 1995-09-08 | 信号処理回路を内蔵する光導波路型光検出器およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3287982B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6583480B1 (en) * | 1999-06-28 | 2003-06-24 | Sumitomo Osaka Cement Co., Ltd. | Electro-optical element having protective film on top and side surfaces of buffer layer |
-
1995
- 1995-09-08 JP JP23145995A patent/JP3287982B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6583480B1 (en) * | 1999-06-28 | 2003-06-24 | Sumitomo Osaka Cement Co., Ltd. | Electro-optical element having protective film on top and side surfaces of buffer layer |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3287982B2 (ja) | 2002-06-04 |
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Legal Events
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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