JPH098218A - 回路装置 - Google Patents

回路装置

Info

Publication number
JPH098218A
JPH098218A JP7171406A JP17140695A JPH098218A JP H098218 A JPH098218 A JP H098218A JP 7171406 A JP7171406 A JP 7171406A JP 17140695 A JP17140695 A JP 17140695A JP H098218 A JPH098218 A JP H098218A
Authority
JP
Japan
Prior art keywords
conductor layer
circuit
hole
main surface
circuit board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP7171406A
Other languages
English (en)
Other versions
JP3061102B2 (ja
Inventor
Koji Otsuka
康二 大塚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanken Electric Co Ltd
Original Assignee
Sanken Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanken Electric Co Ltd filed Critical Sanken Electric Co Ltd
Priority to JP7171406A priority Critical patent/JP3061102B2/ja
Publication of JPH098218A publication Critical patent/JPH098218A/ja
Application granted granted Critical
Publication of JP3061102B2 publication Critical patent/JP3061102B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612Auxiliary members for layer connectors, e.g. spacers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48095Kinked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4911Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49175Parallel arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494Connecting portions
    • H01L2224/4943Connecting portions the connecting portions being staggered
    • H01L2224/49433Connecting portions the connecting portions being staggered outside the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01067Holmium [Ho]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19041Component type being a capacitor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3025Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Combinations Of Printed Boards (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

(57)【要約】 【目的】 薄型化を容易に達成することができる混成集
積回路を提供する。 【構成】 回路基板2に貫通孔7を形成し、この貫通孔
7の下側を外部接続用導体層18で覆う。貫通孔7の下
側に位置する導体層18の上に放熱体6を介して半導体
チップ10を配置する。半導体チップ10をリード線2
2、23、24によって導体層11、12、13に接続
する。貫通孔7の壁面に導体層25を設ける。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は混成集積回路等の回路装
置に関する。
【0002】
【従来の技術及び発明が解決しようとする課題】半導体
素子等の回路素子を含む混成集積回路装置において、放
熱体等が固着された背の高い回路素子を含む場合には、
この一部又は全部を回路基板の孔に挿入することが考え
られる。この様に回路基板の孔に回路素子を配置する場
合において、回路素子の配置を容易且つ確実に達成でき
れば好都合である。また、発熱の大きい回路素子を使用
する場合には、良好な放熱性が要求される。 また、回
路装置においては、ノイズ防止が必要になる。
【0003】そこで本発明の目的は、薄型化を容易に達
成できると共に、容易に製造することができる回路装置
を提供することにある。
【0004】
【課題を解決するための手段】上記目的を達成するため
の本発明は、絶縁性回路基板と回路素子とを備えた回路
装置であって、前記回路基板の一方の主面から他方の主
面に至る貫通孔が設けられており、前記回路基板の一方
の主面には前記回路素子を接続するための配線導体層が
設けられており、前記回路基板の他方の主面側に前記貫
通孔を閉塞するように導体層が配設されており、前記回
路素子が前記貫通孔の中に配置され且つ前記貫通孔を閉
塞する導体層で支持されており、前記回路素子と前記回
路基板の一方の主面上の前記配線導体層とが導体で接続
されていることを特徴とする回路装置に係わるものであ
る。なお、請求項2に示すように、回路基板の他方の主
面に少なくとも第1及び第2の外部接続用導体層を設
け、第1の外部接続用導体層によって貫通孔を閉塞する
ことが望ましい。また、請求項3に示すように、親基板
の上に貫通孔を有する回路基板を配置することが望まし
い。また、請求項4及び6に示すように、貫通孔の壁面
にグランドに接続された導体層を設けることが望まし
い。また、請求項5に示すように放熱体を設けることが
望ましい。
【0005】
【発明の作用及び効果】各請求項の発明によれば、回路
基板の貫通孔の中に回路素子を配置するので、回路装置
の薄型化を達成することができる。また、請求項1〜5
の発明によれば、回路基板の他方の主面側で貫通孔を導
体層によって閉塞し、この上に回路素子を配置するの
で、回路素子の配置及び支持を容易に達成することがで
き、回路装置の組立てが容易になる。請求項2の発明に
よれば、貫通孔を閉塞するための導体層を第1の外部接
続導体層によって形成するので、容易且つ低コストに閉
塞する導体層を得ることができる。請求項3の発明によ
れば、親基板の導体層によっても貫通孔が閉塞されるの
で、回路素子の支持を容易且つ確実に達成することがで
き、且つ親基板の導体層を通して放熱させることが可能
になる。請求項4及び6の発明によれば、貫通孔の壁面
の導体層による電磁及び/又は静電シールドが達成さ
れ、ノイズの侵入及び/又は放射を防ぐことができる。
請求項5の発明によれば、放熱体を貫通孔の中に配置
し、且つ貫通孔を閉塞する導体層の上に配置するので、
放熱効果を良好に得ることができる。この時に、放熱体
の放熱作用のみでなく、貫通孔を閉塞する導体層による
放熱作用も得ることができる。また、放熱体を回路素子
の高さ位置の調整体としても利用することができ、回路
素子の回路基板の一方の主面に対する電気的接続が容易
になる。
【0006】
【実施例】次に、図1〜図10を参照して本発明の実施
例に係わる回路装置を説明する。図1及び図2に示すよ
うに、この回路装置としての混成集積回路1は、誘電体
即ち絶縁体から成る回路基板2と、回路素子としての半
導体素子3と、抵抗又はコンデンサ等の別の回路素子4
とを含む。比較的薄い回路素子4は回路基板2の一方の
主面5の上に配置されているが放熱体6を備えているた
めに比較的に背の高い半導体素子3は、貫通孔7の中に
配置されている。即ち、回路基板2には、一方の主面5
から他方の主面8に至る貫通孔7が形成され、この貫通
孔7の中に直方体の放熱体6が配置され、この放熱体6
の上にろう材9によって半導体チップ10が固着されて
いる。
【0007】回路基板2の一方の主面5には、配線導体
層11、12、13、14、15、16、17が形成さ
れ、他方の主面8には図2及び図3に示すように第1、
第2及び第3の外部接続用導体層18、19、20及び
内部接続用導体層21が形成されている。なお、実際に
は回路基板2の一方の及び他方の主面5、8の上に半田
接続に無関係の部分を覆うための半田レジスト層を周知
の技術に従って設けるが、本実施例を示す図面ではこれ
が省略されている。
【0008】半導体チップ10は本実施例の場合、電力
用の電界効果トランジスタであって、ソース電極が内部
接続導体としてのリード線22によって配線導体層11
に接続され、ドレイン電極がリード線23によって配線
導体層12に接続され、ゲート電極がリード線24によ
って配線導体層13に接続されている。内部接続導体と
してのリード線22、23、24はそれぞれワイヤボン
ディング方法で設けられている。
【0009】回路基板2に設けられた貫通孔7の壁面に
はノイズ防止用導体層25が設けられ、これが主面5上
の配線導体層11に接続されている。
【0010】回路基板2の他方の主面8の第1の外部接
続用導体層18は、接着層26によって回路基板2の他
方の主面8に固着された銅シートから成る金属シート4
3と金属メッキ層35とから成る。この第1の外部接続
用導体層18は、図2から明らかなように貫通孔7を回
路基板2の他方の主面8側で閉塞する部分27を有す
る。回路基板2の他方の主面8における配線導体層21
も金属シート43とメッキ層35とで形成され、また図
3に示す第2及び第3の外部接続用導体層19、20も
金属シートとメッキ層で形成されている。図1に示す配
線導体層15、16は回路基板2の側面の溝28、29
の導体層30、31によって図3の回路基板2の他方の
主面8の外部接続用導体層19、20に接続されてい
る。また、図1の配線導体層17はスルーホール32の
導体層33によって図3の他方の主面8の導体層21に
接続されている。
【0011】回路基板2の一方の主面5における配線導
体層11、12、13、14、15、16、17は、図
10から明らかなように金属シート43と金属メッキ層
35とから成る。
【0012】第1の外部接続用導体層18の閉塞部分2
7の上には図2から明らかなように金属メッキ層36が
設けられ、この上に放熱体6が半田37によって固着さ
れている。
【0013】図1〜図3の混成集積回路1は図4に示す
絶縁性親基板38の上に配置される。親基板38にはグ
ランドに接続された第1の導体層39の他に、第2及び
第3の導体層40、41が設けられ、更に回路素子(図
示せず)が配設されている。
【0014】図5及び図6は親基板38の上に混成集積
回路1を配置した状態を図1及び図2に対応して示すも
のである。これから明らかなように混成集積回路1の回
路基板2の他方の主面8の第1の外部接続用導体層18
は半田42によって親基板38のグランド導体層39に
固着されている。また、図3に示す第2及び第3の外部
接続用導体層19、20も図4及び図5に示す親基板3
8の導体層40、41に半田(図示せず)によって接続
されている。混成集積回路1の外部接続用導体層18、
19、20は回路基板2の他方の主面8にあるので、表
面実装方法によって同時に半田接続することができる。
【0015】図7〜図10は、回路基板2に導体層11
〜21等を形成する方法を示す。まず、図7に示すよう
に例えば厚さ約0.8mmの回路基板2の一方の主面5
の上に厚さ約18μmの銅シートから成る金属シート3
4を貼り付け、貫通孔7を形成したものを用意する。ま
た、貫通孔7に対応した貫通孔26bを有する熱硬化性
樹脂から成る接着シート26aを用意し、更に、厚さ約
70μmの銅シートから成る金属シート43を用意す
る。次に、回路基板2と接続シート26aと金属シート
43とを積層し、プレスし、加熱することによって金属
シート43を回路基板2に接着シート26aで固着す
る。また、スルーホール32を形成する。次に、無電解
メッキと電解メッキを順次に施すことによって図9に示
すように金属シート34、43の上及び回路基板2の露
出面に金属メッキ層35を形成する。これにより貫通孔
7の壁内及びスルーホール32の壁面の導体層35及び
底面の金属メッキ層36も形成される。次に、回路基板
2の一方の主面5及び他方の主面8の選択的エッチング
によって図1〜図3及び図10に示すように所定パター
ンの導体層11〜21を形成する。
【0016】本実施例によれば次の効果が得られる。 (イ) 薄型化するために回路基板2の貫通孔7の中に
半導体素子3を配置する時に、導体層18によって閉塞
された部分27の上に半導体素子3を置くことができる
ので、半導体素子3の高さ方向の位置決めを容易に達成
することができるばかりでなく、半導体素子3の装着を
容易に達成することができる。 (ロ) 放熱体6が設けられ、これが導体層18の上に
配置されているので、放熱体6のみでなく、導体層18
による放熱効果も得ることができる。 (ハ) 導体層18の貫通孔7を閉塞する部分27は外
部接続用導体層18の延長部として形成されているの
で、特別な工程を伴なわずに容易に得ることができる。 (ニ) 親基板38の導体層39も貫通孔7の下に配置
される構成であるので、この導体層39による放熱効果
を得ることができるばかりでなく、半導体素子3の安定
的支持が達成される。 (ホ) 放熱体6を高さ方向のスペーサとして働かせ、
半導体チップ10の表面の高さ位置を導体層11、1
2、13の高さ位置にほぼ揃えているので、ワイヤボン
ディングによりリード線22、23、24を容易に接続
することができる。 (ヘ) 貫通孔7の壁面に導体層25を設けたので、こ
れによって半導体素子3の電磁及び/又は静電シールド
が達成され、半導体素子3に対するノイズの侵入及びこ
こからのノイズの放射を防ぐことができる。 (ト) 混成集積回路1を親基板38に対して表面実装
方法で容易に装着することができる。
【0017】
【変形例】本発明は上述の実施例に限定されるものでな
く、例えば次の変形が可能なものである。 (1) 半導体チップをFET以外のICチップ、ダイ
オードチップ等にすることができる。 (2) 導体層18を回路基板2に非固着の金属板から
成る導体層とすることができる。
【図面の簡単な説明】
【図1】本発明の実施例の混成集積回路の一部を示す平
面図である。
【図2】図1のA−A線の切断面を示す図である。
【図3】図1の混成集積回路の一部を示す底面図であ
る。
【図4】親基板の一部を示す平面図である。
【図5】親基板に図1の混成集積回路を装着した回路装
置の一部を示す平面図である。
【図6】図5のB−B線の切断面を示す図である。
【図7】図1の混成集積回路のための回路基板と接着シ
ートと金属シートを示す断面図である。
【図8】回路基板と接着シートと金属シートを一体化し
たものを示す断面図である。
【図9】図8のものにスルーホールを形成したものを示
す断面図である。
【図10】回路基板の一方及び他方の表面に所定パター
ンの導体層を形成したものを示す断面図である。
【符号の説明】
1 混成集積回路 2 回路基板 3 半導体素子 4 回路素子 5 一方の主面 6 放熱体 7 貫通孔 8 他方の主面 9 ろう材 10 半導体チップ 11〜17 導体層 18 第1の外部接続用導体層 19 第2の外部接続用導体層 20 第3の外部接続用導体層

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 絶縁性回路基板と回路素子とを備えた回
    路装置であって、 前記回路基板の一方の主面から他方の主面に至る貫通孔
    が設けられており、 前記回路基板の一方の主面には前記回路素子を接続する
    ための配線導体層が設けられており、 前記回路基板の他方の主面側に前記貫通孔を閉塞するよ
    うに導体層が配設されており、 前記回路素子が前記貫通孔の中に配置され且つ前記貫通
    孔を閉塞する導体層で支持されており、 前記回路素子と前記回路基板の一方の主面上の前記配線
    導体層とが導体で接続されていることを特徴とする回路
    装置。
  2. 【請求項2】 前記回路基板の他方の主面側の前記貫通
    孔を閉塞する導体層は、前記回路基板の他方の主面に固
    着され且つ外部回路に接続されるように形成された第1
    の外部接続用導体層であり、前記回路基板の他方の主面
    には前記第1の外部接続用導体層の他に第2の外部接続
    用導体層も設けられていることを特徴とする請求項1記
    載の回路装置。
  3. 【請求項3】 更に、前記回路基板よりも大きな面積の
    表面及び裏面を有する親基板を備えており、 前記親基板の表面に前記回路基板の前記他方の主面の前
    記第1及び第2の外部接続用導体層を接続するための複
    数の導体層が形成されており、 前記回路基板の前記第1の外部接続用導体層に接続され
    る前記親基板の前記表面の導体層は前記第1の外部接続
    用導体層を介して前記貫通孔の実質的に全部を覆うよう
    に形成されていることを特徴とする請求項2記載の回路
    装置。
  4. 【請求項4】 更に前記貫通孔の壁面に導体層が形成さ
    れ、この壁面の導体層は前記回路基板の前記貫通孔を閉
    塞する部分を有する導体層に接続されており、 前記回路基板の前記貫通孔を閉塞する部分を有する導体
    層はグランドに接続されていることを特徴とする請求項
    1又は2又は3記載の回路装置。
  5. 【請求項5】 前記回路素子は底面に放熱体を備えたも
    のであり、この放熱体が前記貫通孔を閉塞する導体層の
    上に配置されていることを特徴とする請求項1又は2又
    は3又は4記載の回路装置。
  6. 【請求項6】 絶縁性回路基板と回路素子とを備えた回
    路装置であって、 前記回路基板の一方の主面から他方の主面に至る貫通孔
    が設けられており、 前記回路基板の一方の主面上には前記回路素子を接続す
    るための配線導体層が設けられており、 前記貫通孔の中に前記回路素子が配置されており、 前記回路素子と前記配線導体層とを接続するためのリー
    ド導体が設けられており、 前記貫通孔の壁面にグランド導体層が設けられているこ
    とを特徴とする回路装置。
JP7171406A 1995-06-14 1995-06-14 回路装置 Expired - Fee Related JP3061102B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP7171406A JP3061102B2 (ja) 1995-06-14 1995-06-14 回路装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7171406A JP3061102B2 (ja) 1995-06-14 1995-06-14 回路装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP10100067A Division JP3104749B2 (ja) 1998-03-27 1998-03-27 回路装置及びその製造方法

Publications (2)

Publication Number Publication Date
JPH098218A true JPH098218A (ja) 1997-01-10
JP3061102B2 JP3061102B2 (ja) 2000-07-10

Family

ID=15922564

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7171406A Expired - Fee Related JP3061102B2 (ja) 1995-06-14 1995-06-14 回路装置

Country Status (1)

Country Link
JP (1) JP3061102B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012235089A (ja) * 2011-05-03 2012-11-29 Kyokutoku Kagi Kofun Yugenkoshi パッケージキャリアおよびその製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04112560A (ja) * 1990-08-31 1992-04-14 Sanyo Electric Co Ltd 混成集積回路
JPH04137739A (ja) * 1990-09-28 1992-05-12 Sanyo Electric Co Ltd 混成集積回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04112560A (ja) * 1990-08-31 1992-04-14 Sanyo Electric Co Ltd 混成集積回路
JPH04137739A (ja) * 1990-09-28 1992-05-12 Sanyo Electric Co Ltd 混成集積回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012235089A (ja) * 2011-05-03 2012-11-29 Kyokutoku Kagi Kofun Yugenkoshi パッケージキャリアおよびその製造方法

Also Published As

Publication number Publication date
JP3061102B2 (ja) 2000-07-10

Similar Documents

Publication Publication Date Title
JP3051011B2 (ja) パワ−モジュ−ル
JPH07193187A (ja) 同一平面ヒ−トシンクおよび電気コンタクトを有する電子デバイス
JPH11345921A (ja) プリント基板上に配置された、熱を発生する構成素子のための冷却装置
JP2848068B2 (ja) 半導体装置
KR101008772B1 (ko) 집적 회로 장치, 전자 회로 지지 기판 및 집적 회로와 히트싱크의 열적 접속 방법
KR100788858B1 (ko) 집적 회로 패키지의 구조물 및 어셈블리 방법
JPH11191603A (ja) 半導体集積回路装置およびその製造方法
JP3104749B2 (ja) 回路装置及びその製造方法
JPH09199823A (ja) チップオンボードプリント配線板
JPH1197576A (ja) 半導体装置
JP3061102B2 (ja) 回路装置
JP3931696B2 (ja) 電子装置
JP2612455B2 (ja) 半導体素子搭載用基板
JPH06112674A (ja) 電子部品搭載装置用のヒートシンク
JP2005039118A (ja) 半導体装置
JP2784525B2 (ja) 電子部品搭載用基板
JP2001203314A (ja) 半導体装置
JPH06112361A (ja) 混成集積回路
JPH07297518A (ja) 電子部品の実装構造
JP2002158317A (ja) 低ノイズ放熱icパッケージ及び回路基板
JPH07122680A (ja) 混成集積回路装置
JP2784523B2 (ja) 電子部品搭載用基板
US20230411334A1 (en) Power module for high-frequency use and method for manufacturing the same
JPH08316592A (ja) 回路基板及びその製造方法
JP3009176U (ja) プリント回路基板

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090428

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090428

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100428

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110428

Year of fee payment: 11

LAPS Cancellation because of no payment of annual fees