JPH0979916A - 温度検知回路 - Google Patents

Abstract

(57)【要約】 【課題】 温度検知回路内部の演算増幅器や比較器の入
力オフセット電圧の影響を受けずに正確に温度を検知す
る。 【解決手段】 オペアンプ１とコンパレータ２とを有
し、半導体基板上に形成される温度検知回路において、
オペアンプ１を構成する差動入力対および負荷対とコン
パレータ２を構成する差動入力対および負荷対とを直近
に配置することで、オペアンプ１の入力オフセット電圧
Ｖosaとコンパレータ２の入力オフセット電圧Ｖoscとの
大きさを互いに等しくし、かつ各入力オフセット電圧の
正負符号を逆にする。そして、温度検知回路内の抵抗の
抵抗値を調整し、オペアンプ１の入力オフセット電圧に
よる検知温度の変化分と、コンパレータ２の入力オフセ
ット電圧による検知温度の変化分とを互いに相殺する。
以上により、製造誤差等により入力オフセット電圧の電
圧値が変動しても、検知温度はその影響を受けなくな
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】半導体基板上に演算増幅器や
比較器等の半導体素子を形成して温度検知を行う温度検
知回路に関する。

【０００２】

【従来の技術】図７はバンドギャップレファレンス回路
（以下、ＢＧＲ回路と呼ぶ）を用いた従来の温度検知回
路の回路図である。図示のように、従来の温度検知回路
は、オペアンプ１、抵抗Ｒ１〜Ｒ３、およびＮＰＮトラ
ンジスタ（以下、単にトランジスタと呼ぶ）Ｔｒ１，Ｔ
ｒ２で構成されるＢＧＲ回路部１０と、ＢＧＲ回路部１
０の出力を分圧する抵抗Ｒ４，Ｒ５と、コンパレータ２
とを備える。トランジスタＴｒ１，Ｔｒ２はそれぞれダ
イオードとして作用するように、ベース端子とコレクタ
端子が接続されている。図７の温度検知回路は、ＭＯＳ
プロセスあるいはバイポーラプロセスにより半導体基板
上に形成され、その際、トランジスタＴｒ２のエミッタ
面積はトランジスタＴｒ１に比べてＡ（Ａは正の実数で
例えば１０）倍に設定される。

【０００３】図８は図７のｐ，ｑ，ｒ点の温度による電
圧変化を示す図であり、以下この図に基づいて図７の動
作を説明する。図７のｐ点電圧はＢＧＲ回路部１０の出
力電圧Ｖrefを示しており、半導体基板温度に対する依
存性はない。ｑ点電圧はＢＧＲ出力Ｖrefを抵抗分割し
た電圧ａＶref（分圧比ａ＝Ｒ５／（Ｒ４＋Ｒ５））を
示しており、ｐ点電圧と同様に半導体基板温度に対する
依存性はない。一方、ｒ点電圧はトランジスタＴｒ２の
ベース・エミッタ間電圧Ｖfを示しており、通常は−２
［［ｍＶ］／℃］程度の温度依存性を有する。このた
め、抵抗Ｒ４，Ｒ５の抵抗値を適切に設定することで、
分圧された電圧ａＶrefとベース・エミッタ間電圧Ｖfと
をある温度で一致させることができる。また、両電圧ａ
Ｖref，Ｖfをコンパレータ２に入力して比較すれば、両
電圧が一致したときの温度（以下、この温度を検知温度
Ｔxと呼ぶ）を検出できる。すなわち、コンパレータ２
の出力がローレベルからハイレベルに変化したときの温
度が検知温度Ｔxとなる。

【０００４】

【発明が解決しようとする課題】しかしながら、図７の
回路構成の温度検知回路を半導体基板上に形成する場
合、製造誤差によって検知温度Ｔxがばらつくおそれが
ある。この場合の製造誤差としては、抵抗の絶対値精
度、抵抗比の精度、ベース・エミッタ間電圧の絶対値精
度や比精度、オペアンプ１の入力オフセット電圧Ｖosa
やコンパレータ２の入力オフセット電圧Ｖoscのばらつ
き等が考えられ、これらの中で特に入力オフセット電圧
Ｖosa，Ｖoscのばらつきによる影響が大きい。

【０００５】以下、入力オフセット電圧Ｖosa，Ｖoscの
ばらつきによる検知温度Ｔxの変動について検討する。
オペアンプ１の入力オフセット電圧Ｖosaが±Ｖaの範囲
内でばらつく場合には、分圧された電圧ａＶrefは±ａ
Ｖaの範囲内でばらつく。このため、分圧電圧ａＶrefと
エミッタ・ベース間電圧Ｖfとが一致する温度（検知温
度）Ｔxもばらつく。図８では、入力オフセット電圧Ｖo
saのばらつきに起因する検知温度Ｔxのばらつき範囲を
σaとしている。

【０００６】一方、コンパレータ２の入力オフセット電
圧Ｖoscが±Ｖcの範囲内でばらつく場合も検知温度Ｔx
はばらつき、図８ではコンパレータ２の入力オフセット
電圧Ｖoscのばらつきに起因する検知温度のばらつき範
囲をσcとしている。したがって、入力オフセット電圧
ＶosaおよびＶoscの双方を考慮に入れた検知温度Ｔxの
ばらつきは、σａとσcを加えたσxとなる。

【０００７】次に、入力オフセット電圧ＶosaおよびＶo
scの発生原因について説明する。図９はＰチャネル型の
ＭＯＳトランジスタを用いて構成したオペアンプ１の内
部回路図である。図９に示すように、オペアンプ１は差
動入力対を構成するＰＭＯＳトランジスタＭ１，Ｍ２
と、差動入力対の負荷対を構成するＮＭＯＳトランジス
タＭ３，Ｍ４と、定電流源として作用するＰＭＯＳトラ
ンジスタＭ５〜Ｍ７と、出力バッファとして作用するＮ
ＭＯＳトランジスタＭ８と、コンデンサＣ１と、抵抗Ｒ
６とで構成される。なお、コンパレータ２は、位相補償
用コンデンサＣ１を除けばオペアンプ１と同一の回路で
構成することができる。

【０００８】入力オフセット電圧は、特性にペア性が要
求される差動入力対Ｍ１，Ｍ２あるいは負荷対Ｍ３，Ｍ
４のアンバランスによって生じる。具体的には、半導体
基板上の不純物濃度や酸化膜厚のばらつき等により差動
入力対や負荷対の閾値電圧差が変化し、この閾値電圧差
の変化により入力オフセット電圧が発生する。

【０００９】上述した温度検知回路の入力オフセット電
圧の変動はＭＯＳトランジスタに特有の問題ではなく、
図１０に示すように温度検知回路をバイポーラトランジ
スタで構成した場合にも問題になり、この場合にはトラ
ンジスタのベース・エミッタ間電圧のばらつきによって
入力オフセット電圧が変動する。

【００１０】図１１は図７に示す従来の温度検知回路の
パターン配置図である。図１１のパターン配置図では、
オペアンプ１の差動入力対１１と負荷対１２とを並べて
配置し、同様にコンパレータ２の差動入力対２１と負荷
対２２とを並べて配置しているだけであり、配置の際に
入力オフセット電圧の影響を何ら考慮にしていない。こ
のため、図１１のようにパターン配置すると、入力オフ
セット電圧を起因とする検知温度のばらつきはワースト
ケースで考える必要があり、図８にσxで示した範囲内
で検知温度Ｔxがばらつく可能性がある。

【００１１】本発明の目的は、温度検知回路内部の演算
増幅器や比較器の入力オフセット電圧の影響を受けずに
正確に温度を検知できる温度検知回路を提供することに
ある。

【００１２】

【課題を解決するための手段】一実施の形態を示す図
１，２，５，６に対応づけて本発明を説明すると、本発
明は、演算増幅器１と、該演算増幅器１の出力またはそ
の分圧電圧を一方の入力端に入力するとともに、他方の
入力端に温度に依存した電圧を入力して両入力電圧を比
較する比較器２とを半導体基板上に形成し、該比較器２
の出力に基づいて温度検知を行う温度検知回路に適用さ
れ、正入力側である第１のトランジスタＭ１１および負
入力側である第２のトランジスタＭ１２から構成される
差動入力対１１と、第１のトランジスタＭ１１の負荷で
ある第１の負荷Ｍ１３および第２のトランジスタＭ１２
の負荷である第２の負荷Ｍ１４から構成される負荷対１
２とを演算増幅器１に備え、正入力側である第３のトラ
ンジスタＭ２１および負入力側である第４のトランジス
タＭ２２から構成される差動入力対２１と、第３のトラ
ンジスタＭ２１の負荷である第３の負荷Ｍ２３および第
４のトランジスタＭ２２の負荷である第４の負荷Ｍ２４
から構成される負荷対２２とを比較器２に備え、演算増
幅器の入力オフセット電圧の影響による検知温度の変化
分と比較器の入力オフセット電圧の影響による検知温度
の変化分とが互いに相殺されるように、演算増幅器１の
差動入力対１１および負荷対１２と、比較器２の差動入
力対２１および負荷対２２とを半導体基板上に配置する
ことにより、上記目的は達成される。請求項２に記載の
発明は、請求項１に記載の温度検知回路において、半導
体基板上の電気的特性がリニアに変化すると近似できる
程度の矩形領域の４つの頂点付近に第１〜第４のトラン
ジスタＭ１１，Ｍ１２，Ｍ２１，Ｍ２２をそれぞれ配置
し、かつ第１および第２のトランジスタＭ１１，Ｍ１２
の各形成領域を結ぶ方向と第３および第４のトランジス
タＭ２１，Ｍ２２の各形成領域を結ぶ方向とを平行に
し、半導体基板上の電気的特性がリニアに変化すると近
似できる程度の矩形領域の４つの頂点付近に第１〜第４
の負荷Ｍ１３，Ｍ１４，Ｍ２３，Ｍ２４をそれぞれ配置
し、かつ第１および第２の負荷Ｍ１３，Ｍ１４の各形成
領域を結ぶ方向と第３および第４の負荷Ｍ２３，Ｍ２４
の各形成領域を結ぶ方向とを平行にするものである。請
求項３に記載の発明は、請求項２に記載の温度検知回路
において、第１〜第５の抵抗Ｒ１〜Ｒ５と、ダイオード
またはダイオード接続されたトランジスタをｎ（ｎは１
以上の整数）段直列接続して構成される第１のダイオー
ド部Ｔｒ１と、第１のダイオード部Ｔｒ１のＡ（Ａは正
の実数）倍のＰＮ接合面積を有する第２のダイオード部
Ｔｒ２とを備え、演算増幅器１の出力端子に第１、第２
および第３の抵抗Ｒ１，Ｒ２，Ｒ４を接続し、演算増幅
器１の一方の入力端子に第２の抵抗Ｒ２および第４の抵
抗Ｒ３を接続し、演算増幅器１の他方の入力端子に第１
の抵抗Ｒ１および第１のダイオード部Ｔｒ１の一端を接
続し、比較器２の一方の入力端子に第３の抵抗Ｒ４およ
び第５の抵抗Ｒ５を接続し、比較器２の他方の入力端子
に第４の抵抗Ｒ３および第２のダイオード部Ｔｒ２を接
続し、第２の抵抗をＲ２とし、第３の抵抗をＲ４とし、
第４の抵抗をＲ３とし、第５の抵抗をＲ５としたとき
に、（９）式の関係が成り立つように第２〜第５の抵抗
Ｒ２〜Ｒ５の抵抗値を設定するものである。請求項４に
記載の発明は、請求項３に記載の温度検知回路におい
て、ダイオードまたはダイオード接続されたトランジス
タをｍ（ｍは２以上の整数）段直列接続して第２のダイ
オード部Ｔｒ２を構成し、比較器２の他方の入力端子に
ｍ段目以外のダイオードまたはダイオード接続されたト
ランジスタを接続するものである。請求項５に記載の発
明は、請求項２または３に記載の温度検知回路におい
て、演算増幅器１の(+)入力端子に第１の抵抗Ｒ１およ
び第１のダイオード部Ｔｒ１の一端を接続し、演算増幅
器１の(-)入力端子に第２および第４の抵抗Ｒ２，Ｒ３
を接続し、比較器２の(+)入力端子に第３および第５の
抵抗Ｒ４，Ｒ５を接続し、比較器２の(-)入力端子に第
４の抵抗Ｒ３および第２のダイオード部Ｔｒ２を接続
し、第１〜第４のトランジスタＭ１１，Ｍ１２，Ｍ２
１，Ｍ２２を第１のトランジスタＭ１１を基準として時
計回りまたは反時計回り方向に第２、第３および第４の
トランジスタＭ１２、Ｍ２１、Ｍ２２の順に配置し、か
つ第１〜第４の負荷Ｍ１３，Ｍ１４，Ｍ２３，Ｍ２４を
第１の負荷Ｍ１３を基準として時計回りまたは反時計回
りに第２、第３および第４の負荷Ｍ１３、Ｍ２３、Ｍ２
４の順に配置するものである。請求項６に記載の発明
は、請求項２または３に記載の温度検知回路において、
演算増幅器１の(+)入力端子に第１の抵抗Ｒ１および第
１のダイオード部Ｔｒ１の一端を接続し、演算増幅器１
の(-)入力端子に第２および第４の抵抗Ｒ２，Ｒ３を接
続し、比較器２の(+)入力端子に第４の抵抗Ｒ３および
第２のダイオード部Ｔｒ２を接続し、比較器２の(-)入
力端子に第３および第５の抵抗Ｒ４，Ｒ５を接続し、第
１〜第４のトランジスタＭ１１，Ｍ１２，Ｍ２１，Ｍ２
２を第１のトランジスタＭ１１を基準として時計回りま
たは反時計回り方向に第２、第４および第３のトランジ
スタＭ１２，Ｍ２２，Ｍ２１の順に配置し、かつ第１〜
第４の負荷Ｍ１３，Ｍ１４，Ｍ２３，Ｍ２４を第１の負
荷Ｍ１３を基準として時計回りまたは反時計回りに第
２、第４および第３の負荷Ｍ１３，Ｍ２４，Ｍ２３の順
に配置するものである。

【００１３】請求項１に記載の発明では、正入力側であ
る第１のトランジスタＭ１１および負入力側である第２
のトランジスタＭ１２から構成される差動入力対１１
と、第１のトランジスタＭ１１の負荷である第１の負荷
Ｍ１３および第２のトランジスタＭ１２の負荷である第
２の負荷Ｍ１４から構成される負荷対１２とにより、演
算増幅器１を構成する。また、正入力側である第３のト
ランジスタＭ２１および負入力側である第４のトランジ
スタＭ２２から構成される差動入力対２１と、第３のト
ランジスタＭ２１の負荷である第３の負荷Ｍ２３および
第４のトランジスタＭ２２の負荷である第４の負荷Ｍ２
４から構成される負荷対２２とにより、比較器２を構成
する。そして、演算増幅器の入力オフセット電圧の影響
による検知温度の変化分と前記比較器の入力オフセット
電圧の影響による検知温度の変化分とが互いに相殺され
るように、演算増幅器１の差動入力対１１および負荷対
１２と、比較器２の差動入力対１１および負荷対１２と
を半導体基板上に配置する。請求項２に記載の発明で
は、半導体基板上の電気的特性がリニアに変化すると近
似できる程度の矩形領域の４つの頂点付近に第１〜第４
のトランジスタＭ１１，Ｍ１２，Ｍ２１，Ｍ２２を配置
し、第１および第２のトランジスタＭ１１，Ｍ１２の各
形成領域を結ぶ方向と第３および第４のトランジスタＭ
２１，Ｍ２２の各形成領域を結ぶ方向とを平行にし、か
つ半導体基板上の電気的特性がリニアに変化すると近似
できる程度の矩形領域の４つの頂点付近に第１〜第４の
負荷Ｍ１３，Ｍ１４，Ｍ２３，Ｍ２４を配置し、かつ第
１および第２の負荷Ｍ１３，Ｍ１４の各形成領域を結ぶ
方向と第３および第４の負荷の各形成領域を結ぶ方向と
を平行にする。請求項３に記載の発明では、演算増幅器
１の出力端子に第１、第２および第３の抵抗Ｒ１，Ｒ
２，Ｒ４を接続し、演算増幅器１の一方の入力端子に第
２の抵抗Ｒ２および第４の抵抗Ｒ４を接続し、演算増幅
器１の他方の入力端子に第１の抵抗Ｒ１および第１のダ
イオード部Ｔｒ１の一端を接続し、比較器２の一方の入
力端子に第３の抵抗Ｒ４および第５の抵抗Ｒ５を接続
し、比較器２の他方の入力端子に第４の抵抗Ｒ３および
第２のダイオード部Ｔｒ２を接続する。そして、演算増
幅器１の入力オフセット電圧による検知温度の変化分と
比較器２の入力オフセット電圧による検知温度の変化分
とが互いに相殺されるように、第２〜第５の抵抗Ｒ２〜
Ｒ５の抵抗値を定める。請求項４に記載の発明では、第
２のダイオード部Ｔｒ２を構成するダイオードまたはダ
イオード接続されたトランジスタのうちｍ段目以外のダ
イオードまたはダイオード接続されたトランジスタを比
較器２の他方の入力端子に接続することで、第２のダイ
オード部Ｔｒ２のＰＮ接合面積の削減を図る。請求項５
に記載の発明では、演算増幅器１の(+)入力端子に第１
の抵抗Ｒ１および第１のダイオード部Ｔｒ１の一端を接
続し、演算増幅器１の(-)入力端子に第２および第４の
抵抗Ｒ２，Ｒ３を接続し、比較器２の(+)入力端子に第
３および第５の抵抗Ｒ４，Ｒ５を接続し、比較器２の
(-)入力端子に第４の抵抗Ｒ３および第２のダイオード
部Ｔｒ２の一端を接続する。そして、第１のトランジス
タＭ１１を基準として時計回りまたは反時計回り方向に
第２、第３および第４のトランジスタＭ１２，Ｍ２１，
Ｍ２２の順に配置し、かつ第１の負荷Ｍ１３を基準とし
て時計回りまたは反時計回りに第２、第３および第４の
負荷Ｍ１３，Ｍ２３，Ｍ２４の順に配置することで、演
算増幅器１の入力オフセット電圧と比較器２の入力オフ
セット電圧との大きさを等しく、かつ符号を逆にする。
請求項６に記載の発明では、演算増幅器１の(+)入力端
子に第１の抵抗Ｒ１および第１のダイオード部Ｔｒ１の
一端を接続し、演算増幅器１の(-)入力端子に第２およ
び第４の抵抗Ｒ２，Ｒ３を接続し、比較器２の(+)入力
端子に第４の抵抗Ｒ３および第２のダイオード部Ｔｒ２
の一端を接続し、比較器２の(-)入力端子に第３および
第５の抵抗Ｒ４，Ｒ５を接続する。そして、第１のトラ
ンジスタＭ１１を基準として時計回りまたは反時計回り
方向に第２、第４および第３のトランジスタＭ１２，Ｍ
２２，Ｍ２１の順に配置し、かつ第１の負荷Ｍ１３を基
準として時計回りまたは反時計回りに第２、第４および
第３の負荷Ｍ１３，Ｍ２４，Ｍ２３の順に配置すること
で、演算増幅器１の入力オフセット電圧と比較器２の入
力オフセット電圧との大きさを等しく、かつ符号も等し
くする。

【００１４】なお、本発明の構成を説明する上記課題を
解決するための手段と作用の項では、本発明を分かり易
くするために一実施の形態の図を用いたが、これにより
本発明が一実施の形態に限定されるものではない。

【００１５】

【発明の実施の形態】

−第１の実施の形態− 図１は温度検知回路の第１の実施の形態のパターン配置
図、図２は温度検知回路の詳細回路図である。本実施の
形態の温度検知回路は図７と同様に構成され、オペアン
プ１とコンパレータ２はそれぞれ固有の入力オフセット
電圧Ｖosa，Ｖoscを有するものとする。図２では、オペ
アンプ１とコンパレータ２の各(-)端子にそれぞれ電圧
源３，４を仮想的に接続することで、オペアンプ１が−
ｂ［ｍＶ］の入力オフセット電圧Ｖosaを、コンパレー
タ２が＋ｂ［ｍＶ］の入力オフセット電圧Ｖoscをそれ
ぞれ有すると仮定する。

【００１６】図２の温度検知回路は、図１に示すように
半導体基板上の領域５０に配置され、その内部の領域５
１に温度検知回路が配置される。また、領域５１内部の
領域１００にはオペアンプ１内部の差動入力対１１とコ
ンパレータ２内部の差動入力対２１とが配置され、領域
１１０にはオペアンプ１内部の負荷対１２とコンパレー
タ２内部の負荷対２２とが配置される。差動入力対１１
を構成するトランジスタＭ１１，Ｍ１２と、差動入力対
２１を構成するトランジスタＭ２１，Ｍ２２とは矩形領
域の４つの頂点付近に配置され、かつトランジスタＭ１
１およびＭ２１と、トランジスタＭ１２およびＭ２２と
はそれぞれ矩形領域の対角線方向に配置される。また、
各トランジスタＭ１１，Ｍ１２，Ｍ２１，Ｍ２２が配置
される矩形領域は、半導体基板上の電気的特性がリニア
に変化すると近似できる程度の面積とされる。

【００１７】同様に、負荷対１２を構成するトランジス
タＭ１３，Ｍ１４と、負荷対２２を構成するトランジス
タＭ２３，Ｍ２４とは矩形領域の４つの頂点付近に配置
され、かつトランジスタＭ１３およびＭ２３と、トラン
ジスタＭ１４およびＭ２４とはそれぞれ矩形領域の対角
線方向に配置される。各トランジスタＭ１３，Ｍ１４，
Ｍ２３，Ｍ２４が配置される矩形領域は、半導体基板上
の電気的特性がリニアに変化すると近似できる程度の面
積とされる。

【００１８】次に、図１のようにパターン配置された温
度検知回路の作用を説明する。図１の温度検知回路内部
のＢＧＲ回路部１０の出力Ｖrefは入力オフセット電圧
を考慮に入れると（１）式のようになる。なお、（１）
式は、「CMOS Analog Circuit Design (著者：PHILLIP
E.ALLEN)」に記載されているＰＮＰトランジスタを用い
た回路の式を図２のＮＰＮトランジスタを用いた回路に
置き換えたものである。

【数２】

【００１９】検知温度の対象となる温度域が例えば１５
０〜２５０℃の場合、（１）式中のＢ部のＲ１×Ｉ１
（図２のＰ点電圧）は（２）式のようになる。

【数３】 Ｒ１×Ｉ１＝Ｖref−（Ｖf0＋αＴx） …（２） Ｖref＝１．２Ｖ Ｖf0＝０．７Ｖ（０℃におけるＶf） α＝２［ｍＶ］／℃

【００２０】図１，２に示す温度検知回路をＭＯＳトラ
ンジスタで構成した場合、（１）式中の入力オフセット
電圧Ｖosaは製造ばらつきによる変動を考慮に入れても
最大１０［ｍＶ］程度であり、１５０〜２５０℃の温度
域内では（Ｒ１×Ｉ１）の値に対して約２桁小さい。ま
た、バイポーラプロセスで回路を形成すると、（Ｒ１×
Ｉ１）に対する入力オフセット電圧Ｖosaの割合はさら
に小さくなる。

【００２１】また、（１）式中のＢ部は、対数関数ｌｎ
の係数であるため、入力オフセット電圧Ｖosaがエミッ
タ・ベース間電圧Ｖrefに与える影響はほとんど無視で
きるほど小さい。このため、以下では、Ｂ部内の入力オ
フセット電圧Ｖosaを省略した（３）式をＢＧＲ回路部
１０の出力とする。

【数４】

【００２２】一方、本出願人が先に出願した特願平7-71
781号で説明したように、半導体ウエハ上の不純物濃度
や酸化膜厚は２次元的に緩やかに変化し、その変化の度
合いはオペアンプ等の差動入力対や負荷対を構成する各
トランジスタのサイズに比べてはるかに小さいため、各
トランジスタの配置方向や配置間隔を変えることで、オ
ペアンプ１やコンパレータ２の入力オフセット電圧の絶
対値および正負符号を制御することができる。

【００２３】そこで、第１の実施の形態では、図１のよ
うに、オペアンプ１とコンパレータ２の各差動入力対を
矩形状に配置し、かつオペアンプ１とコンパレータ２の
各負荷対を矩形状に配置することで、オペアンプ１の入
力オフセット電圧Ｖosaとコンパレータ２の入力オフセ
ット電圧Ｖoscとの絶対値を等しく、かつ正負符号を逆
にする。以下の説明では、便宜上、オペアンプ１の入力
オフセット電圧Ｖosaを−ｂ［ｍＶ］、コンパレータ２
の入力オフセット電圧Ｖoscを＋ｂ［ｍＶ］とする。

【００２４】図３は図１，２に示す温度検知回路の各部
電圧が温度によりどのように変化するかを示す図であ
る。温度検知回路による検知温度Ｔxは、オペアンプ１
の入力オフセット電圧Ｖosaとコンパレータ２の入力オ
フセット電圧Ｖoscとにより変動する。以下では、オペ
アンプ１の入力オフセット電圧Ｖosaによる検知温度Ｔx
の変化分Ｔxaと、コンパレータ２の入力オフセット電圧
Ｖoscによる検知温度Ｔxの変化分Ｔxcとを分けて考察す
る。

【００２５】検知温度Ｔxの変化分Ｔxaについて。 オペアンプ１の入力オフセット電圧Ｖosaがｂ［ｍＶ］
だけ低下すると、ＢＧＲ回路部１０の出力（オペアンプ
１の出力）Ｖrefは全温度領域において低下し、その低
下分Ｘは（４）式で表される。また、この低下分Ｘによ
るコンパレータ２の(+)端子の電圧ａＶrefの低下分は
（５）式で表される。

【数５】

【００２６】このように、オペアンプ１の出力Ｖrefが
その入力オフセット電圧ＶosaによりＸだけ低下する
と、コンパレータ２の(+)端子の電圧ａＶrefは電圧ａＸ
だけ低下し、電圧ａＶrefとＢＧＲ回路部１０の出力Ｖf
との交点の温度は上昇する。その温度変化分ＴxaはＢＧ
Ｒ回路部１０の出力Ｖfの温度特性の傾きをαとする
と、（６）式のように、（５）式を｜α｜で割った値に
なる。

【数６】

【００２７】検知温度Ｔxの変化分Ｔxcについて。 第１の実施の形態では、コンパレータ２の(-)端子に図
２の向きの電圧源４を仮想的に接続することで、入力オ
フセット電圧Ｖoscを表現している。この電圧源４によ
り、コンパレータ２の(-)端子の電圧Ｖfは低下するた
め、電圧ａＶrefと電圧Ｖfとの交点の温度が低下し、コ
ンパレータ２の出力は入力オフセット電圧Ｖoscがゼロ
の場合よりも低い温度で反転する。この温度の低下分Ｔ
xcは（７）式に示すように入力オフセット電圧Ｖosc
（＝ｂ［ｍＶ］）をαで割った値となる。

【数７】Ｔxc＝ｂ÷｜α｜ …（７）

【００２８】上記に示したように、オペアンプ１の
入力オフセット電圧Ｖosaによる検知温度の変化分Ｔxa
と、コンパレータ２の入力オフセット電圧Ｖoscによる
検知温度Ｔxの変化分Ｔxcとは正負の符号が互いに逆で
あるため、両変化分の絶対値が等しければ、両入力オフ
セット電圧Ｖosa，Ｖoscによる検知温度の変化分Ｔxa，
Ｔxcを打ち消すことができる。すなわち、（８）式の関
係が成り立てば、オペアンプ１の入力オフセット電圧Ｖ
osaによる検知温度Ｔxの変化分Ｔxaと、コンパレータ２
の入力オフセット電圧Ｖoscによる検知温度Ｔxの変化分
Ｔxcとを互いに相殺できる。

【数８】｜Ｔxa｜＝｜Ｔxc｜ …（８）

【００２９】（６），（７）式に基づいて（８）式を置
き換えると、（９）式のようになる。

【数９】

【００３０】このように、第１の実施の形態では、温度
検知回路内部のオペアンプ１とコンパレータ２を図１の
ように配置することで、オペアンプ１の入力オフセット
電圧Ｖosaとコンパレータ２の入力オフセット電圧Ｖosc
との大きさを互いに等しくし、かつ各入力オフセット電
圧Ｖosa，Ｖoscの正負符号を逆にする。そして、（９）
式の関係を満たすように抵抗Ｒ２〜Ｒ５の抵抗値を調整
することで、オペアンプ１の入力オフセット電圧Ｖosa
による検知温度Ｔxの変化分Ｔxaと、コンパレータ２の
入力オフセット電圧Ｖoscによる検知温度Ｔxの変化分Ｔ
xcとを互いに相殺する。以上により、製造誤差等により
入力オフセット電圧Ｖosa，Ｖoscの電圧値が変動して
も、検知温度はその影響を受けなくなる。

【００３１】上記第１の実施の形態では、オペアンプ１
の入力オフセット電圧Ｖosaを−ｂ［ｍＶ］、コンパレ
ータ２の入力オフセット電圧Ｖoscを＋ｂ［ｍＶ］とし
たが、各入力オフセット電圧Ｖosa，Ｖoscの正負符号を
逆にしてもよい。

【００３２】−第２の実施の形態− 第２の実施の形態は、温度検知回路内部のＮＰＮトラン
ジスタを複数段（例えば３段）直列に接続したものであ
る。図４は第２の実施の形態の温度検知回路の回路図で
ある。図示のように、オペアンプ１の(+)端子とコンパ
レータ２の(-)端子にはそれぞれ、ダイオード接続され
たＮＰＮトランジスタＴｒ１，Ｔｒ２が３段直列に接続
されており、このような接続により、ＢＧＲ回路部１０
の出力Ｖrefを（１０）式に示すように、第１の実施の
形態に比べて約３倍の電圧レベルにすることができる。

【数１０】

【００３３】この第２の実施の形態においても、第１の
実施の形態と同様に図１のようにパターン配置すること
で、オペアンプ１の入力オフセット電圧Ｖosaとコンパ
レータ２の入力オフセット電圧Ｖoscとの絶対値を等し
くし、かつ正負符号を逆にすることができる。

【００３４】第２の実施の形態のオペアンプ１の入力オ
フセット電圧Ｖosaによる検知温度Ｔxの変化分Ｔxaは
（１１）式で表される。

【数１１】

【００３５】同様に、第２の実施の形態のコンパレータ
２の入力オフセット電圧Ｖoscによる検知温度Ｔxの変化
分Ｔxcは（１２）式で表される。

【数１２】Ｔxc＝ｂ÷（３・｜α｜） …（１２）

【００３６】したがって、第２の実施の形態において
も、（１１）式の変化分Ｔxaと（１２）式の変化分Ｔxc
とが等しくなるように抵抗の抵抗値を調整すれば各変化
分を相殺でき、第１の実施の形態と同様に、検知温度Ｔ
xのばらつきをなくすことができる。また、第２の実施
の形態においては、（１）式の（Ｒ１×Ｉ１）の値が第
１の実施の形態の３倍になるため、（Ｒ１×Ｉ１）≧Ｖ
osaの関係がより成り立ち、（３）式における近似の誤
差は第１の実施の形態よりも少なくなる。なお、ＮＰＮ
トランジスタＴｒ１，Ｔｒ２の段数は図４のように３段
に限定されず、段数の上限は温度検知回路に供給される
電源電圧により決定される。

【００３７】次に、第１および第２の実施の形態におけ
る回路定数の設定方法について説明する。図１，４の温
度検知回路の回路定数を設定する場合、まず初めに検知
温度Ｔxを定める。図１の回路では、検知温度Ｔxが大き
いほど分圧電圧ａＶrefを大きくしており、検知温度Ｔx
が定まれば、抵抗Ｒ４，Ｒ５の分圧比ａ（＝Ｒ５／（Ｒ
４＋Ｒ５））が定まる。また、分圧比ａと抵抗Ｒ２，Ｒ
３との間には（９）式の関係があるため、分圧比ａが定
まれば抵抗比Ｒ２／Ｒ３が定まる。

【００３８】一方、ＢＧＲ回路では通常、回路全体とし
て温度依存性を持たないように各回路定数を決定する。
（１３）式は、オペアンプ１に入力オフセット電圧Ｖos
aがないとした場合の第１の実施の形態のＢＧＲ回路部
１０の出力Ｖrefを表す式である。

【数１３】

【００３９】（１３）式のｄ部は負の温度特性（通常は
−２［ｍＶ／℃］）を持つため、それを打ち消すために
は、（１３）式のｅ部に正の温度特性を持たせる必要が
ある。すなわち、電圧Ｖfの温度依存性の傾きをαとす
ると、（１４）式を満たすように各定数を設定する必要
がある。

【数１４】

【００４０】（１４）式中のＲ２／Ｒ３は前述したよう
に、分圧比ａ（＝Ｒ５／（Ｒ４＋Ｒ５））と（９）式と
によって定まるため、（１３）式中のｆ部すなわちＡ・
（Ｒ２／Ｒ１）を調整することで、（１４）式の関係を
満たすことができる。

【００４１】このように、第１および第２の実施の形態
では、分圧比ａ→抵抗比Ｒ２／Ｒ３→Ａ・（Ｒ２／Ｒ
１）の順に回路定数が設定される。なお、検知温度Ｔx
と分圧比ａとの間には（１５）式の関係がある。

【数１５】

【００４２】ここで、検知温度ＴxとＡ・（Ｒ２／Ｒ
１）との関係を（９），（１４），（１５）式から求め
ると（１６）式のようになる。

【数１６】

【００４３】（１６）式より検知温度Ｔxが２００〜３
００℃の場合のＡ・（Ｒ２／Ｒ１）を計算した結果を表
１に示す。ちなみに、表１の関係は第２の実施の形態に
おいても成り立つ。

【表１】

【００４４】−第３の実施の形態− 第３の実施の形態は第２の実施の形態の変形例であり、
ＮＰＮトランジスタのエミッタ面積の削減を図ったもの
である。図５は第３の実施の形態の温度検知回路の回路
図である。図示のように、ＮＰＮトランジスタＴｒ２は
複数段（例えば３段）直列に接続されており、そのうち
の１段目のコレクタ端子およびベース端子にコンパレー
タ２の(-)端子が接続されている。この他の点では、図
４に示す第２の実施の形態の回路と共通する。第３の実
施の形態におけるオペアンプ１の入力オフセット電圧Ｖ
osaによる検知温度Ｔxの変化分Ｔxaは（１７）式で表さ
れる。

【数１７】

【００４５】また、コンパレータ２の入力オフセット電
圧Ｖoscによる検知温度Ｔxの変化分Ｔxcは（１８）式で
表される。

【数１８】Ｔxc＝ｂ÷｜α｜ …（１８）

【００４６】したがって、第３の実施の形態において
も、オペアンプ１とコンパレータ２とを図１のようにパ
ターン配置し、かつ（１７）式の変化分Ｔxaと（１８）
式の変化分Ｔxcとが等しくなるように、すなわち（９）
式を満たすように回路定数を設定すれば、入力オフセッ
ト電圧Ｖosa，Ｖoscによる検知温度Ｔxの各変化分Ｔx
a，Ｔxcを相殺できる。

【００４７】なお、第３の実施の形態における検知温度
Ｔxと分圧比ａとの関係は第１および第２の実施の形態
と同様に（１９）式のようになる。

【数１９】

【００４８】（１９）式のＶref’はＮＰＮトランジス
タＴｒ１，Ｔｒ２が３段分直列に接続された場合のＢＧ
Ｒ回路部１０の出力を示しており、Ｖref’＝３Ｖrefの
関係がある。このため、（１９）式は（２０）式のよう
に置き換えられ、また、Ａ・（Ｒ２／Ｒ１）とＴxとの
関係は（２１）式のようになる。

【数２０】

【００４９】第１および第２の実施の形態における（１
６）式に比べて（２１）式は分母の電圧Ｖrefに「３」
が掛けられており、第３の実施の形態は第１および第２
の実施の形態よりも、Ａ・（Ｒ２／Ｒ１）を小さくでき
ることがわかる。

【００５０】表２は、検知温度とＡ・（Ｒ２／Ｒ１）と
の関係を、第１および第２の実施の形態と第３の実施の
形態とで比較したものである。表２に示すように、第３
の実施の形態では、同一検知温度でのＡ・（Ｒ２／Ｒ
１）を第１および第２の実施の形態に比べて大幅に小さ
くできる。

【表２】

【００５１】このように、第３の実施の形態では、入力
オフセット電圧Ｖosa，Ｖoscの影響を受けることなく検
知温度Ｔxを測定できるとともに、第１および第２の実
施の形態に比べてチップ面積を小さくできる。

【００５２】上述した第１〜第３の実施の形態におい
て、コンパレータ２の(+)端子と(-)端子の接続を逆に
し、かつ図６に示すように、トランジスタＭ１１および
Ｍ２１と、トランジスタＭ１２およびＭ２２とを矩形領
域の対向する辺方向に配置すれば、第１〜第３の実施の
形態と同様に、入力オフセット電圧Ｖosa，Ｖoscによる
検知温度Ｔxの各変化分Ｔxa，Ｔxcを相殺できる。

【００５３】以上の各実施の形態において、オペアンプ
１が演算増幅器に、コンパレータ２が比較器に、ＮＰＮ
トランジスタＴｒ１が第１のダイオード部に、ＮＰＮト
ランジスタＴｒ２が第２のダイオード部に、抵抗Ｒ１が
第１の抵抗に、抵抗Ｒ２が第２の抵抗に、抵抗Ｒ３が第
４の抵抗に、抵抗Ｒ４が第３の抵抗に、抵抗Ｒ５が第５
の抵抗に、それぞれ対応する。

【００５４】

【発明の効果】以上詳細に説明したように、本発明によ
れば、演算増幅器の差動入力対および負荷対と、比較器
の差動入力対および負荷対とを、演算増幅器の入力オフ
セット電圧の影響による検知温度の変化分と前記比較器
の入力オフセット電圧の影響による検知温度の変化分と
が互いに相殺されるように配置するため、精度よく温度
を検知できる。請求項２，５，６に記載の発明によれ
ば、第１〜第４のトランジスタおよび第１〜第４の負荷
をそれぞれ近接して配置するため、各トランジスタおよ
び各負荷の電気的特性の変化をリニアにすることができ
る。また、第１〜第４のトランジスタを矩形領域の４つ
の頂点付近にそれぞれ配置して第１および第２のトラン
ジスタの各形成領域を結ぶ方向と第３および第４のトラ
ンジスタの各形成領域を結ぶ方向とを平行にし、かつ第
１〜第４の負荷を矩形領域の４つの頂点付近にそれぞれ
配置して第１および第２の負荷の各形成領域を結ぶ方向
と第３および第４の負荷の各形成領域を結ぶ方向とを平
行にするため、演算増幅器の入力オフセット電圧と比較
器の入力オフセット電圧との大きさを等しくすることが
できる。請求項３に記載の発明によれば、（９）式の関
係を満たすように第２〜第５の抵抗の抵抗値を定めるた
め、オペアンプの入力オフセット電圧による検知温度の
変化分と、コンパレータの入力オフセット電圧による検
知温度の変化分とを互いに相殺させることができる。請
求項４に記載の発明によれば、第２のダイオード部を構
成するダイオード群のうち、ｍ段目以外のダイオードま
たはダイオード接続されたトランジスタを比較器の他方
の入力端子に接続するため、第２のダイオード部のＰＮ
接合面積を小さくできる。

【図面の簡単な説明】

【図１】第１の実施の形態のパターン配置図。

【図２】第１の実施の形態の温度検知回路の回路図。

【図３】温度検知回路の各部電圧が温度によりどのよう
に変化するかを示す図。

【図４】第２の実施の形態の温度検知回路の回路図。

【図５】第３の実施の形態の温度検知回路の回路図。

【図６】第３の実施の形態のパターン配置図。

【図７】ＢＧＲ回路を用いた従来の温度検知回路の回路
図。

【図８】図７のｐ，ｑ，ｒ点の温度による電圧変化を示
す図。

【図９】ｐチャネル型のＭＯＳトランジスタを用いて構
成したオペアンプの内部回路図。

【図１０】バイポーラトランジスタを用いて構成したオ
ペアンプの内部回路図。

【図１１】従来の温度検知回路のパターン配置図。

【符号の説明】

１ オペアンプ ２ コンパレータ２ ３，４ 電圧源 １１，２１ 差動入力対 １２，２２ 負荷対 Ｍ１１〜Ｍ１４，Ｍ２１〜Ｍ２４ トランジスタ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 演算増幅器と、該演算増幅器の出力また
   はその分圧電圧を一方の入力端に入力するとともに、他
   方の入力端に温度に依存した電圧を入力して両入力電圧
   を比較する比較器とを半導体基板上に形成し、該比較器
   の出力に基づいて温度検知を行う温度検知回路におい
   て、 前記演算増幅器は、正入力側である第１のトランジスタ
   および負入力側である第２のトランジスタから構成され
   る差動入力対と、前記第１のトランジスタの負荷である
   第１の負荷および前記第２のトランジスタの負荷である
   第２の負荷から構成される負荷対とを有し、 前記比較器は、正入力側である第３のトランジスタおよ
   び負入力側である第４のトランジスタから構成される差
   動入力対と、前記第３のトランジスタの負荷である第３
   の負荷および前記第４のトランジスタの負荷である第４
   の負荷から構成される負荷対とを有し、 前記演算増幅器の入力オフセット電圧の影響による検知
   温度の変化分と前記比較器の入力オフセット電圧の影響
   による検知温度の変化分とが互いに相殺されるように、
   前記演算増幅器の前記差動入力対および前記負荷対と、
   前記比較器の前記差動入力対および前記負荷対とを半導
   体基板上に配置することを特徴とする温度検知回路。
2. 【請求項２】 請求項１に記載の温度検知回路におい
   て、 前記第１〜第４のトランジスタは、半導体基板上の電気
   的特性がリニアに変化すると近似できる程度の矩形領域
   の４つの頂点付近にそれぞれ配置され、かつ前記第１お
   よび第２のトランジスタの各形成領域を結ぶ方向と前記
   第３および第４のトランジスタの各形成領域を結ぶ方向
   とを平行にし、 前記第１〜第４の負荷は、半導体基板上の電気的特性が
   リニアに変化すると近似できる程度の矩形領域の４つの
   頂点付近にそれぞれ配置され、かつ前記第１および第２
   の負荷の各形成領域を結ぶ方向と前記第３および第４の
   負荷の各形成領域を結ぶ方向とを平行にすることを特徴
   とする温度検知回路。
3. 【請求項３】 請求項２に記載の温度検知回路におい
   て、 第１〜第５の抵抗と、 ダイオードまたはダイオード接続されたトランジスタを
   ｎ（ｎは１以上の整数）段直列接続して構成される第１
   のダイオード部と、 前記第１のダイオード部のＡ（Ａは正の実数）倍のＰＮ
   接合面積を有する第２のダイオード部とを備え、 前記演算増幅器の出力端子には第１、第２および第３の
   抵抗が接続され、 前記演算増幅器の一方の入力端子には前記第２の抵抗お
   よび第４の抵抗が接続され、 前記演算増幅器の他方の入力端子には前記第１の抵抗お
   よび前記第１のダイオード部の一端が接続され、 前記比較器の一方の入力端子には前記第３の抵抗および
   第５の抵抗が接続され、 前記比較器の他方の入力端子には前記第４の抵抗および
   前記第２のダイオード部が接続され、 前記第２の抵抗をＲ２とし、前記第３の抵抗をＲ４と
   し、前記第４の抵抗をＲ３とし、前記第５の抵抗をＲ５
   としたときに、 【数１】 の関係が成り立つように前記第２〜第５の抵抗の抵抗値
   を設定することを特徴とする温度検知回路。
4. 【請求項４】 請求項３に記載の温度検知回路におい
   て、 前記第２のダイオード部はダイオードまたはダイオード
   接続されたトランジスタをｍ（ｍは２以上の整数）段直
   列接続して構成され、 前記比較器の前記他方の入力端子にはｍ段目以外のダイ
   オードまたはダイオード接続されたトランジスタが接続
   されることを特徴とする温度検知回路。
5. 【請求項５】 請求項２または３に記載の温度検知回路
   において、 前記演算増幅器の(+)入力端子には前記第１の抵抗およ
   び前記第１のダイオード部の一端が接続され、 前記演算増幅器の(-)入力端子には前記第２および第４
   の抵抗が接続され、 前記比較器の(+)入力端子には前記第３および第５の抵
   抗が接続され、 前記比較器の(-)入力端子には前記第４の抵抗および前
   記第２のダイオード部が接続され、 前記第１〜第４のトランジスタが前記第１のトランジス
   タを基準として時計回りまたは反時計回り方向に前記第
   ２、第３および第４のトランジスタの順に配置され、か
   つ前記第１〜第４の負荷が前記第１の負荷を基準として
   時計回りまたは反時計回りに前記第２、第３および第４
   の負荷の順に配置されることを特徴とする温度検知回
   路。
6. 【請求項６】 請求項２または３に記載の温度検知回路
   において、 前記演算増幅器の(+)入力端子には前記第１の抵抗およ
   び前記第１のダイオード部の一端が接続され、 前記演算増幅器の(-)入力端子には前記第２および第４
   の抵抗が接続され、 前記比較器の(+)入力端子には前記第４の抵抗および前
   記第２のダイオード部が接続され、 前記比較器の(-)入力端子には前記第３および第５の抵
   抗が接続され、 前記第１〜第４のトランジスタが前記第１のトランジス
   タを基準として時計回りまたは反時計回り方向に前記第
   ２、第４および第３のトランジスタの順に配置され、か
   つ前記第１〜第４の負荷が前記第１の負荷を基準として
   時計回りまたは反時計回りに前記第２、第４および第３
   の負荷の順に配置されることを特徴とする温度検知回
   路。