JPH0974122A - 半導体装置における容量測定パターン及び容量測定方法 - Google Patents
半導体装置における容量測定パターン及び容量測定方法Info
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- JPH0974122A JPH0974122A JP22685095A JP22685095A JPH0974122A JP H0974122 A JPH0974122 A JP H0974122A JP 22685095 A JP22685095 A JP 22685095A JP 22685095 A JP22685095 A JP 22685095A JP H0974122 A JPH0974122 A JP H0974122A
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Abstract
(57)【要約】
【課題】 測定系の浮遊容量を含まずに容量素子の静電
容量を正確に測定できる半導体装置における容量測定パ
ターン及び容量測定方法を提供すること。 【解決手段】 容量素子Ｃa （Ｃb ，Ｃc ) と金属配線
Ｍ，Ｍで各接続された正規パッド１（２，３）、正規パ
ッド４（５，６）と、正規パッド１，２，３（４，５，
６）から適長離隔する位置に形成され正規パッド１，
２，３（４，５，６）と同一面積であって、容量素子Ｃ
a ，Ｃb ，Ｃc に非接続の擬似パッド１′，２′，３′
（４′，５′，６′）とを備える。
容量を正確に測定できる半導体装置における容量測定パ
ターン及び容量測定方法を提供すること。 【解決手段】 容量素子Ｃa （Ｃb ，Ｃc ) と金属配線
Ｍ，Ｍで各接続された正規パッド１（２，３）、正規パ
ッド４（５，６）と、正規パッド１，２，３（４，５，
６）から適長離隔する位置に形成され正規パッド１，
２，３（４，５，６）と同一面積であって、容量素子Ｃ
a ，Ｃb ，Ｃc に非接続の擬似パッド１′，２′，３′
（４′，５′，６′）とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置における
容量測定パターン及び容量測定方法に関するものであ
る。
容量測定パターン及び容量測定方法に関するものであ
る。
【０００２】
【従来の技術】半導体装置において、例えば配線用半導
体層の層間容量を評価する場合、正規の層間容量部と同
様の構造にしており、測定電極取り出し用パッド部を有
する容量測定用素子を半導体装置に形成し、この容量測
定用素子の静電容量を測定して配線用半導体層の層間容
量を評価している。
体層の層間容量を評価する場合、正規の層間容量部と同
様の構造にしており、測定電極取り出し用パッド部を有
する容量測定用素子を半導体装置に形成し、この容量測
定用素子の静電容量を測定して配線用半導体層の層間容
量を評価している。
【０００３】図３は従来の容量測定用素子の模式的レイ
アウトパターン、図４は容量測定用素子の断面図であ
る。半導体基板上に形成された容量測定用素子の下側電
極212 及び上側電極211 は各々長方形であって相似形に
形成され、下側電極212 の面積が上側電極211 の面積よ
り広い面積に形成されている。そして、絶縁膜223 を介
して下側電極212 上に上側電極211 が積層されている。
また上側電極211 はコンタクトホール213aを介して金属
配線214aと接続されており、下側電極212 は、その長辺
部側の一部を延出させた部分に形成したコンタクトホー
ル213bを介して金属配線214bと接続されている。
アウトパターン、図４は容量測定用素子の断面図であ
る。半導体基板上に形成された容量測定用素子の下側電
極212 及び上側電極211 は各々長方形であって相似形に
形成され、下側電極212 の面積が上側電極211 の面積よ
り広い面積に形成されている。そして、絶縁膜223 を介
して下側電極212 上に上側電極211 が積層されている。
また上側電極211 はコンタクトホール213aを介して金属
配線214aと接続されており、下側電極212 は、その長辺
部側の一部を延出させた部分に形成したコンタクトホー
ル213bを介して金属配線214bと接続されている。
【０００４】そして、容量測定用素子の容量を測定する
場合は、金属配線214a,214b の各々に容量測定用のプロ
ーブ針を接触させて、上側電極211 と下側電極212 との
間の静電容量を測定する。例えば層間容量の評価をする
ための半導体装置の容量評価用モニタ部12は特開昭61−
34951 号公報に、半導体装置における容量測定パターン
及び容量測定方法は特開平１−206642号公報に示されて
いる。
場合は、金属配線214a,214b の各々に容量測定用のプロ
ーブ針を接触させて、上側電極211 と下側電極212 との
間の静電容量を測定する。例えば層間容量の評価をする
ための半導体装置の容量評価用モニタ部12は特開昭61−
34951 号公報に、半導体装置における容量測定パターン
及び容量測定方法は特開平１−206642号公報に示されて
いる。
【０００５】
【発明が解決しようとする課題】しかし乍ら前述したよ
うな従来の容量測定用素子では、そのパターン面積が大
きいため、容量測定用素子の極く近傍に相隣した微小な
容量素子の静電容量の相対比較ができないという問題が
ある。また、微小な静電容量の容量素子の容量値の相対
比を用いている半導体集積回路においては、その微小な
静電容量の容量素子の静電容量を評価する場合には、２
本１組のプローブ針の間の浮遊容量及び測定器までの配
線部分の浮遊容量が加わって微小な静電容量を高精度に
測定できず、容量素子を正確に測定して正確に評価でき
ないという問題があり、高精度な製造プロセスを開発ま
たは維持するための容量素子の直接的な評価ができない
という問題がある。
うな従来の容量測定用素子では、そのパターン面積が大
きいため、容量測定用素子の極く近傍に相隣した微小な
容量素子の静電容量の相対比較ができないという問題が
ある。また、微小な静電容量の容量素子の容量値の相対
比を用いている半導体集積回路においては、その微小な
静電容量の容量素子の静電容量を評価する場合には、２
本１組のプローブ針の間の浮遊容量及び測定器までの配
線部分の浮遊容量が加わって微小な静電容量を高精度に
測定できず、容量素子を正確に測定して正確に評価でき
ないという問題があり、高精度な製造プロセスを開発ま
たは維持するための容量素子の直接的な評価ができない
という問題がある。
【０００６】本発明は斯かる問題に鑑み、測定系の浮遊
容量の影響をうけずに、容量素子の微小な静電容量を高
精度に測定できる半導体装置における容量測定パターン
及び容量測定方法を提供することを目的とする。
容量の影響をうけずに、容量素子の微小な静電容量を高
精度に測定できる半導体装置における容量測定パターン
及び容量測定方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】第１発明に係る半導体装
置における容量測定パターンは、容量素子と、該容量素
子に接続された２つの正規電極と、該正規電極と実質的
に同一面積であって容量素子に非接続の２つの擬似電極
とを、半導体基板上に形成してあることを特徴とする。
置における容量測定パターンは、容量素子と、該容量素
子に接続された２つの正規電極と、該正規電極と実質的
に同一面積であって容量素子に非接続の２つの擬似電極
とを、半導体基板上に形成してあることを特徴とする。
【０００８】第２発明に係る容量測定方法は、請求項１
の容量測定パターンを用いて、容量素子の静電容量を測
定する方法であって、２つの正規電極間の静電容量を測
定する第１工程と、２つの擬似電極間の静電容量を測定
する第２工程と、第１工程で測定した静電容量から第２
工程で測定した静電容量を減じる第３工程とを含むこと
を特徴とする。
の容量測定パターンを用いて、容量素子の静電容量を測
定する方法であって、２つの正規電極間の静電容量を測
定する第１工程と、２つの擬似電極間の静電容量を測定
する第２工程と、第１工程で測定した静電容量から第２
工程で測定した静電容量を減じる第３工程とを含むこと
を特徴とする。
【０００９】第１発明では、２つの擬似パッド間の静電
容量が、容量素子の静電容量を含まない浮遊容量に相当
する。２つの正規パッド間の静電容量が、容量素子の静
電容量及び浮遊容量の和の静電容量に相当する。これに
より、擬似パッドを用いて浮遊容量を測定でき、正規パ
ッドを用いて容量素子の静電容量及び浮遊容量の和の静
電容量を測定できる。
容量が、容量素子の静電容量を含まない浮遊容量に相当
する。２つの正規パッド間の静電容量が、容量素子の静
電容量及び浮遊容量の和の静電容量に相当する。これに
より、擬似パッドを用いて浮遊容量を測定でき、正規パ
ッドを用いて容量素子の静電容量及び浮遊容量の和の静
電容量を測定できる。
【００１０】第２発明では、擬似パッドを用いて浮遊容
量を予め測定しておく。正規パッドを用いて浮遊容量を
含んだ容量素子の静電容量を測定する。浮遊容量を含ん
で測定した容量素子の静電容量から、測定しておいた浮
遊容量を減じて浮遊容量を含まない容量素子のみの静電
容量を得る。これにより、容量素子の微小な静電容量を
正確に測定できる。
量を予め測定しておく。正規パッドを用いて浮遊容量を
含んだ容量素子の静電容量を測定する。浮遊容量を含ん
で測定した容量素子の静電容量から、測定しておいた浮
遊容量を減じて浮遊容量を含まない容量素子のみの静電
容量を得る。これにより、容量素子の微小な静電容量を
正確に測定できる。
【００１１】
【発明の実施の形態】以下本発明をその実施の形態を示
す図面とともに説明する。図１は本発明に係る半導体装
置における容量測定パターンの模式的レイアウトパター
ンである。ウエハー上に一辺の長さが 100μm である正
方形の金属のパッド１, １′, ２, ２′, ３, ３′及び
４, ４′, ５, ５′, ６, ６′を、横方向に200 μm の
ピッチで、縦方向には容量素子を配置するスペースを考
慮して300μm を離隔して横２列に配列している。
す図面とともに説明する。図１は本発明に係る半導体装
置における容量測定パターンの模式的レイアウトパター
ンである。ウエハー上に一辺の長さが 100μm である正
方形の金属のパッド１, １′, ２, ２′, ３, ３′及び
４, ４′, ５, ５′, ６, ６′を、横方向に200 μm の
ピッチで、縦方向には容量素子を配置するスペースを考
慮して300μm を離隔して横２列に配列している。
【００１２】ポリシリコン−ポリシリコン間に形成した
数pF程度の微小な静電容量の容量素子Ｃa （Ｃb ，
Ｃc ) は、その各電極を金属のパッドたる正規パッド１
(２, ３) と正規パッド４ (５, ６) とに金属配線Ｍ,
Ｍを介して各接続されている。また、正規パッド１, ２
間に位置している金属のパッドにより擬似パッド１′が
形成され、正規パッド４, ５間に位置している金属のパ
ッドにより擬似パッド４′が形成されている。また正規
パッド２, ３間に位置している金属のパッドにより擬似
パッド２′が形成され、正規パッド５, ６間に位置して
いる金属のパッドにより擬似パッド５′が形成されてい
る。更に正規パッド３に相隣する擬似パッド２′と反対
側には金属のパッドにより擬似パッド３′が形成され、
正規パッド６に相隣する擬似パッド５′と反対側には金
属のパッドにより擬似パッド６′が形成されている。そ
してこれらの擬似パッド１′, ２′, ３′、４′,
５′, ６′は、いずれも独立しており、容量素子Ｃa ,
Ｃb ，Ｃc のいずれにも接続されていない。また正規パ
ッド１, ２, ３、４, ５, ６の各面積は、擬似パッド
１′,２′, ３′、４′, ５′, ６′の各面積と同面積
になっている。
数pF程度の微小な静電容量の容量素子Ｃa （Ｃb ，
Ｃc ) は、その各電極を金属のパッドたる正規パッド１
(２, ３) と正規パッド４ (５, ６) とに金属配線Ｍ,
Ｍを介して各接続されている。また、正規パッド１, ２
間に位置している金属のパッドにより擬似パッド１′が
形成され、正規パッド４, ５間に位置している金属のパ
ッドにより擬似パッド４′が形成されている。また正規
パッド２, ３間に位置している金属のパッドにより擬似
パッド２′が形成され、正規パッド５, ６間に位置して
いる金属のパッドにより擬似パッド５′が形成されてい
る。更に正規パッド３に相隣する擬似パッド２′と反対
側には金属のパッドにより擬似パッド３′が形成され、
正規パッド６に相隣する擬似パッド５′と反対側には金
属のパッドにより擬似パッド６′が形成されている。そ
してこれらの擬似パッド１′, ２′, ３′、４′,
５′, ６′は、いずれも独立しており、容量素子Ｃa ,
Ｃb ，Ｃc のいずれにも接続されていない。また正規パ
ッド１, ２, ３、４, ５, ６の各面積は、擬似パッド
１′,２′, ３′、４′, ５′, ６′の各面積と同面積
になっている。
【００１３】次にこのように構成した半導体装置におけ
る容量測定パターンを用いた容量測定方法を説明する。
横方向のピッチを600 μm にしている容量測定用の３本
のプローブ針及び縦方向のピッチを400 μm にしてお
り、横方向に並ぶ３本のプローブ針と同ピッチで横方向
に並べた容量測定用の３本のプローブ針を起立させてい
る図示しないプローブボードを用いて、先ず擬似パッド
１′, ２′, ３′，４′, ５′, ６′の略中心位置に各
プローブ針を接触させて擬似パッド１′, ４′間、
２′, ５′間、及び３′, ６′間の各静電容量を測定す
る。そして、測定した静電容量を各々Ｃ1 ′，Ｃ2 ′，
Ｃ3 ′とする。
る容量測定パターンを用いた容量測定方法を説明する。
横方向のピッチを600 μm にしている容量測定用の３本
のプローブ針及び縦方向のピッチを400 μm にしてお
り、横方向に並ぶ３本のプローブ針と同ピッチで横方向
に並べた容量測定用の３本のプローブ針を起立させてい
る図示しないプローブボードを用いて、先ず擬似パッド
１′, ２′, ３′，４′, ５′, ６′の略中心位置に各
プローブ針を接触させて擬似パッド１′, ４′間、
２′, ５′間、及び３′, ６′間の各静電容量を測定す
る。そして、測定した静電容量を各々Ｃ1 ′，Ｃ2 ′，
Ｃ3 ′とする。
【００１４】次に、プローブ針を擬似パッド１′，
２′，３′，４′，５′，６′から離反させた後、ウエ
ハーを横方向（図１を右方）へ200 μm 移動させて、正
規パッド１, ２, ３，４, ５, ６にプローブ針を接触さ
せて、正規パッド１, ４間、２,５間、及び３, ６間の
静電容量即ち、測定系の浮遊容量を含んだ容量素子
Ｃa ,Ｃb ，Ｃc の静電容量を測定する。そして、測定
した静電容量を各々Ｃm1，Ｃm2，Ｃm3とする。
２′，３′，４′，５′，６′から離反させた後、ウエ
ハーを横方向（図１を右方）へ200 μm 移動させて、正
規パッド１, ２, ３，４, ５, ６にプローブ針を接触さ
せて、正規パッド１, ４間、２,５間、及び３, ６間の
静電容量即ち、測定系の浮遊容量を含んだ容量素子
Ｃa ,Ｃb ，Ｃc の静電容量を測定する。そして、測定
した静電容量を各々Ｃm1，Ｃm2，Ｃm3とする。
【００１５】そして、微小な静電容量である容量素子Ｃ
a , Ｃb ，Ｃc の静電容量Ｃ1 ，Ｃ 2 ，Ｃ3 夫々を、 Ｃ1 ＝Ｃm1−Ｃ1 ′ …(1) Ｃ2 ＝Ｃm2−Ｃ2 ′ …(2) Ｃ3 ＝Ｃm3−Ｃ3 ′ …(3) により算出する。これにより、浮遊容量を含まない容量
素子Ｃa , Ｃb ，Ｃc の真の静電容量を測定できたこと
になる。
a , Ｃb ，Ｃc の静電容量Ｃ1 ，Ｃ 2 ，Ｃ3 夫々を、 Ｃ1 ＝Ｃm1−Ｃ1 ′ …(1) Ｃ2 ＝Ｃm2−Ｃ2 ′ …(2) Ｃ3 ＝Ｃm3−Ｃ3 ′ …(3) により算出する。これにより、浮遊容量を含まない容量
素子Ｃa , Ｃb ，Ｃc の真の静電容量を測定できたこと
になる。
【００１６】図２は従来の測定方法により測定した静電
容量と、本発明に係る測定方法により測定した静電容量
との関係を示すグラフである。容量素子Ｃa , Ｃb ，Ｃ
c は同一静電容量になるよう絶縁膜材料、絶縁膜厚、パ
ターン面積を同一にしており、静電容量を２pFに設計し
てある。図２から明らかなように本発明に係る半導体装
置における容量測定パターン及び容量測定方法を用いれ
ば測定した容量素子Ｃ a , Ｃb ，Ｃc の静電容量は、設
計値通りの略２pFを正確に測定していることが判る。そ
して従来の測定方法により測定した容量素子Ｃa ,
Ｃb ，Ｃc の静電容量Ｃm1，Ｃm2，Ｃm3のようにバラツ
クことがなく、容量素子Ｃa , Ｃb ，Ｃc の静電容量を
極めて高精度に測定できる。
容量と、本発明に係る測定方法により測定した静電容量
との関係を示すグラフである。容量素子Ｃa , Ｃb ，Ｃ
c は同一静電容量になるよう絶縁膜材料、絶縁膜厚、パ
ターン面積を同一にしており、静電容量を２pFに設計し
てある。図２から明らかなように本発明に係る半導体装
置における容量測定パターン及び容量測定方法を用いれ
ば測定した容量素子Ｃ a , Ｃb ，Ｃc の静電容量は、設
計値通りの略２pFを正確に測定していることが判る。そ
して従来の測定方法により測定した容量素子Ｃa ,
Ｃb ，Ｃc の静電容量Ｃm1，Ｃm2，Ｃm3のようにバラツ
クことがなく、容量素子Ｃa , Ｃb ，Ｃc の静電容量を
極めて高精度に測定できる。
【００１７】なお、本実施の形態において示した金属の
パッドの一辺の長さ及び金属のパッドの離隔距離の数値
は例示であり、これに限定するものではない。
パッドの一辺の長さ及び金属のパッドの離隔距離の数値
は例示であり、これに限定するものではない。
【００１８】
【発明の効果】以上詳述したように第１発明は、容量素
子と接続された正規パッドの他に容量素子に接続してい
ない擬似パッドを設けたことにより、容量素子の静電容
量を測定する場合に測定系の浮遊容量の影響をうけず、
容量素子の真の静電容量を高精度に測定できる半導体装
置における容量測定パターンを提供できる。
子と接続された正規パッドの他に容量素子に接続してい
ない擬似パッドを設けたことにより、容量素子の静電容
量を測定する場合に測定系の浮遊容量の影響をうけず、
容量素子の真の静電容量を高精度に測定できる半導体装
置における容量測定パターンを提供できる。
【００１９】第２発明は、擬似パッドを用いて測定系の
浮遊容量を予め測定しておき、正規パッドを用いて容量
素子の静電容量を浮遊容量を含んで測定し、その測定結
果から予め測定しておいた浮遊容量を減じて、容量素子
の静電容量を測定するので、容量素子の真の静電容量を
高精度に安定に測定できる測定方法を提供できる等、本
発明は優れた効果を奏する。
浮遊容量を予め測定しておき、正規パッドを用いて容量
素子の静電容量を浮遊容量を含んで測定し、その測定結
果から予め測定しておいた浮遊容量を減じて、容量素子
の静電容量を測定するので、容量素子の真の静電容量を
高精度に安定に測定できる測定方法を提供できる等、本
発明は優れた効果を奏する。
【図１】本発明に係る半導体装置における容量測定パタ
ーンを示すレイアウトパターンである。
ーンを示すレイアウトパターンである。
【図２】従来の測定方法により測定した容量素子の静電
容量と、本発明の測定方法により測定した容量素子の静
電容量とのバラツキを示すグラフである。
容量と、本発明の測定方法により測定した容量素子の静
電容量とのバラツキを示すグラフである。
【図３】容量測定パターンの模式的レイアウトパターン
である。
である。
【図４】容量素子の断面図である。
１，２，３，４，５，６ 正規パッド １′，２′，３′，４′，５′，６′ 擬似パッド Ｃa , Ｃb ，Ｃc 容量素子 Ｍ 金属配線
Claims (2)
- 【請求項１】 容量素子と、該容量素子に接続された２
つの正規電極と、該正規電極と実質的に同一面積であっ
て容量素子に非接続の２つの擬似電極とを、半導体基板
上に形成してあることを特徴とする半導体装置における
容量測定パターン。 - 【請求項２】 請求項１の容量測定パターンを用いて、
容量素子の静電容量を測定する方法であって、 ２つの正規電極間の静電容量を測定する第１工程と、２
つの擬似電極間の静電容量を測定する第２工程と、第１
工程で測定した静電容量から第２工程で測定した静電容
量を減じる第３工程とを含むことを特徴とする容量測定
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22685095A JPH0974122A (ja) | 1995-09-04 | 1995-09-04 | 半導体装置における容量測定パターン及び容量測定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22685095A JPH0974122A (ja) | 1995-09-04 | 1995-09-04 | 半導体装置における容量測定パターン及び容量測定方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0974122A true JPH0974122A (ja) | 1997-03-18 |
Family
ID=16851552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22685095A Pending JPH0974122A (ja) | 1995-09-04 | 1995-09-04 | 半導体装置における容量測定パターン及び容量測定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0974122A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003014807A (ja) * | 2001-06-28 | 2003-01-15 | Hioki Ee Corp | 静電容量測定方法、回路基板検査方法および回路基板検査装置 |
| JP2003035739A (ja) * | 2001-07-24 | 2003-02-07 | Hioki Ee Corp | 基準データ作成方法 |
| CN102243275A (zh) * | 2011-04-25 | 2011-11-16 | 上海宏力半导体制造有限公司 | 电容dc模型中寄生电容的测量方法 |
| US8362785B2 (en) | 2009-04-23 | 2013-01-29 | Renesas Electronics Corporation | Semiconductor device and semiconductor device measuring system |
-
1995
- 1995-09-04 JP JP22685095A patent/JPH0974122A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003014807A (ja) * | 2001-06-28 | 2003-01-15 | Hioki Ee Corp | 静電容量測定方法、回路基板検査方法および回路基板検査装置 |
| JP4663918B2 (ja) * | 2001-06-28 | 2011-04-06 | 日置電機株式会社 | 静電容量測定方法、回路基板検査方法および回路基板検査装置 |
| JP2003035739A (ja) * | 2001-07-24 | 2003-02-07 | Hioki Ee Corp | 基準データ作成方法 |
| JP4723128B2 (ja) * | 2001-07-24 | 2011-07-13 | 日置電機株式会社 | 基準データ作成方法 |
| US8362785B2 (en) | 2009-04-23 | 2013-01-29 | Renesas Electronics Corporation | Semiconductor device and semiconductor device measuring system |
| CN102243275A (zh) * | 2011-04-25 | 2011-11-16 | 上海宏力半导体制造有限公司 | 电容dc模型中寄生电容的测量方法 |
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