JPH04338682A - 小型電子デバイスの整合構造及びその方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は概して小型電子デバイス
の製造に関し、特にパッケージ基板への集積回路（ＩＣ
）チップの精密整合のための方法と構造に関する。その
ようなデバイスは一般にサイズが２、３ミクロンから１
０分の１ミクロンであり、製造中の精密整合に重大な問
題を提起する。本発明は特にオプトエレクトロニック（
ＯＥ）デバイスの製造に適用される。本技術は、例えば
、小型ＯＥデバイスの精密レーザ対ファイバ又は導波管
整合を可能とする。

【０００２】

【従来の技術】小型オプトエレクトロニック（ＯＥ）デ
バイスの製造には、レーザ、検出器、レンズ等の光デバ
イスの光ファイバ又は導波管への精密整合を必要とする
。そのようなデバイスの、通信及び計測を含むさまざま
な適用への需要が増加している。しかしながら、光デバ
イスはより小さく製造されるに従って、精密に光素子を
迅速かつ容易に整合する能力はますます困難になってき
ている。

【０００３】概して、先行技術はオプトエレクトロニッ
クモジュールのアセンブリにおいて、活動（アクティブ
）又は光（オプティカル）整合工程を含む。このタイプ
の操作は所定のパッケージング構成では不可能な、デバ
イスチップが電気的に接触されて動かされることを必要
とする。先行技術の例は、米国特許第４、８０７、９５
６号、米国特許第４、７６４、９８３号、米国特許第４
、７５６、５９０号、米国特許第４、７５５、０１７号
、及び日本の特開平第１−８８４０４号に開示されてい
る。

【０００４】デバイスチップに電気的接続を必要としな
い他のアプローチが、先行技術に取り入れられている。 その１つのアプローチが、整合を助けるために円筒の形
状寸法のものを用いるパッケージについて述べた、米国
特許第４、６５０、２７６号によって説明されている。

【０００５】別のアプローチは米国特許第４、８４１、
２２５号に記述されている。米国特許第４、８４１、２
２５号では、多くの電極を含み、２個の部品への接触を
必要とする比較的複雑な構造となるディジタルキャパシ
タンス（静電容量）システムを用いている。

【０００６】

【発明が解決しようとする課題】従って、本発明の目的
は製造中の小型電子素子を精密整合させるための技術を
提供することである。

【０００７】本発明のより明確な目的は、レーザ、検出
器、レンズ及び導波管等のオプトエレクトロニック素子
をパッケージ基板に精密整合させるための技術を提供す
ることである。

【０００８】本発明の他の目的は、オプトエレクトロニ
ックデバイスの製造及びパッケージングにおいて光素子
の精密整合を可能にする構造を提供することである。

【０００９】本発明のまた他の目的は、デバイスチップ
が電気的に接触されて動かされる（パワード）必要のな
い光素子の精密整合方法を提供することである。

【００１０】

【課題を解決するための手段と作用】本発明に従った、
小型電子素子、特にレーザ、検出器、レンズ、導波管等
のオプトエレクトロニック素子のパッケージングにおけ
る精密整合のための方法と構造は、オプトエレクトロニ
ック（ＯＥ）デバイスの製造の精度を大幅に高める。オ
プトエレクトロニックデバイスチップとそのパッケージ
に配置されるプレートのアレイのキャパシタンス測定は
、部品を位置づけるために用いられる。その技術は、相
対位相１８０°で駆動されるパッケージに配置される２
つのオーバーラップするプレートから、デバイスチップ
に配置されたプレートに容量的に結合された全電流を感
知するため位相感知検出を用いる。部品が適切に整合さ
れると、パッケージの第３のオーバーラップするプレー
トに感知される合計電流はゼロになる。リソグラフィッ
ク技術を用いて光構造体について精密にプレートを配置
することによって、光導体へのデバイス構造の精密光整
合は可能になる。

【００１１】

【実施例】図１を特に参照すると、レーザチップ又は検
出器チップ等のフリップデバイスチップ１０とパッケー
ジ基板１２が示されている。デバイスチップ上の単一キ
ャパシタプレート１４はデバイスについて精密に配置さ
れている。パッケージ基板１２は、ファイバ溝２０に整
合される２つの異なって駆動される（±Ｖ０　ｓｉｎω
ｔ）キャパシタプレート１６と１８を有する。デバイス
チップ１０とパッケージ基板１２が２つのキャパシタＣ
＋　とＣ−　を形成するため共に合わされるとき、キャ
パシタプレート１６、１８はデバイスキャパシタプレー
ト１４を部分的にオーバーラップする。

【００１２】

【数１】

【００１３】ｘ０　±ｘはｘ方向のオーバーラップ、ε
ｉ　は絶縁体の比誘電率、ε０　は自由空間の誘電率で
ある。 基板パッケージの第３のプレートでは、キャパシタＣＣ
　を形成するためチップデバイスプレート１４を完全に
オーバーラップし、合計電流を検出器に結合する。ｘ＝
０のとき、Ｃ＋　＝Ｃ−　となり、合計電流又は検出信
号はゼロとなる。

【００１４】本技術の感度は、図２に示される回路を用
いてモデル化されることができる。駆動プレートは正弦
状に駆動されると仮定する。 Ｖ±＝±Ｖ０　ｓｉｎωｔ デバイスプレート１４に結合される電流のインバランス
は、ＣＣ　を介して部分的に結合され、ロックイン検出
器の５０Ω入力インピーダンスＲを横切る電圧降下とし
て検出される。電流の残部は、デバイスプレート１４、
絶縁層及び接地されたパッケージ基板１２より形成され
た寄生キャパシタンスＣＰ　を介する接地に容量的に結
合される。寄生キャパシタンスＣＰ　は感度を減少する
一方で、ゼロの位置を変えない。実際、エアーギャップ
は部品間のスタンドオフで保持されて、部品が一緒にな
るときに形成されるキャパシタの有効ギャップｄｅｆｆ
　は次式で表される。 ｄｅｆｆ　＝ｄｉ　＋εｉ　ｄａｉｒ　部品間にエアー
ギャップがあるとき、検出器における電圧Ｖｄ　は次式
で表される。

【００１５】

【数２】

【００１６】ここで、ＡＣ　及びＡｐ　はそれぞれキャ
パシタＣｃ　及びＣｐ　の領域であり、ｄｉ　はデバイ
ス基板絶縁体の厚さである。本技術の感度が駆動電圧と
周波数に線形に比例する。

【００１７】実験データは本発明の作動を示すため生成
された。試験部品は、二酸化シリコン及びエポキシを絶
縁層として用い、シリコン基板に製作された。実際のプ
レートパターンは図３に示されており、基板パッケージ
についてデバイスの傾斜に対する感度を減少するよう設
計された。

【００１８】より明確には、２つの駆動プレート１６、
１８が、これらのプレート間の空間を最小限にするため
に近接して配置される。この形状寸法が傾斜に対する測
定の感度を最小限にする。検出器結合プレート２２がデ
バイスで任意の好都合な位置に配置される。デバイス結
合プレート１４が、駆動プレート１６及び１８と検出器
結合プレート２２によってオーバーラップされることが
必要なだけに過ぎない。例示では、これはデバイス結合
プレート１４の”Ｕ”型の形状寸法によって成し遂げら
れ、ここで”Ｕ”の一脚が駆動プレート１６と１８によ
りオーバーラップされ、他の脚が検出器結合プレート２
２を重ねる。傾斜に対する感度はこの形状寸法で大幅に
減少するが、初期の配置精度のみで、感度におけるトレ
ードオフはない。

【００１９】図３に説明される実施例において、デバイ
ス結合プレート１４はデバイス１０の領域４６０μｍｘ
４８０μｍを占有した。スタンドオフレールはエポキシ
にパターン化され、デクタク（Ｄｅｋｔａｋ）　プロフ
ァイラによって測定される。その結果となるエアーギャ
ップは０．８μｍと１．０μｍの間であるべきだが、ス
パンオン（作り出された）エポキシフィルムの不完全性
により一層大きいこともある。

【００２０】部品は、システムの感度を測定するためマ
イクロポジショナーと整合されてｘ軸に沿って変位させ
られた。駆動プレート１６と１８は、１ＭＨｚで０．３
５Ｖｒｍｓ　信号で駆動された。検出信号はＰＡＲＣ５
２０２ロックイン増幅器によって増幅された。検出電圧
の関数とする変位の測定は図４に示されている。データ
に適合する直線は、感度モデルに従って１．４μｍのエ
アーギャップに対応する感度

【００２１】

【数３】

【００２２】を生ずる。計測のノイズレベルは０．０１
μＶであるため、これらの条件の下で１μｍ未満の変位
を分析することは可能である。

【００２３】キャパシタンスＣ＋　とＣ−　は部品間の
任意のエアーギャップに強く依存する。それらギャップ
の差は、傾斜の量に比例するミスアラインメント（不整
合）となる。例えば、５００μｍ部品を横切る０．５μ
ｍの傾斜（ｚ軸回りの回転）は、Ｃ＋　とＣ−　の間で
０．０７μｍのギャップ差を生成する。これは、実験的
形状寸法において１μｍのミスアラインメントの生成を
するだろう。所定の傾斜角において、誤差の量は（感度
を犠牲にして）エアーギャップを増加すること、又は駆
動プレートの間の距離を縮めることによって減少される
。後者の最大の制限は部品が配置される初期の精度であ
る。実験的形状寸法において、±５０μｍの初期配置が
必要となる。設計を最適化し、且つ配置を±２５μｍに
減少すれば、感度を損失することなくミスアラインメン
トを０．２５μｍに減少する。

【００２４】本発明は、一次元と同様に二次元において
も精密整合を可能にする能力がある。この精密整合を可
能にする具体例が図５に示されている。ｘ軸に垂直な第
１の対の駆動プレート３２、３４がｘ軸にデバイスを位
置づけるために使用されると共に、ｚ軸に垂直な第２の
対の駆動プレート３６、３８がｚ軸にデバイスを位置づ
けるために使用されている。駆動プレート３２、３４が
信号±Ｖｓｉｎω２　ｔ（即ち、互いに１８０°の位相
差がある）によって駆動され、駆動プレート３６、３８
が信号±Ｖｓｉｎω１　ｔ（即ち、互いに１８０°の位
相差がある）によって駆動される。周波数ｆ１　及びｆ
２　（ここでω＝２πｆ）が選ばれて、２つの異なる周
波数に同調された検出器の各々が、１方向のみの変位よ
り生じるオフゼロ電流を感知する。

【００２５】図５に示される実施例では、単一の検出器
結合プレート４０のみが必要とされる。これは、容量性
プレートパターン専用のパッケージ基板での領域を最小
限にする。領域のこの同じ経済性は、デバイス結合プレ
ート４２のアウトラインに指示されているように、デバ
イスにおいても実現されている。勿論、この形状寸法は
全体設計の利益を損失することなく修正されることが理
解される。更に、図３の形状寸法と同様に、この特定の
形状寸法は傾斜に対する感度を減少すると見られるが、
以前のような一次元だけよりむしろ二次元においてであ
る。

【００２６】本発明に従うキャパシタンス技術は、１ミ
クロン変位を分析することができるように示されてきた
。その技術の感度は駆動電圧と周波数に線形に比例する
ため、感度において２０以上の改善度が達成可能である
。これらのデバイスに用いられる絶縁体は５Ｖに耐える
べきであり、用いられるロックインの周波数は５０ＭＨ
ｚに及ぶ。報告された測定は、５００μｍ中でギャップ
変動が０．５μｍであると仮定すると、１μｍより優れ
た変位分析と約１μｍの系統的誤差（システマチックエ
ラー）をもって設計点を示す。エアーギャップ、駆動電
圧及び周波数を増加することによって、サブミクロン整
合を達成することが可能となる。

【００２７】本発明の特徴の組合せが、オプトエレクト
ロニックデバイスの問題に対する実際的解決方法を提供
している。デバイスチップへのパッシブ結合プレートの
使用により、チップをフェースダウンで（表を裏にして
）配置することが可能になる。これは、デバイスチップ
とパッケージ基板の両方に直接電気接触を必要とする自
明の容量性結合型よりも大変有利である。デバイスチッ
プに容量的に結合するための検出器結合プレートの付加
は、このような配置を行うことを可能にする特徴である
。２つの異なって駆動される駆動プレートの使用によっ
て、典型的なキャパシタンス測定方法を困難にする、寄
生キャパシタンスやギャップ依存等の系統的誤差のソー
スの殆どを取り除く。

【００２８】任意の実際に重要な最後に残る系統的誤差
は、パッケージ基板についてデバイスの傾斜からくるよ
り高いオーダの影響である。順序効果を大幅に減少する
本発明の新たな特徴は、図３と図５に示される好ましい
実施例によって最も良く説明されている。プレートのレ
イアウトは、キャパシタＣ＋　とＣ−　の駆動プレート
の空間分離を最小限にするように選ばれる。所定の量の
傾斜はこの分離に比例する整合誤差を生成するので、分
離が小さくなればなるほど一層好ましい。極小の分離を
考慮に入れるような２つの主な概念は、（駆動プレート
の間から検出器プレートを移動することによる）パッケ
ージにおける駆動プレートの近接と、デバイス結合プレ
ートの駆動プレートへのオーバーラップの量を最小限に
することである。オーバーラップは効果的なキャパシタ
プレートのサイズを指すが、その一対の中心間分離に影
響を及ぼす。オーバーラップの量によって、初期のデバ
イス配置許容差によって収容されると共に制限される、
運動のダイナミックレンジが決定される。オーバーラッ
プの減少は信号を減少するために、キャパシタンストラ
ンスジューサにおいて反直観的である。しかしながら、
本発明において、関連信号は位置について実際上キャパ
シタンスの派生物に比例するのであって、キャパシタン
ス自体にではない。

【００２９】本発明の他の重要な設計原理は、傾斜感度
を更に減少するためにエアーギャップを付加することで
ある。所定の量の傾斜は、名目ギャップにより分割され
たＣ＋　とＣ−　のギャップの差に比例して整合誤差を
生成する。従って、大きなギャップは傾斜感度を減少す
る。 ギャップの増加が信号を減少するため、ギャップの拡大
は容量性トランスジューサ設計への自明の付加ではない
。余分なエアーギャップは、必要以上に高い絶対感度を
トレードオフすることによって、より低い系統的誤差の
達成を可能にする新たな特徴の１つである。

【００３０】

【発明の効果】本発明は上記より構成されており、レー
ザ、検出器、レンズ及び導波管等のオプトエレクトロニ
ック素子をパッケージ基板に精密整合するための構造と
方法を提供する。

【図面の簡単な説明】

【図１】本発明に従ってキャパシタンス整合技術の基本
原理を説明するために、レーザチップとそのパッケージ
を示す拡大等角図である。

【図２】図１に示されるキャパシタンス整合構造の回路
モデルの電気的概略図である。

【図３】容量性プレートのパターンを示すデバイスチッ
プとパッケージ基板の特定の実施例の平面図である。

【図４】変位を信号の関数とするデータを示しながら、
実験的デバイスチップとパッケージ基板を用いて測定値
の作図を示すグラフである。

【図５】２次元に位置づけるための本発明の整合技術の
適用を示す平面図である。

【符号の説明】

１０　　　　　　　　　　デバイスチップ１２　　　　
　　　　　　パッケージ基板１４　　　　　　　　　　
デバイス結合プレート１６、１８　　　　駆動プレート ２０　　　　　　　　　　ファイバ溝

Claims (6)

【特許請求の範囲】
1. 【請求項１】　　小型電子デバイスを整合するための構
   造であって、デバイスチップの上にあるパッシブ結合プ
   レートであって、前記デバイスチップがパッケージ基板
   にフェースダウンで配置するよう適合されるパッシブ結
   合プレートと、前記パッケージ基板の上にある第１と第
   ２駆動プレートであって、前記デバイスチップが前記パ
   ッケージ基板に配置するよう位置づけられるとき前記パ
   ッシブ結合プレートをオーバーラップする第１と第２駆
   動プレートと、前記第１と第２の駆動プレートを逆位相
   の交流電圧で駆動するための手段と、前記パッケージ基
   板の上にある検出器結合プレートであって、前記デバイ
   スチップが前記パッケージ基板に配置するよう位置づけ
   られるとき前記パッシブ結合プレートを少なくとも部分
   的にオーバーラップする検出器結合プレートと、前記検
   出器結合プレートの電流を感知するための手段であって
   、前記デバイスチップが前記パッケージ基板について適
   切に整合されるとき前記感知された電流がゼロとなる手
   段と、を含む小型電子デバイスの整合構造。
2. 【請求項２】　　前記検出器結合プレートが、前記第１
   と第２駆動プレートの中間に配置される請求項１に記載
   の小型電子デバイスの整合構造。
3. 【請求項３】　　前記第１と第２駆動プレートが傾斜に
   対する感度を最小限にするため最小スペーシングで相互
   に直近で隣接して位置づけられ、前記検出器結合プレー
   トが前記第１と第２駆動プレートから離れて配置され、
   前記デバイスチップ上の前記パッシブ結合プレートが前
   記第１及び第２駆動プレートと前記検出器結合プレート
   の配置に従うような形状寸法を有する、請求項１に記載
   の小型電子デバイスの整合構造。
4. 【請求項４】　　前記パッケージ基板の上にある第３と
   第４駆動プレートであって、前記第１と第２駆動プレー
   トに垂直に向けられる第３と第４駆動プレートと、前記
   第３と第４駆動プレートを逆位相の交流電圧及び前記第
   １と第２駆動プレートに適用される電圧の周波数と異な
   る周波数で駆動するための第２の手段と、を更に備え、
   前記検出器結合プレートにおいて電流を感知するための
   前記手段が異なる周波数に感知性を有する、請求項１に
   記載の小型電子デバイスの整合構造。
5. 【請求項５】　　基板パッケージについて小型電子デバ
   イスを整合するための方法であって、デバイスチップに
   パッシブ結合プレートを適用する工程と、前記パッケー
   ジ基板に第１と第２駆動プレートを適用する工程と、前
   記パッケージ基板に検出器結合プレートを適用する工程
   と、前記パッケージ基板にフェースダウンで配置するよ
   う前記デバイスチップを位置づけることによって、前記
   パッシブ結合プレートが前記第１及び第２駆動プレート
   と前記検出器結合プレートによりオーバーラップされる
   工程と、前記第１と第２駆動プレートを逆位相の交流電
   圧で駆動する工程と、前記検出器結合プレートにおいて
   電流を感知し、前記デバイスチップが前記パッケージ基
   板について適切に整合されるとき前記感知された電流が
   ゼロになる工程と、を含む小型電子デバイスの整合方法
   。
6. 【請求項６】　　前記第１と第２駆動プレートが傾斜に
   対する感度を最小限にするように最小スペーシングで相
   互に直近で隣接して位置づけられ、前記検出器結合プレ
   ートが前記第１と第２駆動プレートから離れて配置され
   、前記デバイスチップ上の前記パッシブ結合プレートが
   前記第１及び第２駆動プレートと前記検出器結合プレー
   トの配置に従うような形状寸法を有する、請求項５に記
   載の小型電子デバイスの整合方法。