JPH0969602A - 混成集積回路装置 - Google Patents

混成集積回路装置

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Abstract

(57)【要約】 【課題】 並列接続された実装構造のパワートランジス
タチップのばらつきにより一方が熱暴走のため熱破壊す
ることがあった。 【解決手段】 金属ベース印刷基板１上に配置された第
１のパワートランジスタ実装部のパワートランジスタチ
ップ２と第２のパワートランジスタ実装部のパワートラ
ンジスタチップ８のそれぞれのベース、エミッタ、コレ
クタが並列に接続され、第１のパワートランジスタチッ
プ２のコレクタヒートシンク５と第２のパワートランジ
スタチップ８のコレクタヒートシンク11が共晶半田21を
介して密着した構造とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、金属ベース印刷基板上
に配置された並列接続パワートランジスタを有する混成
集積回路装置に関するものである。
【０００２】
【従来の技術】近年、混成集積回路装置は金属ベース印
刷基板を使用して様々な応用分野に特長を見出し利用さ
れている。
【０００３】以下、図面を参照しながら、上述した従来
の混成集積回路装置の一例について説明する。
【０００４】図３は従来の混成集積回路装置の基本構成
を示す斜視図、図４は図３の回路図を示すものである。
図３および図４において、１は金属ベース印刷基板であ
り、この基板上には第１および第２のパワートランジス
タ実装部23および24が搭載されている。ここで、第１の
パワートランジスタ実装部23における２は第１のパワー
トランジスタチップ、３は第１のパワートランジスタチ
ップ２のベース電極、４は第１のパワートランジスタチ
ップ２のエミッタ電極、５は第１のパワートランジスタ
チップ２のコレクタヒートシンク、６は第１のパワート
ランジスタチップ２のベース電極と金属ベース印刷基板
上の端子を接続するボンディングワイヤー、７は第１の
パワートランジスタチップ２のエミッタ電極と金属ベー
ス印刷基板上の端子を接続するボンディングワイヤーで
ある。
【０００５】また、第２のパワートランジスタ実装部24
における８は第２のパワートランジスタチップ、９は第
２のパワートランジスタチップ８のベース電極、10は第
２のパワートランジスタチップ８のエミッタ電極、11は
第２のパワートランジスタチップ８のコレクタヒートシ
ンク、12は第２のパワートランジスタチップ８のベース
電極と金属ベース印刷基板上の端子を接続するボンディ
ングワイヤー、13は第２のパワートランジスタチップ８
のエミッタ電極と金属ベース印刷基板上の端子を接続す
るボンディングワイヤーである。
【０００６】14は第１のパワートランジスタチップ２の
エミッタに接続されたエミッタ抵抗、15は第２のパワー
トランジスタチップ８のエミッタに接続されたエミッタ
抵抗、16はエミッタ抵抗出力端、17はコレクタ出力端、
18は第１のパワートランジスタチップ２のベース抵抗、
19は第２のパワートランジスタチップ８のベース抵抗、
20はベース抵抗入力端である。
【０００７】以上のように構成された混成集積回路装置
の動作について説明する。
【０００８】まず、金属ベース印刷基板１上に配置され
たベース抵抗入力端20とエミッタ抵抗出力端16の間に、
ある信号が入力されると第１のパワートランジスタチッ
プ２と第２のパワートランジスタチップ８に並列に信号
が伝達される。この場合、なるべく均等に信号が分配で
きるように、一般的にはベース抵抗やエミッタ抵抗を挿
入して第１のパワートランジスタチップ２と第２のパワ
ートランジスタチップ８の伝達特性のばらつきを吸収さ
せる。
【０００９】
【発明が解決しようとする課題】しかしながら上記のよ
うな従来の混成集積回路装置の構成では、第１のパワー
トランジスタチップ２のベース・エミッタ間電圧(ＶBE)
が常温で500mＶ〜600mＶ、あるいはダーリントン構造を
もつパワートランジスタチップでは２倍の1000mＶ〜120
0mＶの間でばらつきを発生するため、数Ω〜数百Ωと比
較的に大きなベース抵抗と、エミッタ抵抗が挿入され
る。
【００１０】もし、それらの抵抗を挿入しないとパワー
トランジスタチップのばらつきで一方のパワートランジ
スタチップが熱暴走を起し、最悪の場合は熱破壊にいた
る。それを防止するため、一般的にエミッタ抵抗値の目
安は、エミッタ電流とエミッタ抵抗で発生する電圧降下
を上記したベース・エミッタ間電圧と比較して１〜２倍
程度の値とすることとしている。また、ベース抵抗はパ
ワートランジスタチップの飽和特性を劣化させるし、エ
ミッタ抵抗は直接に電力損失を招来するという問題点を
有していた。
【００１１】本発明は、上記従来の問題点に鑑み、低損
失な並列接続パワートランジスタでもって動作する混成
集積回路装置を提供することを目的とするものである。
【００１２】
【課題を解決するための手段】本発明は上記目的を達成
するため、金属ベース印刷基板上に配置された第１およ
び第２のパワートランジスタ実装部のそれぞれのベー
ス、エミッタ、コレクタが並列に接続され、前記第１お
よび第２のパワートランジスタ実装部のそれぞれのコレ
クタヒートシンクが共晶半田を介して密着した構造とし
たことにより、前記第１および第２のパワートランジス
タ実装部のそれぞれのエミッタ電極間に挿入するエミッ
タ抵抗を最小化して、電力損失の少ない並列接続パワー
トランジスタとしたことを特徴とする。
【００１３】
【作用】本発明によれば、第１および第２のパワートラ
ンジスタチップのそれぞれのコレクタヒートシンク(一
般的には銅材)を密着させることによってコレクタ温度
を強制的にほぼ等温度で動作させることができる。ま
た、第１のパワートランジスタチップが第２のパワート
ランジスタチップより電流を流しやすい特性であったと
仮定すると、まず第１のパワートランジスタチップのコ
レクタヒートシンクが発熱して温度上昇する。その温度
は即座に第２のパワートランジスタチップに熱伝達され
る。この熱伝達は熱的なフィードフォワード動作と呼べ
るもので、そのため第２のパワートランジスタチップは
電流を増大して第１のパワートランジスタチップの電流
値に平衡するように追従していく。従って、いわゆる平
衡のためのベース抵抗やエミッタ抵抗は必要最小限の値
に小さくすることができる。
【００１４】この場合の目安は、パワートランジスタチ
ップのベース・エミッタ間電圧のばらつき範囲と同程
度、すなわち20mＶ〜50mＶ程度(ダーリントン構造では4
0mＶ〜100mＶ程度)に小さくしても平衡状態を保持する
ことができるようになる。また、直接に電力損失となる
エミッタ抵抗値は従来例に比較して一桁程度小さくして
も熱破壊しない動作を期待できる。
【００１５】
【実施例】図１は本発明の一実施例における混成集積回
路装置の基本構成を示す斜視図、図２は図１の回路図で
ある。前記従来例の図３，図４と同じ部材には同じ符号
を付してある。
【００１６】ここで、従来例と異なる点を説明すると、
図１に示す21は第１，第２のパワートランジスタ実装部
23，24のそれぞれのコレクタヒートシンク５，11間に介
在する共晶半田である。なお、金属ベース印刷基板１
は、アルミ等の金属ベース上に絶縁層を介して銅箔パタ
ーンが形成され、そのパターン上にＣＲチップ等のチッ
プ回路部品が載置されている。また、エミッタ抵抗14は
第１のパワートランジスタチップ２のエミッタに接続さ
れた銅箔を利用して形成されている。エミッタ抵抗15は
第２のパワートランジスタチップ８のエミッタに接続さ
れた銅箔を利用して形成されている。
【００１７】ここで、本実施例に用いる第１，第２のパ
ワートランジスタチップ２，８は、パワーＭＯＳＦＥ
Ｔ，絶縁ゲート型バイポーラトランジスタ(ＩＧＢＴ)等
である。
【００１８】次に本実施例の動作を説明すると、まず、
金属ベース印刷基板１上に配置されたベース抵抗入力端
20とエミッタ抵抗出力端16の間に、ある信号が入力され
ると第１のパワートランジスタチップ２と第２のパワー
トランジスタチップ８に並列に信号が伝達する。ここ
で、第１のパワートランジスタチップ２と第２のパワー
トランジスタチップ８のベース・エミッタ間電圧(ＶBE)
のばらつきが常温で20mＶあったと仮定する。
【００１９】第１のパワートランジスタチップ２が第２
のパワートランジスタチップ８に比較して電流を流しや
すいとする。第１のパワートランジスタチップ２は入力
された信号に応じた電流を第１のコレクタヒートシンク
５から第１のパワートランジスタチップ２のエミッタ電
極４を通じて、第１のパワートランジスタチップ２のエ
ミッタに接続された銅箔を利用して形成したエミッタ抵
抗14を通りエミッタ抵抗出力端16に流れる。
【００２０】このとき発生する電力損失により発生した
熱は第１のコレクタヒートシンク５を通じて金属ベース
印刷基板１に放散すると同時に、共晶半田21を介して第
２のコレクタヒートシンク11に熱伝達する。そのため第
２のパワートランジスタチップ８の温度は第１のパワー
トランジスタチップ２の温度に追従する。
【００２１】ここで、第１のパワートランジスタチップ
２のエミッタに接続された銅箔を利用して形成したエミ
ッタ抵抗14の抵抗値を所定の電流で発生する電圧降下を
20mＶよりやや大きい値に設定すると電流帰還作用によ
り、第２のパワートランジスタチップ８が第１のパワー
トランジスタチップ２より多く流そうとする作用が現わ
れる。この状態は電流平衡状態に達したといえる。
【００２２】このように、電流平衡状態をパワートラン
ジスタチップのベース・エミッタ間電圧(ＶBE)のばらつ
きよりやや大きい値に電流帰還できる状態になるように
することによって、エミッタ抵抗の値を小さくできる。
本実施例では、銅箔のパターンを利用することによって
容易に10mΩ〜50mΩ程度にすることができるので、特別
な電力チップ抵抗は不要である。
【００２３】
【発明の効果】以上説明したように本発明は、第１，第
２のパワートランジスタ実装部のそれぞれのコレクタヒ
ートシンク間に介在した共晶半田で密着させたことによ
り、コレクタ温度を等温度で動作させることができる。
したがって、電流平衡のためのエミッタ抵抗を小さな値
にできるため、電力損失を小さくでき、しかも特別な電
力チップ抵抗など不要で銅箔パターンのシート抵抗を利
用して形成することができるので極めて経済的である。
【図面の簡単な説明】
【図１】本発明の一実施例における混成集積回路装置の
基本構成を示す斜視図である。
【図２】図１の回路図である。
【図３】従来の混成集積回路装置の基本構成を示す斜視
図である。
【図４】図３の回路図である。
【符号の説明】 １…金属ベース印刷基板、 ２…第１のパワートランジ
スタチップ、 ３…第１のパワートランジスタチップの
ベース電極、 ４…第１のパワートランジスタチップの
エミッタ電極、 ５…第１のパワートランジスタチップ
のコレクタヒートシンク、 ６…第１のパワートランジ
スタチップのベース電極と金属ベース印刷基板上の端子
を接続するボンディングワイヤー、 ７…第１のパワー
トランジスタチップのエミッタ電極と金属ベース印刷基
板上の端子を接続するボンディングワイヤー、 ８…第
２のパワートランジスタチップ、 ９…第２のパワート
ランジスタチップのベース電極、 10…第２のパワート
ランジスタチップのエミッタ電極、 11…第２のパワー
トランジスタチップのコレクタヒートシンク、 12…第
２のパワートランジスタチップのベース電極と金属ベー
ス印刷基板上の端子を接続するボンディングワイヤー、
13…第２のパワートランジスタチップのエミッタ電極
と金属ベース印刷基板上の端子を接続するボンディング
ワイヤー、 14…第１のエミッタ抵抗、 15…第２のエ
ミッタ抵抗、 16…エミッタ抵抗出力端、 17…コレク
タ出力端、 18…第１のベース抵抗、 19…第２のベー
ス抵抗、20…ベース抵抗入力端、 21…コレクタヒート
シンク間に介在する共晶半田、23…第１のパワートラン
ジスタ実装部、 24…第２のパワートランジスタ実装
部。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 金属ベース印刷基板上に配置された第１
    および第２のパワートランジスタ実装部のそれぞれのベ
    ース、エミッタ、コレクタが並列に接続され、前記第１
    および第２のパワートランジスタ実装部のそれぞれのコ
    レクタヒートシンクが共晶半田を介して密着した構造と
    したことにより、前記第１および第２のパワートランジ
    スタ実装部のそれぞれのエミッタ電極間に挿入するエミ
    ッタ抵抗を最小化して、電力損失の少ない並列接続パワ
    ートランジスタとしたことを特徴とする混成集積回路装
    置。
  2. 【請求項２】 前記パワートランジスタがパワーＭＯＳ
    ＦＥＴであることを特徴とする請求項１記載の混成集積
    回路装置。 【請求項２】 前記パワートランジスタが絶縁ゲート型
    バイポーラトランジスタであることを特徴とする請求項
    １記載の混成集積回路装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9881906B2 (en) 2014-08-19 2018-01-30 Kabushiki Kaisha Toshiba Semiconductor module

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US9881906B2 (en) 2014-08-19 2018-01-30 Kabushiki Kaisha Toshiba Semiconductor module

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