JP3311953B2 - 半導体装置 - Google Patents
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- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、過熱検出および過
熱保護の機能を持たせたパワーＭＯＳ−ＦＥＴ等の半導
体装置に関するものである。
熱保護の機能を持たせたパワーＭＯＳ−ＦＥＴ等の半導
体装置に関するものである。
【０００２】
【従来の技術】パワーＭＯＳ−ＦＥＴは、Power Metal
Oxide Semiconductor Field EffectTransistorの略称
で、シリコン基板の上にソースとドレイン領域が相対し
ていて、両者の間の半導体表面にＳｉＯ2 酸化物の薄膜
を介してゲート用金属酸化物が存在し、ゲート・ソース
間に加えられた電圧により酸化膜直下の半導体表面に形
成される実効的な導電層( チャンネル) の電気伝導度を
変化させ、ドレイン・ソース間の電流を制御する固体電
子部品である。このパワーＭＯＳ−ＦＥＴは低歪み・高
入力インピーダンスという利点の他に、製作が比較的容
易で材料も豊富という利点も持つためＩＣ回路に近来最
大に活用されているところである。
Oxide Semiconductor Field EffectTransistorの略称
で、シリコン基板の上にソースとドレイン領域が相対し
ていて、両者の間の半導体表面にＳｉＯ2 酸化物の薄膜
を介してゲート用金属酸化物が存在し、ゲート・ソース
間に加えられた電圧により酸化膜直下の半導体表面に形
成される実効的な導電層( チャンネル) の電気伝導度を
変化させ、ドレイン・ソース間の電流を制御する固体電
子部品である。このパワーＭＯＳ−ＦＥＴは低歪み・高
入力インピーダンスという利点の他に、製作が比較的容
易で材料も豊富という利点も持つためＩＣ回路に近来最
大に活用されているところである。
【０００３】ところが、このパワーＭＯＳ−ＦＥＴの最
大の欠点は、他の半導体と同様に熱に弱いことである。
すなわち、パワーＭＯＳ−ＦＥＴの温度が上昇すると、
半導体内部の原子にくっついていた電子が原子から離れ
て動きだし、抵抗率が下がるので、本来流れてはならな
い余分な電流が増加し、したがってそれによってさらに
温度が上がり、また余分な電流が流れるといったような
悪循環に陥り、最後にはパワーＭＯＳ−ＦＥＴの熱破壊
に至るのである。シリコンでは１５０度Ｃくらいで熱破
壊している。
大の欠点は、他の半導体と同様に熱に弱いことである。
すなわち、パワーＭＯＳ−ＦＥＴの温度が上昇すると、
半導体内部の原子にくっついていた電子が原子から離れ
て動きだし、抵抗率が下がるので、本来流れてはならな
い余分な電流が増加し、したがってそれによってさらに
温度が上がり、また余分な電流が流れるといったような
悪循環に陥り、最後にはパワーＭＯＳ−ＦＥＴの熱破壊
に至るのである。シリコンでは１５０度Ｃくらいで熱破
壊している。
【０００４】このため、従来はパワーＭＯＳ−ＦＥＴチ
ップの一部に過熱検出素子および過熱保護回路を設けて
所定の温度以上になるとパワーＭＯＳ−ＦＥＴの動作を
オフさせてパワーＭＯＳ−ＦＥＴの熱破壊を防いでい
る。その１例を図２に示している。図２において、１は
パワーＭＯＳ−ＦＥＴチップで、このチップの一部に過
熱検出回路２および過熱保護回路３を設け、所定の温度
以上になるとオフさせて熱破壊を防いでいる。このよう
に構成すると、過熱検出素子２１がパワーＭＯＳ−ＦＥ
Ｔチップ１の中に位置しているので温度に対するレスポ
ンスが非常に良く、しかも集積化により低コスト化が図
れるというメリットがある。しかし、異なる仕様のパワ
ーＭＯＳ−ＦＥＴにこの保護機能を持たせようとする
と、一から開発し直さなければならないという大きな欠
点があった。
ップの一部に過熱検出素子および過熱保護回路を設けて
所定の温度以上になるとパワーＭＯＳ−ＦＥＴの動作を
オフさせてパワーＭＯＳ−ＦＥＴの熱破壊を防いでい
る。その１例を図２に示している。図２において、１は
パワーＭＯＳ−ＦＥＴチップで、このチップの一部に過
熱検出回路２および過熱保護回路３を設け、所定の温度
以上になるとオフさせて熱破壊を防いでいる。このよう
に構成すると、過熱検出素子２１がパワーＭＯＳ−ＦＥ
Ｔチップ１の中に位置しているので温度に対するレスポ
ンスが非常に良く、しかも集積化により低コスト化が図
れるというメリットがある。しかし、異なる仕様のパワ
ーＭＯＳ−ＦＥＴにこの保護機能を持たせようとする
と、一から開発し直さなければならないという大きな欠
点があった。
【０００５】これに対して、図３は上記欠点を解決する
ためになされた別の従来例で、パワーＭＯＳ−ＦＥＴ１
の上に過熱検出回路２を含む過熱保護回路３を接着（図
３の６の箇所）したものである。このようにすると、仕
様の異なるパワーＭＯＳ−ＦＥＴに対してもその異なる
パワーＭＯＳ−ＦＥＴの上にこの過熱保護回路を接着す
れば足りるので、同一の過熱保護回路で対応でき開発し
直す必要がなくなり、図２の半導体装置のもつ欠点は解
消された。
ためになされた別の従来例で、パワーＭＯＳ−ＦＥＴ１
の上に過熱検出回路２を含む過熱保護回路３を接着（図
３の６の箇所）したものである。このようにすると、仕
様の異なるパワーＭＯＳ−ＦＥＴに対してもその異なる
パワーＭＯＳ−ＦＥＴの上にこの過熱保護回路を接着す
れば足りるので、同一の過熱保護回路で対応でき開発し
直す必要がなくなり、図２の半導体装置のもつ欠点は解
消された。
【０００６】
【発明が解決しようとする課題】しかしながら図３のよ
うな半導体装置においては、パワーＭＯＳ−ＦＥＴチッ
プと過熱保護回路チップとを接着により固着しているの
で、パワーＭＯＳ−ＦＥＴチップから熱が接着剤を介し
て過熱保護回路チップへ伝導するため、どうしても温度
に対するレスポンスが悪くなるという欠点があった。ま
た逆に、熱伝導性を上げるために接着剤層を薄くする
と、熱と経年変化に伴い過熱保護回路チップそのものが
パワーＭＯＳ−ＦＥＴチップ上から離脱するおそれが生
じた。
うな半導体装置においては、パワーＭＯＳ−ＦＥＴチッ
プと過熱保護回路チップとを接着により固着しているの
で、パワーＭＯＳ−ＦＥＴチップから熱が接着剤を介し
て過熱保護回路チップへ伝導するため、どうしても温度
に対するレスポンスが悪くなるという欠点があった。ま
た逆に、熱伝導性を上げるために接着剤層を薄くする
と、熱と経年変化に伴い過熱保護回路チップそのものが
パワーＭＯＳ−ＦＥＴチップ上から離脱するおそれが生
じた。
【０００７】
【課題を解決するための手段】本発明は上記課題を解決
するためになされたものである。すなわち、パワーＭＯ
Ｓ−ＦＥＴチップをハンダ付けするためのステムの少な
くとも中央部付近にくぼみをつけ、そのくぼみ内に細長
い形状の過熱検出回路チップをハンダ付けするようにし
たものである。また、過熱検出回路チップとパワーＭＯ
Ｓ−ＦＥＴとのすき間には高熱伝導性ゲルを充填してい
る。さらに過熱検出回路内の過熱検出素子をパワーＭＯ
Ｓ−ＦＥＴの中心付近に位置するようにしたものであ
る。
するためになされたものである。すなわち、パワーＭＯ
Ｓ−ＦＥＴチップをハンダ付けするためのステムの少な
くとも中央部付近にくぼみをつけ、そのくぼみ内に細長
い形状の過熱検出回路チップをハンダ付けするようにし
たものである。また、過熱検出回路チップとパワーＭＯ
Ｓ−ＦＥＴとのすき間には高熱伝導性ゲルを充填してい
る。さらに過熱検出回路内の過熱検出素子をパワーＭＯ
Ｓ−ＦＥＴの中心付近に位置するようにしたものであ
る。
【０００８】
【作用】本発明は、このようにステムの少なくとも中央
部付近にくぼみをつけ、そのくぼみ内に過熱検出回路チ
ップをハンダ付けし、ステムの上にパワーＭＯＳ−ＦＥ
Ｔチップをハンダ付けしたため、両チップともたがいに
近接してしかもステムにハンダ付けされるので、温度に
対するレスポンスがの問題は解消され、経年変化等によ
るチップの離脱の問題も解消され、高い信頼性が得られ
る。また、過熱検出回路チップとパワーＭＯＳ−ＦＥＴ
とのすき間には高熱伝導性ゲルを充填し、そして過熱検
出回路チップの過熱検出素子をパワーＭＯＳ−ＦＥＴの
中心付近に位置するようにすると、レスポンスもいっそ
う向上する。さらに、過熱保護回路をパワーＭＯＳ−Ｆ
ＥＴチップとは別チップとしているので、異なる仕様の
パワーＭＯＳ−ＦＥＴに対しても同一の検出回路で対応
でき、図２の半導体装置のもつ欠点も解消される。
部付近にくぼみをつけ、そのくぼみ内に過熱検出回路チ
ップをハンダ付けし、ステムの上にパワーＭＯＳ−ＦＥ
Ｔチップをハンダ付けしたため、両チップともたがいに
近接してしかもステムにハンダ付けされるので、温度に
対するレスポンスがの問題は解消され、経年変化等によ
るチップの離脱の問題も解消され、高い信頼性が得られ
る。また、過熱検出回路チップとパワーＭＯＳ−ＦＥＴ
とのすき間には高熱伝導性ゲルを充填し、そして過熱検
出回路チップの過熱検出素子をパワーＭＯＳ−ＦＥＴの
中心付近に位置するようにすると、レスポンスもいっそ
う向上する。さらに、過熱保護回路をパワーＭＯＳ−Ｆ
ＥＴチップとは別チップとしているので、異なる仕様の
パワーＭＯＳ−ＦＥＴに対しても同一の検出回路で対応
でき、図２の半導体装置のもつ欠点も解消される。
【０００９】
【発明の実施の形態】次に、図面を参考にして本発明の
１実施の形態を説明する。第１図は本発明による半導体
装置で、１はパワーＭＯＳ−ＦＥＴチップ、２は過熱検
出素子を含む過熱検出回路チップ、３は過熱保護回路、
４はステムである。ステムは通常、銅かアルミニウムで
製造される。このように構成された半導体装置におい
て、パワーＭＯＳ−ＦＥＴチップ１を載置するステム４
の少なくとも中央部付近にくぼみ４１をつけ、そのくぼ
み４１内に過熱検出回路チップ２をハンダ付け（図１の
５に示す。）している。過熱保護回路３は過熱検出回路
からの出力を受けてパワーＭＯＳ−ＦＥＴの動作をオフ
にし、パワーＭＯＳ−ＦＥＴチップを過熱から防止す
る。過熱検出回路からの出力が無くなった時点で再びパ
ワーＭＯＳ−ＦＥＴをオンにする。この過熱保護回路３
は過熱検出回路チップと共通にし一体のチップで製作す
るのが製造上も取り扱い上もコスト的にも有利である。
１実施の形態を説明する。第１図は本発明による半導体
装置で、１はパワーＭＯＳ−ＦＥＴチップ、２は過熱検
出素子を含む過熱検出回路チップ、３は過熱保護回路、
４はステムである。ステムは通常、銅かアルミニウムで
製造される。このように構成された半導体装置におい
て、パワーＭＯＳ−ＦＥＴチップ１を載置するステム４
の少なくとも中央部付近にくぼみ４１をつけ、そのくぼ
み４１内に過熱検出回路チップ２をハンダ付け（図１の
５に示す。）している。過熱保護回路３は過熱検出回路
からの出力を受けてパワーＭＯＳ−ＦＥＴの動作をオフ
にし、パワーＭＯＳ−ＦＥＴチップを過熱から防止す
る。過熱検出回路からの出力が無くなった時点で再びパ
ワーＭＯＳ−ＦＥＴをオンにする。この過熱保護回路３
は過熱検出回路チップと共通にし一体のチップで製作す
るのが製造上も取り扱い上もコスト的にも有利である。
【００１０】このステム４の上部にパワーＭＯＳ−ＦＥ
Ｔチップ１も同じくハンダ付け（図１の５に示す。）さ
れる。また、この状態でパワーＭＯＳ−ＦＥＴチップ１
の中央部直下に過熱検出回路チップ２の過熱検出素子が
位置するようになるのが望ましい。なぜなら、パワーＭ
ＯＳ−ＦＥＴチップ１の最も温度上昇の激しい中央部の
温度を検出することができるからである。さらに、この
ステムを四辺形に構成して、そこに設けられるくぼみ４
１を中央部付近から四辺形の１辺に向けてつけると細長
いくぼみ４１となり、一方、過熱検出回路チップの形状
をそのくぼみ４１内に納まる細長い形状とすることによ
り、パワーＭＯＳ−ＦＥＴチップ１の冷却がくぼみによ
ってもそれほど損なわれず、しかもパワーＭＯＳ−ＦＥ
Ｔチップ１の過熱を正確に検出できるので、配線も短く
できて好都合である。
Ｔチップ１も同じくハンダ付け（図１の５に示す。）さ
れる。また、この状態でパワーＭＯＳ−ＦＥＴチップ１
の中央部直下に過熱検出回路チップ２の過熱検出素子が
位置するようになるのが望ましい。なぜなら、パワーＭ
ＯＳ−ＦＥＴチップ１の最も温度上昇の激しい中央部の
温度を検出することができるからである。さらに、この
ステムを四辺形に構成して、そこに設けられるくぼみ４
１を中央部付近から四辺形の１辺に向けてつけると細長
いくぼみ４１となり、一方、過熱検出回路チップの形状
をそのくぼみ４１内に納まる細長い形状とすることによ
り、パワーＭＯＳ−ＦＥＴチップ１の冷却がくぼみによ
ってもそれほど損なわれず、しかもパワーＭＯＳ−ＦＥ
Ｔチップ１の過熱を正確に検出できるので、配線も短く
できて好都合である。
【００１１】また、パワーＭＯＳ−ＦＥＴチップ１の直
下の過熱検出回路２がパワーＭＯＳ−ＦＥＴチップ１の
過熱を正確に検出するためには、その過熱検出回路２の
過熱検出素子２１をパワーＭＯＳ−ＦＥＴチップ１にで
きるだけ近接して配置することが肝要であるが、しかし
それでも過熱検出素子２１とパワーＭＯＳ−ＦＥＴとの
間にどうしてもすき間が生じるので、このすき間に高熱
伝導性ゲルを充填するとパワーＭＯＳ−ＦＥＴチップ１
から過熱検出素子２１への熱伝導がよくなるのでいっそ
う有利である。
下の過熱検出回路２がパワーＭＯＳ−ＦＥＴチップ１の
過熱を正確に検出するためには、その過熱検出回路２の
過熱検出素子２１をパワーＭＯＳ−ＦＥＴチップ１にで
きるだけ近接して配置することが肝要であるが、しかし
それでも過熱検出素子２１とパワーＭＯＳ−ＦＥＴとの
間にどうしてもすき間が生じるので、このすき間に高熱
伝導性ゲルを充填するとパワーＭＯＳ−ＦＥＴチップ１
から過熱検出素子２１への熱伝導がよくなるのでいっそ
う有利である。
【００１２】図４に本発明で用いている過熱検出回路２
の１例が示されている。同図において、ＯＰはオペ・ア
ンプ、ＶＢは電源電圧である。ＺＤはツエナーダイオー
ドで、基準電圧を作っている。２１は過熱検出素子で、
ダイオードを多数個接続して成るものである。ダイオー
ドの個数はつぎのようにして決められる。すなわち、ダ
イオードの導通端子電圧は温度が上昇するにしたがって
減少する傾向があるので、保護すべき所定温度以下のと
きにはダイオードの導通端子電圧の合計がツエナーダイ
オードＺＤのツエナー電圧を超えるように、そして所定
温度を超えたときツエナー電圧よりも低くなるような個
数に選んである。また、抵抗Ｒ１とツエナーダイオード
ＺＤとの直列回路と、抵抗Ｒ２と過熱検出素子２１との
直列回路とでブリッジを形成し、抵抗Ｒ１と抵抗Ｒ２と
の接続点に電源電圧ＶＢが印加され、抵抗Ｒ１とツエナ
ーダイオードＺＤとの接続点Ｐ１の電位がオペ・アンプ
ＯＰの非反転入力端子に、抵抗Ｒ２と過熱検出素子２１
との接続点Ｐ２の電位がオペ・アンプＯＰの反転入力端
子に接続されている。Ｒ３は帰還抵抗であり、オペ・ア
ンプＯＰはこの場合電源電圧ＶＢによる単電源動作とな
っている。
の１例が示されている。同図において、ＯＰはオペ・ア
ンプ、ＶＢは電源電圧である。ＺＤはツエナーダイオー
ドで、基準電圧を作っている。２１は過熱検出素子で、
ダイオードを多数個接続して成るものである。ダイオー
ドの個数はつぎのようにして決められる。すなわち、ダ
イオードの導通端子電圧は温度が上昇するにしたがって
減少する傾向があるので、保護すべき所定温度以下のと
きにはダイオードの導通端子電圧の合計がツエナーダイ
オードＺＤのツエナー電圧を超えるように、そして所定
温度を超えたときツエナー電圧よりも低くなるような個
数に選んである。また、抵抗Ｒ１とツエナーダイオード
ＺＤとの直列回路と、抵抗Ｒ２と過熱検出素子２１との
直列回路とでブリッジを形成し、抵抗Ｒ１と抵抗Ｒ２と
の接続点に電源電圧ＶＢが印加され、抵抗Ｒ１とツエナ
ーダイオードＺＤとの接続点Ｐ１の電位がオペ・アンプ
ＯＰの非反転入力端子に、抵抗Ｒ２と過熱検出素子２１
との接続点Ｐ２の電位がオペ・アンプＯＰの反転入力端
子に接続されている。Ｒ３は帰還抵抗であり、オペ・ア
ンプＯＰはこの場合電源電圧ＶＢによる単電源動作とな
っている。
【００１３】したがって、オペ・アンプＯＰの出力をＶ
ＯＵＴとすると、このオペ・アンプの２入力電圧とＶＯ
ＵＴとの関係は次のようになる。 （１）ＶＰ１＜ＶＰ２（所定温度以下）のとき、ＶＯＵ
Ｔ＝０ （２）ＶＰ１＝ＶＰ２（所定温度）のとき、ＶＯＵＴ＝
１／２ＶＢ （３）ＶＰ１＞ＶＰ２（所定温度以上）のとき、ＶＯＵ
Ｔ＝ＶＢ
ＯＵＴとすると、このオペ・アンプの２入力電圧とＶＯ
ＵＴとの関係は次のようになる。 （１）ＶＰ１＜ＶＰ２（所定温度以下）のとき、ＶＯＵ
Ｔ＝０ （２）ＶＰ１＝ＶＰ２（所定温度）のとき、ＶＯＵＴ＝
１／２ＶＢ （３）ＶＰ１＞ＶＰ２（所定温度以上）のとき、ＶＯＵ
Ｔ＝ＶＢ
【００１４】そこで、パワーＭＯＳ−ＦＥＴチップ１の
温度が保護すべき所定温度以下のときは、（１）よりオ
ペ・アンプＯＰ出力ＶＯＵＴ＝０となり、過熱検出回路
２は過熱保護回路３に出力しない。つぎに、パワーＭＯ
Ｓ−ＦＥＴチップ１の温度が保護すべき所定温度になっ
たときは（２）よりＶＯＵＴ＝１／２ＶＢとなる。さら
に、保護すべき所定温度以上になったときは（３）より
ＶＯＵＴ＝ＶＢとなる。そこで過熱保護回路３がこれら
の電圧１／２ＶＢ以上で過熱保護動作するようにしてお
けばよい。過熱保護回路３の動作の結果、パワーＭＯＳ
−ＦＥＴチップ１の温度が下がり、保護すべき所定温度
以下に戻ったときは（３）よりＶＯＵＴ＝０となり、ふ
たたび過熱保護回路３は動作しなくなる。このように過
熱検出回路は、ある温度以上になると過熱信号を出力す
るようになる。パワーＭＯＳ−ＦＥＴのゲートの遮断は
外部回路により行なうようにするとよい。また、従来例
のように直接ゲートを遮断してもよいが、パワーＭＯＳ
−ＦＥＴの制御の自由度は低くなる。
温度が保護すべき所定温度以下のときは、（１）よりオ
ペ・アンプＯＰ出力ＶＯＵＴ＝０となり、過熱検出回路
２は過熱保護回路３に出力しない。つぎに、パワーＭＯ
Ｓ−ＦＥＴチップ１の温度が保護すべき所定温度になっ
たときは（２）よりＶＯＵＴ＝１／２ＶＢとなる。さら
に、保護すべき所定温度以上になったときは（３）より
ＶＯＵＴ＝ＶＢとなる。そこで過熱保護回路３がこれら
の電圧１／２ＶＢ以上で過熱保護動作するようにしてお
けばよい。過熱保護回路３の動作の結果、パワーＭＯＳ
−ＦＥＴチップ１の温度が下がり、保護すべき所定温度
以下に戻ったときは（３）よりＶＯＵＴ＝０となり、ふ
たたび過熱保護回路３は動作しなくなる。このように過
熱検出回路は、ある温度以上になると過熱信号を出力す
るようになる。パワーＭＯＳ−ＦＥＴのゲートの遮断は
外部回路により行なうようにするとよい。また、従来例
のように直接ゲートを遮断してもよいが、パワーＭＯＳ
−ＦＥＴの制御の自由度は低くなる。
【００１５】以上の実施の形態では、パワーＭＯＳ−Ｆ
ＥＴについて述べてきたが、本発明はこのパワーＭＯＳ
−ＦＥＴに限定されるものではなく、過熱から保護され
なければならない半導体であればすべてについていえる
ことである。
ＥＴについて述べてきたが、本発明はこのパワーＭＯＳ
−ＦＥＴに限定されるものではなく、過熱から保護され
なければならない半導体であればすべてについていえる
ことである。
【００１６】
【発明の効果】以上のように、本発明はパワーＭＯＳ−
ＦＥＴチップをハンダ付けするためのステムの少なくと
も中央部付近にくぼみをつけ、そのくぼみ内に細長い形
状の過熱検出回路チップをハンダ付けするようにしたた
め、両チップともステムにハンダ付けされるので、高い
信頼性が得られ、また、過熱検出回路チップとパワーＭ
ＯＳ−ＦＥＴとのすき間には高熱伝導性ゲルを充填し、
そして過熱検出回路チップの過熱検出素子をパワーＭＯ
Ｓ−ＦＥＴの中心付近に位置するように構成したことに
より、温度に対するレスポンスも従来例と同等なものが
得られる。さらに、過熱保護回路をパワーＭＯＳ−ＦＥ
Ｔチップとは別チップとしているので、異なる仕様のパ
ワーＭＯＳ−ＦＥＴに対しても同一の検出回路で対応で
きる。
ＦＥＴチップをハンダ付けするためのステムの少なくと
も中央部付近にくぼみをつけ、そのくぼみ内に細長い形
状の過熱検出回路チップをハンダ付けするようにしたた
め、両チップともステムにハンダ付けされるので、高い
信頼性が得られ、また、過熱検出回路チップとパワーＭ
ＯＳ−ＦＥＴとのすき間には高熱伝導性ゲルを充填し、
そして過熱検出回路チップの過熱検出素子をパワーＭＯ
Ｓ−ＦＥＴの中心付近に位置するように構成したことに
より、温度に対するレスポンスも従来例と同等なものが
得られる。さらに、過熱保護回路をパワーＭＯＳ−ＦＥ
Ｔチップとは別チップとしているので、異なる仕様のパ
ワーＭＯＳ−ＦＥＴに対しても同一の検出回路で対応で
きる。
【図１】パワーＭＯＳ−ＦＥＴのステムにくぼみを設け
た本発明の実施例。
た本発明の実施例。
【図２】パワーＭＯＳ−ＦＥＴチップの一部に過熱検出
素子および過熱保護回路を設けた従来例。
素子および過熱保護回路を設けた従来例。
【図３】パワーＭＯＳ−ＦＥＴの上に過熱保護回路を接
着した従来例。
着した従来例。
【図４】図１に用いられる過熱検出回路の１例。
１ ： パワーＭＯＳ−ＦＥＴチップ ２ ： 過熱検出回路 ２１ ： 過熱検出素子 ３ ： 過熱保護回路 ４ ： ステム ４１ ： くぼみ ５ ： ハンダ付け ６ ： 接着 ＯＰ ： オペ・アンプ ＺＤ ： ツエナーダイオード ＶＢ ： 電源電圧
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/34 - 23/473
Claims (2)
- 【請求項１】少なくとも中央部付近にくぼみをつけられ
た四辺形ステムと、該くぼみ内にハンダ付けされた過熱
検出回路チップと、該四辺形ステムの上にハンダ付けさ
れたパワー半導体とから成る半導体装置において、前記
くぼみが少なくとも中央部付近から１辺に向けて設けら
れかつ前記過熱検出回路チップがその内に納まる細長い
くぼみであり、前記過熱検出回路チップ内の過熱検出素
子が前記パワー半導体の中心付近に位置するように前記
過熱検出回路チップが前記くぼみ内に納められ、該過熱
検出回路チップからの出力を受けて前記パワー半導体の
保護をする過熱保護回路チップが前記過熱検出回路チッ
プと一体に構成されていることを特徴とする半導体装
置。 - 【請求項２】前記過熱検出回路チップと前記パワー半導
体とのすき間に高熱伝導性ゲルが充填されたことを特徴
とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00951797A JP3311953B2 (ja) | 1997-01-22 | 1997-01-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00951797A JP3311953B2 (ja) | 1997-01-22 | 1997-01-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10209350A JPH10209350A (ja) | 1998-08-07 |
| JP3311953B2 true JP3311953B2 (ja) | 2002-08-05 |
Family
ID=11722461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00951797A Expired - Fee Related JP3311953B2 (ja) | 1997-01-22 | 1997-01-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3311953B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003124500A (ja) * | 2001-10-15 | 2003-04-25 | Sharp Corp | 光結合素子 |
-
1997
- 1997-01-22 JP JP00951797A patent/JP3311953B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10209350A (ja) | 1998-08-07 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |