JPH07335823A - 半導体装置,電子回路装置及び電子機器 - Google Patents

半導体装置,電子回路装置及び電子機器

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JPH07335823A JP14845994A JP14845994A JPH07335823A JP H07335823 A JPH07335823 A JP H07335823A JP 14845994 A JP14845994 A JP 14845994A JP 14845994 A JP14845994 A JP 14845994A JP H07335823 A JPH07335823 A JP H07335823A
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Abstract

(57)【要約】 【目的】放熱を向上すること、及び基板に取り付けたと
きのキャパシタンスを低減することが可能な半導体装
置、電子回路装置及び電子機器を提供すること。 【構成】電気絶縁性基板1の一方の主面上に互いに離れ
て形成された複数の内部電極2と、これら内部電極に主
電極が接着された半導体素子3と、その半導体素子の他
方の主電極と前記他の内部電極との間を接続する金属ワ
イヤ4と、前記半導体素子、内部電極、金属ワイヤ及び
電気絶縁基板の一方の主面を覆う封止樹脂7と、前記電
気絶縁基板の他方の主面上に互いに離れて形成された複
数の外部電極5と、対応する前記内部電極と外部電極と
の間を接続するため前記電気絶縁基板の両主面間に形成
されたバイアホール6と、前記電気絶縁基板の他方の主
面上形成された良導熱体8とを備えた半導体装置。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は,セラミクス基板のよう
な電気絶縁基板に固着された半導体素子又は電力制御用
半導体素子などを樹脂封止してなる小型,軽量,薄型で
表面実装に適した半導体装置、電子回路装置及びそれら
を他の回路部品と共に搭載してなる電子機器に関する。
【0002】
【従来の技術】一般にコンバ−タ電源機器などの電子機
器は、ますます小形化が要求され、表面実装法によるオ
ンボ−ド電源(OBP)などの開発が進められている。
しかし、大容量のコンバ−タを小形化のOBPとするに
は、これらに使用される一部の半導体部品は大き過ぎる
ために全体を小形化できない問題が生じている。特に比
較的容量の大きいショットキ−バリアダイオ−ド,バイ
ポーラトランジスタ,MOSFETなどの半導体部品
は,半導体素子からの発熱が大きいので,金属製ヒ−ト
シンクと外部リ−ドを同時にトランスファ−モ−ルドし
て放熱効果を大ならしめているので、大型化せざるを得
ないという実情がある。
【0003】これらのショットキ−バリアダイオ−ド,
バイポーラトランジスタ,MOSFETなどの半導体部
品のベアチップである半導体素子をそのまま基板に搭載
し,ボンディングしてモ−ルドすることができれば小形
化には最適であるが,大容量の半導体素子の場合には熱
衝撃性,耐湿性などの信頼性が未だ不十分で検討の余地
がある。また,多くの回路部品が樹脂封止された表面実
装部品で,一部分がベアチップである場合には工程を分
けて搭載し,異なる工程で処理する必要があり,高価な
専用装置が必要で製造工数が増大し,したがってコスト
アップになるという欠点がある。
【0004】このように表面実装に使用する電子部品
は,品質面の向上はもとより,小型、薄型、軽量、低コ
ストなどが要求されている。一般にコンデンサ,抵抗,
コイル,トランス、IC,ダイオ−ド,トランジスタな
どの回路部品は基板に搭載され易い形状に設計されてお
り,回路部品を高速表面実装する製造方法へと移行して
いる。この方法は基板の導電パターンの所定位置にクリ
−ムハンダを塗布し,そこへ回路部品を搭載して仮接着
し,リフロ−加熱処理などによりハンダ付けを行うもの
である。表面実装法においては,回路部品を減圧で吸引
し搭載するので必然的に形状は軽量で,かつ封止樹脂上
面がフラットであることが好ましく,外装は品質保持の
ため,電気絶縁性の優れたエポキシ樹脂などを用い,ト
ランスファ−モ−ルド法などで量産される。
【0005】図7により従来の小型、薄型、軽量の表面
実装タイプの半導体装置について説明すると,1は比較
的熱伝導性が良好で電気絶縁性にも優れるセラミクス基
板のような電気絶縁基板、2A及び2Bは電気絶縁基板
1の一方の主面に形成された内部電極、3はダイオー
ド、トランジスタ、IGBT、サイリスタなどの半導体
部品のベアチップである半導体素子であり、内部電極2
Aに一方の主電極側がろう付けされ、他方の主電極が金
属ワイヤ4により内部電極2Bにワイヤボンディングさ
れる。5A及び5Bは電気絶縁基板1の他方の主面に形
成された外部電極であり、外部電極5Aは後述するとお
り放熱を良好なものにするため、流れる電流容量をはる
かに超える大きな面積を有している。6は電気絶縁基板
1内に複数形成されて内部電極2Aと外部電極5A、内
部電極2Bと外部電極5Bをそれぞれ接続するバイアホ
ール、7はエポキシ樹脂のような封止樹脂である。
【0006】次に図8によりこのような構造の半導体装
置をオンボード電源のような電子機器の基板10に搭載
し接続してなる実施例を説明する。大面積の基板10は
アルミニウムのような導電性の良好な金属板10Aとそ
の上面に形成された電気絶縁膜10Bとからなり、その
一部分に半導体装置の外部電極5Aと5Bそれぞれに対
応する接続電極の接続電極11Aと11Bを備える。半
導体装置の外部電極5Aと5Bが基板10の接続電極1
1Aと11Bに位置するように搭載され、クリームハン
ダなどでろう付けされる。したがって、半導体素子3が
発する熱のほとんどは内部電極2A、電気絶縁基板1、
外部電極5A及び接続電極11Aを通して基板10に放
熱される。放熱の観点から考えれば、外部電極5A及び
接続電極1Aが当接する面域が大きい方が放熱が良好で
あるので、従来の場合には半導体素子3が位置する部分
に相当する面域よりはるかに大きな外部電極5Aを有し
ていた。
【0007】
【発明が解決しようとする課題】しかし、金属板10A
と接続電極11Aとの間には電気絶縁膜10Bを誘電体
とするキャパシタが形成され、このキャパシタの容量は
電気絶縁膜10Bを一定とすると、接続電極部分11A
の面積が大きければ大きいほど大きくなる。したがっ
て、従来の半導体装置では放熱をできる限り良好にする
ため、接続電極部分11Aを半導体素子3の面積よりも
かなり大きな面積としていたため、そのまま表面実装す
ると、金属板10Aと接続電極11Aを電極板とするキ
ャパシタの容量Cが大きくならざるを得なかった。その
ため、半導体装置を高周波で動作させると、1/2・C
2 fで表される損失が発生し、周波数fが高い程、ま
た電圧Vの2乗に比例してその損失が大きくなるため、
できるだけ小さな容量であることが望まれる。また、前
記損失を表す式からキャパシタンスを形成する部分を固
定電位に維持すれば、数百kHz以上の高周波で駆動し
たとしても、実質的にその部分の周波数fは非常に小さ
くなるので、損失も大幅に小さくできる。
【0008】本発明はこのような従来の半導体装置の問
題点を解決すると同時に、放熱を低下させない表面実装
型の半導体装置、電子回路装置及び電子機器を提供する
ことを主目的とする。
【0009】
【課題を解決するための手段】このような問題点を解決
するため,第1の発明では,電気絶縁基板の一方の主面
上に互いに離れて形成された複数の内部電極と、この内
部電極に主電極が接続された半導体素子と、この半導体
素子、内部電極及び電気絶縁基板の一方の主面を覆う封
止樹脂と、前記電気絶縁基板の他方の主面上に互いに離
れて形成された複数の外部電極と、対応する前記内部電
極と外部電極との間を接続するため前記電気絶縁基板の
両主面間に形成された電気接続体と、前記電気絶縁基板
の他方の主面上に形成された良導熱体とを備え、電気伝
導部分と熱伝導部分を分離したことを特徴とする半導体
装置を提供するものである。
【0010】このような問題点を解決するため,第2の
発明では,前記半導体素子が搭載された前記内部電極に
接続される前記外部電極が前記半導体素子の主面積より
も小さな面積を有することを特徴とする請求項1に記載
の半導体装置を提供するものである。
【0011】このような問題点を解決するため,第3の
発明では,前記良導熱体が前記外部電極間にこれらに接
触しないように形成されたことを特徴とする請求項1又
は請求項2に記載の半導体装置を提供するものである。
【0012】このような問題点を解決するため,第4の
発明では,電気接続体が形成された電気絶縁基板と、こ
の電気絶縁基板の一方の主面上に形成される所定の導電
パターンと、その導電パターンの所定位置にそれぞれ接
続された電力制御用半導体素子及び他の所定の回路素子
と、前記電気絶縁基板の他方の主面上に形成されて前記
バイアホールを通して前記導電パターンに接続される複
数の外部電極と、前記電気絶縁基板の他方の主面上に形
成される良導熱体と、前記電力制御用半導体素子及び回
路素子を前記導電パターンの別の位置に接続する金属ワ
イヤと、前記電力制御用半導体素子、回路素子、導電パ
ターン、金属ワイヤ及び電気絶縁基板の一方の主面を覆
う封止樹脂とを備え、電気伝導部分と熱伝導部分とを分
離したことを特徴とする電子回路装置を提供するもので
ある。
【0013】このような問題点を解決するため,第5の
発明では,前記良導熱体が前記外部電極の厚みとほぼ等
しい金属板又は金属膜であることを特徴とする請求項1
乃至請求項4のいずれかに記載の半導体装置又は電子回
路装置を提供するものである。
【0014】このような問題点を解決するため,第6の
発明では,前記良導熱体が前記半導体素子又は電力制御
用半導体素子に対応する部分を含む面域に形成されるこ
とを特徴とする請求項1乃至請求項5のいずれかに記載
の半導体装置又は電子回路装置を提供するものである。
【0015】このような問題点を解決するため,第7の
発明では,金属板の上に電気絶縁膜が形成されると共
に、その上に所定の回路パターンが形成されてなる大面
積の基板に複数の回路部品を搭載してなる電子機器にお
いて、前記半導体装置又は電子回路装置が前記大面積の
基板上に形成された接続電極に前記回路部品の一部分と
して搭載されて接続され、また前記半導体装置又は電子
回路装置の前記良導熱体が前記大面積の基板上に形成さ
れた良導熱部分に結合されたことを特徴とする電子機器
を提供するものである。
【0016】このような問題点を解決するため,第8の
発明では,前記良導熱体又は良導熱部分が接地端子に接
続されることを特徴とする請求項4乃至請求項7のいず
れかに記載の電子回路装置又は電子機器を提供するもの
である。
【0017】
【実施例】図1により本発明にかかる半導体装置の一実
施例について説明する。図1は面実装タイプのダイオー
ドの一例を示すもので,図7及び図8で示した記号と同
一の記号については相当する部材を示すものとする。セ
ラミクス基板のような比較的導熱性の良好な電気絶縁基
板1の一方の面に固着された内部電極2Aには半導体素
子3としてダイオードのベアチップが搭載され、そのア
ノードがハンダ付けされている。そのカソードは金属ワ
イヤ4により内部電極2Bに接続される。したがって、
一方の内部電極2Aが内部アノード端子、他方の内部電
極2Bが内部カソード端子となる。内部電極2Aは電気
絶縁基板1内に形成されたバイアホール6Aを通して、
電気絶縁基板1の他方の面に形成された一方の外部電極
5Aに接続される。同様に他方の内部電極2Bもバイア
ホール6Bを通して、電気絶縁基板1の他方の面に形成
された一方の外部電極5Bに接続される。電気絶縁基板
1の他方の面における外部電極5Aと外部電極5Bとの
間に良導熱体8が形成される。ここでバイアホール6
A、6Bは良く知られているように、基板の表面と裏面
それぞれに形成された電極間を接続する電気接続体とし
て働く通常のものである。
【0018】ここで製造工程を簡単にするため、良導熱
体8が外部電極5A、5Bと同様な金属材料からなる場
合には、良導熱体8は外部電極5A、5Bと接触しない
ように形成され、またバイアホールを介して内部電極2
Aなどいかなる電極にも接続されることはない。良導熱
体8が電気絶縁基板1の他方の面に形成される位置は、
半導体素子3の搭載位置を含む面域で、しかも許容され
得る限り大きいことが放熱上好ましい。一方、外部電極
5Aは、好ましくは半導体素子3の搭載位置から外れた
位置でバイアホール6Aを通して内部電極2Aに接続さ
れる。また、外部電極5Aは、電流容量を満足させると
いう点では金属ワイヤ4の断面積程度の大きさの面積を
持てば良く、良導熱体8の面積よりも小さな面積でハン
ダ付けに支障がない程度に小さくすることにより、良導
熱体8の面積を大きくすることが可能である。
【0019】図2をも用いてこの半導体装置を電子機器
の基板10に搭載する例を説明すると、アルミニウム板
のような金属板10Aとその上に形成された電気絶縁膜
10Bとからなる大面積の基板10の電気絶縁膜10B
上には、図示していない多数の各種IC,個別の回路部
品が搭載され、その他に、この半導体装置の外部電極5
A,5Bに対応する位置に接続電極11A,11Bが形
成されると共に、良導熱体8に対応する位置に良導熱部
分9が形成されている。ここで電気絶縁膜10B上の接
続電極11A,11Bは、後述するようにキャパシタン
スを小さくするために、外部電極5A,5Bの面積と同
程度以下であることが好ましいが、良導熱部分9は良導
熱体8の面積と同程度以上であることが好ましい。良導
熱体8と良導熱部分9が金属材料からなる場合には、外
部電極5Aと接続電極11A、外部電極5Bと接続電極
11B、及び良導熱体8と良導熱部分9は通常の方法で
ハンダ付けされる。
【0020】従来例でも説明したように、電気絶縁膜1
0Bを挟む金属板10Aと接続電極11A間にはキャパ
シタンスC1が形成され、同様に電気絶縁膜10Bを挟
む金属板10Aと接続電極11B間にもキャパシタンス
C2が形成される。一般にキャパシタの容量は電極間隔
を一定とすると、電極の面積に比例するから、キャパシ
タンスC1、C2は接続電極11A、11Bの面積に比
例する。したがって、例えば外部電極5Aと接続電極1
1Aが方形の形状として、それぞれ従来の電極の一辺の
寸法に比べてほぼ1/3に小さくなったとすると、それ
らの面積はほぼ1/9となり、容量もほぼ1/9と小さ
くなる。このことから電流容量及び確実なハンダ付けの
面から許される限り、接続電極11A、11Bの幅と長
さ、つまり面積をできる限り小さくする方が好ましい。
【0021】ここで、良導熱体8と良導熱部分9は製造
上手頃な金属材料を用いても、他の電極、回路パターン
には接続されていないので、良導熱体8と良導熱部分9
と金属板10A間のキャパシタンスと、良導熱体8と半
導体素子3間のキャパシタンスとが直列接続になり、し
たがって、半導体素子3と金属板10A間のキャパシタ
ンスは小さくなる。また、図示していないが、良導熱部
分9を金属材料で構成し、良導熱部分9を直流電源電圧
に比例する一定電圧、又は接地電圧に接続した場合に
は、良導熱部分9の電圧レベルはほぼ一定であるので、
前述のように1/2・CV2 fで表される損失は、半導
体装置の駆動周波数が数百kHzを超える高周波であっ
ても、十分に小さい値に抑制できる。通常、良導熱部分
9も金属板10も使用時には接地電位に保持されるの
で、それらの間のキャパシタンスは実質的にゼロであ
り、この場合には良導熱体8は導電性を有しても有さな
くとも良い。
【0022】次に樹脂封止について簡単に述べておく。
この封止樹脂7としてはエポキシ樹脂,フェノ−ル樹
脂,ポリエステル樹脂,などの電気絶縁性樹脂が適して
いる。加熱により徐々に硬化する組成の熱硬化性樹脂も
用いることができ、硬化剤、触媒としては酸無水物,フ
ェノ−ル樹脂,芳香族アミン,イミダゾ−ルなどが使用
できる。また顔料、充填剤、添加剤も特性保持のために
使用できる。充填剤は石英粉、アルミナなどが使用で
き、一般に60% 程度以上含有するものが良い。電気絶
縁基板1との密着性,離型性,流れ性,低温硬化性,脱
泡性,低チクソ性などの作業性を良くすること,低膨
脹,含有不純物イオンの低いこと、またエッチング液に
侵されないことなども要求される。熱可塑性樹脂として
はPPOや液晶ポリマ−が使用できるが,溶融させて注
入することが必要である。このような封止樹脂を用い
て、フラットな上面に格子状に切れ目の入った封止樹脂
の成型物は、特開平6ー61417号公報に記載された
方法などで作成できる。そのような方法で作成された封
止樹脂成型物を分割することによりこの半導体装置が得
られる。
【0023】次に図3により4個のダイオードを全波整
流構成に結合してなる半導体装置の一実施例について説
明を行う。電気絶縁基板1の一方の主面には、内部電極
2A,2a,2B,2bが形成され、内部電極2Aには
半導体素子としてのダイオードのベアチップ3A,3B
のアノード側がハンダ付けされ、内部電極2Bにはダイ
オードのベアチップ3a,3bのカソード側がハンダ付
けされる。ベアチップ3Aのカソードとベアチップ3a
のアノードが金属ワイヤ4Aによりワイヤボンディング
されると共に、金属ワイヤ4aにより内部電極2bにボ
ンディングされる。また同様に、ベアチップ3Bのカソ
ードとベアチップ3bのアノードが金属ワイヤ4Bによ
りワイヤボンディングされると共に、金属ワイヤ4bに
より内部電極2Bにボンディングされる。そして内部電
極2aは図3の右端側で、バイアホール6bにより外部
電極5bに接続される。外部電極5bはカソード端子と
なる。内部電極2bはバイアホール6aにより、交流入
力端子の役割を行う外部電極5aに接続される。また図
示していないが、内部電極2Aは図3の左側でバイアホ
ールによりアノード端子として作用する外部電極に接続
され、内部電極2Bはバイアホールにより、他方の交流
入力端子の役割を行う外部電極に接続される。ベアチッ
プである半導体素子3A,3B、3a,3bを含む面域
に対応する面域に良熱導体8が形成されており、従来の
構造に比べて放熱効果を低下させることなくキャパシタ
ンスを大幅に低減できる。
【0024】次に図4によりMOSFETのベアチップ
を樹脂封止してなる半導体装置の一実施例について説明
を行う。電気絶縁基板1の一方の主面には、内部電極2
A〜2Cが形成される。内部電極2Aには半導体素子と
してのMOSFETのベアチップ3Aのドレイン電極が
ハンダ付けされる。ベアチップ3Aのソース電極は複数
の金属ワイヤ4Aにより内部電極2Bにワイヤボンディ
ングされる。また、MOSFETのベアチップ3Aのゲ
ート電極は金属ワイヤ4Bにより内部電極2Cにボンデ
ィングされる。そして内部電極2Aは図4の右端側で、
バイアホール6Aにより外部電極5Aに接続される。外
部電極5Aはドレイン端子の役割を果たす。内部電極2
Cはバイアホール6Bにより、ゲート端子の役割を行う
外部電極5Bに接続される。また図示していないが、内
部電極2Bは図4の左側でバイアホールによりソース端
子として作用する外部電極に接続される。電気絶縁基板
1の他方の主面には、ベアチップ3Aを含む面域に対応
する面域に良熱導体8が形成されており、この実施例で
も従来の構造に比べて放熱効果を向上させながら、前述
のような大面積の搭載用の基板によるキャパシタンスを
大幅に低減できる。この実施例はバイポーラトランジス
タ、IGBT及びサイリスタなど他の制御型の半導体装
置にも全く同様に適用可能である。
【0025】次に図5(A)〜(C)により、4個のト
ランジスタT1〜T4のベアチップである半導体素子3
A〜3Dをブリッジ構成にすると共に、各トランジスタ
のベアチップに逆並列にダイオードD1〜D4のベアチ
ップである半導体素子3a〜3dを配置してなるトラン
ジスタインバータ構成の半導体装置の一実施例について
説明を行う。図5(C)に示されるトランジスタT1,
T2に相当する半導体素子3A,3Bのコレクタ側が共
通の内部電極2Aに固着される。トランジスタT3に相
当する半導体素子3Cのコレクタ側が内部電極2Bに固
着され、トランジスタT4に相当する半導体素子3Dの
コレクタ側が内部電極2Cに固着される。トランジスタ
T1,T2の近傍において、ダイオードD1、D2に相
当する半導体素子3a,3bのカソード側が共通の内部
電極2Aに固着される。同様に、ダイオードD3、D4
に相当する半導体素子3c,3dのカソード側がそれぞ
れ内部電極2B,2Cに固着される。
【0026】半導体素子3Aのエミッタは、複数の金属
ワイヤ4Aにより内部電極2Bにボンディングされ、そ
のベースは金属ワイヤ4aにより内部電極2aにボンデ
ィングされる。また、ダイオードD1に相当する半導体
素子3aのアノードは金属ワイヤ4A’により半導体素
子3Aのエミッタにボンディングされる。半導体素子3
Bのエミッタは、複数の金属ワイヤ4Bにより内部電極
2Cにボンディングされ、そのベースは金属ワイヤ4b
により内部電極2bにボンディングされる。また、ダイ
オードD2に相当する半導体素子3bのアノードは金属
ワイヤ4B’により半導体素子3Bのエミッタにボンデ
ィングされる。また、半導体素子3Cのエミッタは、複
数の金属ワイヤ4Cにより内部電極2B’にボンディン
グされ、そのベースは金属ワイヤ4cにより内部電極2
cにボンディングされる。また、ダイオードD3に相当
する半導体素子3cのアノードは金属ワイヤ4C’によ
り半導体素子3Cのエミッタにボンディングされる。同
様に、半導体素子3Dのエミッタは、複数の金属ワイヤ
4Dにより内部電極2C’にボンディングされ、そのベ
ースは金属ワイヤ4dにより内部電極2dにボンディン
グされる。また、ダイオードD4に相当する半導体素子
3dのアノードは金属ワイヤ4D’により半導体素子3
Dのエミッタにボンディングされる。
【0027】内部電極2bはバイアホール6bを通して
外部電極5bに結合され、内部電極2C’はバイアホー
ル6C’を通して外部電極5C’に結合される。図示し
ていないが、他の内部電極2A,2a,2B,2C,2
c,2B’,2dについても同様に、それぞれのバイア
ホールを通して対応する外部電極に結合される。ここで
図5(C)に示される正の直流端子t1は、図示されて
いないが、内部電極2Aの突出部分2A1にバイアホー
ルを通して結合される外部電極に相当し、同様に端子t
2は内部電極2aに結合される外部電極、端子t3は内
部電極2bに結合される外部電極5b、交流端子t4、
t5はそれぞれ内部電極2B,2Cの突出部分2B1,
2C1に結合される外部電極、端子t6は内部電極2c
に結合される外部電極,端子t7は内部電極2dに結合
される外部電極,及び負の直流端子t8はそれぞれ内部
電極2B’,2C’に結合される外部電極に相当する。
したがって、この実施例においても、内部電極2A〜2
Cの突出部分を除いたそれらの外郭線に対応する面域に
良導熱体8を備えることができ、それほど放熱を低下さ
せずにキャパシタンスを低減することができる。
【0028】次に図6によりハイブリッドICのような
電子回路装置の一実施例について説明する。電気絶縁基
板1はアルミニウムのような金属板1Aを電気絶縁被膜
1Bで覆ったものからなり、その一方の面には複数の内
部電極2Aと2B、電力制御用半導体素子3Aと比較的
発熱の大きい他の回路部品3Bがそれぞれ搭載される搭
載部分2X,2Y及びこれらの所定のものを接続する配
線(図示せず)とからなる導電パターンが形成されてい
る。内部電極2A,2Bは、例えば、それぞれ入力電極
と出力電極であり、また図示していないが、内部電極2
A,2Bと同様に、電気絶縁基板1の周りには制御信号
の印加される制御電極、検出信号が現出する検出電極な
ど他の内部電極が備えられる。そして内部電極2A,2
Bを含むこれら内部電極はそれぞれバイアホール6A,
6Bなどを通して外部電極5A,5Bなど対応する外部
電極に接続される。なお、回路部品の搭載部分2X,2
Yなど搭載部分は電気絶縁被膜1B上に形成された配
線、あるいは金属ワイヤ(図示せず)により内部電極又
は他の回路素子などに接続されている。
【0029】また、搭載された電力制御用半導体素子3
A,回路部品3Bなどのそれぞれのベアチップの他の電
極は通常、ワイヤボンディングにより回路構成上の他の
所定箇所に接続される。しかし、ベアチップの一面にす
べての電極が位置する構造の回路素子を用いれば、ワイ
ヤボンディング用の金属ワイヤを省略できる。そして良
導熱体8は、電力制御用半導体素子3A,比較的発熱の
大きい他の回路部品3Bの搭載部分2X,2Yを含む面
域に対応する面域に形成される。そしてこの電子回路装
置は図2で述べたようにして、ICのような他の回路部
品と共に電子機器の大面積の基板10に搭載される。そ
の大面積の基板10には前にも述べた通り、良導熱体8
に対応する面域にその面積とほぼ同一、あるいはこれよ
りも大きい面積を持つ良導熱部分9、及び電子回路装置
の外部電極5A,5Bに対応する位置にその面積とほぼ
等しい面積の接続電極11A、11Bが回路パターンの
一部分として形成されている。図示していないが、この
他にも電子回路装置の他の外部電極に対応する接続電極
が形成されている。
【0030】なお、以上の実施例では半導体素子が単
体、あるいは同様な半導体素子を複数用いた複合的な半
導体装置について述べたが、トランジスタやサイリスタ
のような制御型の半導体素子とダイオード、又は抵抗、
セラミックコンデンサなどを組み合わせた半導体装置も
同様にして製作できる。例えば、ダーリントン接続タイ
プのトランジスタの場合、主トラジスタと増幅用トラン
ジスタのコレクタ電極が第1の内部電極に搭載されてろ
う付けされ、主トラジスタのエミッタ電極を第2の内部
電極にワイヤボンディングし、増幅用トランジスタのベ
ース電極が第3の内部電極にワイヤボンディングされ、
そして主トラジスタのベース電極と増幅用トランジスタ
のエミッタ電極がワイヤボンデングされるか、又はこれ
らが第4の内部電極にそれぞれワイヤボンデングされれ
ば、ダーリントン接続タイプの面実装型トランジスタを
得ることができる。また、制御型の半導体素子とこの両
端に接続されたスナバ回路、制御型の半導体素子とこの
制御端子と一方の主電極間に接続された駆動回路又はそ
の一部分の回路素子など、種々のバリエーションも前述
と同様にして得られる。また、以上のいずれの実施例で
も説明を省略したが、樹脂封止前に半導体素子をインナ
ーコートが行われるのは当然である。また、以上の実施
例ではバイアホールによって内部電極と外部電極を接続
したが、一般的に知られている方法で内部電極又は外部
電極を電気絶縁基板の側面まで延ばした形で形成された
金属膜により、内部電極と外部電極とを接続しても勿論
良い。
【00031】
【発明の効果】以上述べたように,この発明によれば、
外部電極を従来に比べて小さくし、半導体素子などの発
熱部分に相当する面域に対応する電気絶縁基板の外側部
分に良導熱体を形成しているので、放熱特性を悪化させ
ずに、基板に取り付けたときのキャパシタンスを低減す
ることが可能な半導体装置、電子回路装置及び電子機器
を提供することができ、また、良導熱体を金属材料で形
成し、固定電位に接続することにより、更に一層キャパ
シタンスによる損失を低減することができる。また、こ
れら半導体装置、電子回路装置及び電子機器は安定電位
側に接続できない高周波で用いる回路にも適している。
【図面の簡単な説明】
【図1】この発明の一実施例を示す図である。
【図2】この発明の一実施例を説明するための図であ
る。
【図3】この発明の一実施例を示す図である。
【図4】この発明の一実施例を説明するための図であ
る。
【図5】この発明の一実施例を示す図である。
【図6】この発明の一実施例を示す図である。
【図7】従来例を示す図である。
【図8】従来例を説明するための図である。
【符号の説明】
1・・・電気絶縁基板 2・・・内部電極 3・・・半導体素子 4・・・金属ワイ
ヤ 5・・・外部電極 6・・・バイアホ
ール 7・・・封止樹脂 8・・・良導熱体 9・・・良導熱部分 10・・・大面積の
基板 10A・・金属板 10B・・電気絶
縁膜 11・・・接続電極 C1,C2・・・
キャパシタンス

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】 電気絶縁基板の一方の主面上に互いに離
    れて形成された複数の内部電極と、 該内部電極に主電極が接続された半導体素子と、 該半導体素子、内部電極及び電気絶縁基板の一方の主面
    を覆う封止樹脂と、 前記電気絶縁基板の他方の主面上に互いに離れて形成さ
    れた複数の外部電極と、 対応する前記内部電極と外部電極との間を接続するため
    前記電気絶縁基板の両主面間に形成された電気接続体
    と、 前記電気絶縁基板の他方の主面上に形成された良導熱体
    と、を備え、電気伝導部分と熱伝導部分を分離したこと
    を特徴とする半導体装置。
  2. 【請求項2】 前記半導体素子が搭載された前記内部電
    極に接続される前記外部電極が前記良導熱体の面積より
    も小さな面積を有することを特徴とする請求項1に記載
    の半導体装置。
  3. 【請求項3】 前記良導熱体が前記外部電極間にこれら
    に接触しないように形成されたことを特徴とする請求項
    1又は請求項2に記載の半導体装置。
  4. 【請求項4】 電気接続体が形成された電気絶縁基板
    と、 該電気絶縁基板の一方の主面上に形成される所定の導電
    パターンと、 該導電パターンの所定位置にそれぞれ接続された電力制
    御用半導体素子及び他の所定の回路素子と、 前記電気絶縁基板の他方の主面上に形成されて前記電気
    接続体を通して前記導電パターンに接続される複数の外
    部電極と、 前記電気絶縁基板の他方の主面上に形成される良導熱体
    と、 前記電力制御用半導体素子及び回路素子を前記導電パタ
    ーンの別の位置に接続する金属ワイヤと、 前記電力制御用半導体素子、回路素子、導電パターン、
    金属ワイヤ及び電気絶縁基板の一方の主面を覆う封止樹
    脂と、を備え、電気伝導部分と熱伝導部分とを分離した
    ことを特徴とする電子回路装置。
  5. 【請求項5】 前記良導熱体が前記外部電極の厚みとほ
    ぼ等しい金属板又は金属膜であることを特徴とする請求
    項1乃至請求項4のいずれかに記載の半導体装置又は電
    子回路装置。
  6. 【請求項6】 前記良導熱体が前記半導体素子又は電力
    制御用半導体素子に対応する部分を含む面域に形成され
    ることを特徴とする請求項1乃至請求項5のいずれかに
    記載の半導体装置又は電子回路装置。
  7. 【請求項7】 金属板の上に電気絶縁膜が形成されると
    共に、その上に所定の接続電極が形成されてなる大面積
    の基板に複数の回路部品を搭載してなる電子機器におい
    て、 前記半導体装置又は電子回路装置が前記大面積の基板上
    に形成された接続電極に前記回路部品の一部分として搭
    載されて接続され、また前記半導体装置又は電子回路装
    置の前記良導熱体が前記大面積の基板上に形成された良
    導熱部分に結合されたことを特徴とする電子機器。
  8. 【請求項8】 前記良導熱体又は良導熱部分が接地端子
    に接続されることを特徴とする請求項4乃至請求項7の
    いずれかに記載の電子回路装置又は電子機器。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6919624B2 (en) * 2002-08-28 2005-07-19 Sanyo Electric Co., Ltd. Semiconductor device with exposed electrodes
JP2008263184A (ja) * 2007-03-20 2008-10-30 Kyocera Corp 構造体及び電子装置
KR100955076B1 (ko) * 2008-07-07 2010-04-28 한국기계연구원 박막 el발광소자 및 그 제조방법
KR20110080474A (ko) * 2010-01-06 2011-07-13 서울반도체 주식회사 방열기판을 갖는 led 패키지
US9035453B2 (en) 2005-02-28 2015-05-19 Octec, Inc. Semiconductor device
US9257624B2 (en) 2009-07-03 2016-02-09 Seoul Semiconductor Co., Ltd. Light emitting diode package

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6919624B2 (en) * 2002-08-28 2005-07-19 Sanyo Electric Co., Ltd. Semiconductor device with exposed electrodes
CN100353532C (zh) * 2002-08-28 2007-12-05 三洋电机株式会社 半导体装置
US9035453B2 (en) 2005-02-28 2015-05-19 Octec, Inc. Semiconductor device
JP2008263184A (ja) * 2007-03-20 2008-10-30 Kyocera Corp 構造体及び電子装置
KR100955076B1 (ko) * 2008-07-07 2010-04-28 한국기계연구원 박막 el발광소자 및 그 제조방법
US9257624B2 (en) 2009-07-03 2016-02-09 Seoul Semiconductor Co., Ltd. Light emitting diode package
US9472743B2 (en) 2009-07-03 2016-10-18 Seoul Semiconductor Co., Ltd. Light emitting diode package
US9786827B2 (en) 2009-07-03 2017-10-10 Seoul Semiconductor Co., Ltd. Light emitting diode package
KR20110080474A (ko) * 2010-01-06 2011-07-13 서울반도체 주식회사 방열기판을 갖는 led 패키지

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