JPH0964279A

JPH0964279A - 半導体集積回路装置

Info

Publication number: JPH0964279A
Application number: JP21847695A
Authority: JP
Inventors: Kenji Shiozawa; 健治塩沢; Nobuaki Kitamura; 暢章北村
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Priority date: 1995-08-28
Filing date: 1995-08-28
Publication date: 1997-03-07

Abstract

(57)【要約】【目的】ＭＩＳＦＥＴＱｎ１と抵抗素子Ｒとを有する
半導体集積回路装置の動作速度の高速化を図ると共に、
集積度の向上を図ることが可能な技術を提供することに
ある。【構成】ＭＩＳＦＥＴＱｎ１と抵抗素子Ｒとを有する
半導体集積回路装置において、前記ＭＩＳＦＥＴＱｎ１
のソース領域及びドレイン領域を半導体基体１の主面に
形成された第１半導体領域７及びその主面に形成された
シリサイド層１２で構成し、前記抵抗素子Ｒを前記半導
体基体１の主面に形成された第２半導体領域８で構成す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、ＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓmico
nductor Ｆield Ｅffect Ｔransistor）と抵抗素子とを
有する半導体集積回路装置に適用して有効な技術に関す
るものである。

【０００２】

【従来の技術】半導体集積回路装置に塔載されるＭＩＳ
ＦＥＴは、集積度を高める目的として微細化の傾向にあ
る。このＭＩＳＦＥＴの微細化は、ゲート長の縮小によ
るゲート抵抗の増加やソース領域及びドレイン領域の浅
接合化(シャロー化)によるコンタクト抵抗の増加を招
き、動作速度の高速化の妨げになる。そこで、動作速度
の高速化を図る目的として、ＭＩＳＦＥＴのゲート電
極、ソース領域、ドレイン領域の夫々の主面にシリサイ
ド層を形成するサリサイド（Ｓalicide：Ｓelf Ａligne
d Ｓilicide)技術が使用される。サリサイド技術は、Ｍ
ＩＳＦＥＴのゲート電極のゲート長方向の側壁にサイド
ウォールスペーサを形成した後、このサイドウォールス
ペーサに対して自己整合でシリサイド層を形成する技術
である。サリサイド技術については、例えば、１９８７
年、アイ・イー・ディー・エム、テクニカルダイジェス
ト、第８４１頁乃至第８４３頁（１９８７、ＩＥＤＭ、
ＴＥＣＨＮＩＣＡＬＤＩＧＥＳＴ、pp・８４１〜８４
７）に記載されている。

【０００３】

【発明が解決しようとする課題】本発明者は、前述のサ
リサイド技術を使用した半導体集積回路装置について検
討した結果、以下の問題点を見出した。

【０００４】半導体集積回路装置は、ＭＩＳＦＥＴの他
に回路素子として抵抗素子を塔載する。抵抗素子は例え
ば半導体基体の主面に不純物を導入して形成された半導
体領域(不純物導入領域)で構成される。この半導体領域
からなる抵抗素子は、不純物の導入量を制御することに
より、高い精度で抵抗値を自由に設定することができ
る。

【０００５】しかしながら、半導体集積回路装置の動作
速度の高速化を図るため、ＭＩＳＦＥＴのゲート電極、
ソース領域、ドレイン領域の夫々の主面にサリサイド技
術でシリサイド層を形成する場合、抵抗素子である半導
体領域の主面にもシリサイド層が形成される。半導体領
域のシート抵抗は数百Ω／□であり、シリサイド層のシ
ート抵抗は数Ω／□である。つまり、抵抗素子の高抵抗
化を図ることができないので、所望の抵抗値を得ようと
すると、抵抗素子の占有面積が増加し、半導体集積回路
装置の集積度が低下する。

【０００６】本発明の目的は、ＭＩＳＦＥＴと抵抗素子
とを有する半導体集積回路装置の動作速度の高速化を図
ると共に、集積度の向上を図ることが可能な技術を提供
することにある。

【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。

【０００９】ＭＩＳＦＥＴと抵抗素子とを有する半導体
集積回路装置において、前記ＭＩＳＦＥＴのソース領域
及びドレイン領域を半導体基体の主面に形成された第１
半導体領域及びその主面に形成されたシリサイド層で構
成し、前記抵抗素子を前記半導体基体の主面に形成され
た第２半導体領域で構成する。

【００１０】

【作用】上述した手段によれば、ＭＩＳＦＥＴのソース
領域及びドレイン領域のコンタクト抵抗を低減すること
ができるので、ＭＩＳＦＥＴの動作速度の高速化を図る
ことができる。また、抵抗素子の高抵抗化を図ることが
できるので、抵抗素子の占有面積を縮小することができ
る。この結果、ＭＩＳＦＥＴと抵抗素子とを有する半導
体集積回路装置の動作速度の高速化を図ることができる
と共に、集積度の向上を図ることができる。

【００１１】

【実施例】以下、本発明の構成について、ＭＩＳＦＥＴ
と抵抗素子とを有する半導体集積回路装置に本発明を適
用した一実施例とともに説明する。なお、実施例を説明
するための全図において、同一機能を有するものは同一
符号を付け、その繰り返しの説明は省略する。

【００１２】（実施例１）本発明の実施例１である
半導体集積回路装置の概略構成を図１(要部断面図)に示
す。

【００１３】図１に示すように、半導体集積回路装置
は、例えば単結晶珪素からなるｐ型半導体基体１を主体
に構成される。ｐ型半導体基体１の活性領域の主面には
ｐ型ウエル領域２、ｎ型ウエル領域３の夫々が形成さ
れ、ｐ型半導体基体１の非活性領域の主面上にはフィー
ルド絶縁膜４が形成される。フィールド絶縁膜４は例え
ば周知の選択酸化法で形成した熱酸化珪素膜で形成され
る。

【００１４】前記ｐ型ウエル領域２の主面には、ｎチャ
ネル導電型のＭＩＳＦＥＴＱｎ１が形成される。ＭＩＳ
ＦＥＴＱｎ１は、主に、ｐ型ウエル領域(チャネル形成
領域)２、ゲート絶縁膜５、ゲート電極Ｇ、ソース領域
及びドレイン領域である一対のｎ型半導体領域７で構成
される。

【００１５】前記ゲート絶縁膜５は、ｐ型ウエル領域２
の主面上に形成され、例えば熱酸化珪素膜で形成され
る。ゲート電極Ｇはゲート絶縁膜５の主面上に形成され
る。ソース領域及びドレイン領域である一対のｎ型半導
体領域７の夫々は、ｐ型ウエル領域２の主面に形成さ
れ、フィールド絶縁膜４及びゲート電極Ｇに対して自己
整合で形成される。

【００１６】前記ゲート電極Ｇは、ゲート絶縁膜５の主
面上に形成された多結晶珪素膜６及びその主面上に形成
されたシリサイド層１２で構成される。多結晶珪素膜６
には、抵抗値を低減する不純物がその堆積中又は堆積後
に導入される。この多結晶珪素膜６は数百Ω／□のシー
ト抵抗を有する。シリサイド層１２は、ゲート電極Ｇの
ゲート長方向の側壁に形成されたサイドウォールスペー
サ９に対して自己整合で形成される。このシリサイド層
１２は数Ω／□のシート抵抗を有する。

【００１７】前記サイドウォールスペーサ９は、ゲート
電極Ｇの主面上を含むｐ型半導体基体１の主面上に例え
ば酸化珪素膜からなる絶縁膜を形成した後、この絶縁膜
に異方性エッチングを施すことにより形成される。

【００１８】前記ＭＩＳＦＥＴＱｎ１のソース領域及び
ドレイン領域である一対のｎ型半導体領域７の夫々の主
面にはシリサイド層１２が形成される。つまり、ＭＩＳ
ＦＥＴＱ１のソース領域及びドレイン領域は、ｐ型ウエ
ル領域２の主面即ちｐ型半導体基体１の主面に形成され
たｎ型半導体領域７及びその主面に形成されたシリサイ
ド層１２で構成される。ｎ型半導体領域７は数百Ω／□
のシート抵抗を有する。シリサイド層１２はサイドウォ
ールスペーサ９及びフィールド絶縁膜４に対して自己整
合で形成される。

【００１９】前記ＭＩＳＦＥＴＱｎ１において、一方の
ｎ型半導体領域７の主面に形成されたシリサイド層１２
には、層間絶縁膜１３に形成された接続孔１４Ａを通し
て配線１５Ａが電気的に接続される。また、他方のｎ型
半導体領域７の主面に形成されたシリサイド層１２に
は、層間絶縁膜１３に形成された接続孔１４Ｂを通して
配線１５Ｂが電気的に接続される。層間絶縁膜１３は例
えば酸化珪素膜で形成される。配線１５Ａ、配線１５Ｂ
の夫々は例えばアルミニウム膜又はアルミニウム合金膜
で形成される。

【００２０】このように、ＭＩＳＦＥＴＱｎ１のゲート
電極Ｇをゲート絶縁膜５の主面上に形成された多結晶珪
素膜６及びその主面上に形成されたシリサイド層１２で
構成することにより、ゲート電極Ｇのゲート抵抗を低減
することができるので、ＭＩＳＦＥＴＱｎ１の動作速度
の高速化を図ることができる。

【００２１】また、ＭＩＳＦＥＴＱｎ１のソース領域及
びドレイン領域をｐ型半導体基体１の主面に形成された
ｎ型半導体領域７及びその主面上に形成されたシリサイ
ド層１２で構成することにより、ＭＩＳＦＥＴＱ１のソ
ース領域及びドレイン領域のコンタクト抵抗を低減する
ことができるので、ＭＩＳＦＥＴＱｎ１の動作速度の高
速化を図ることができる。

【００２２】前記ｎ型ウエル領域３の主面には抵抗素子
Ｒが形成される。抵抗素子Ｒは、ｎ型ウエル領域３の主
面に形成されたｐ型半導体領域８で構成される。つま
り、抵抗素子Ｒは、前述のＭＩＳＦＥＴＱｎのソース領
域及びドレイン領域とは異なり、ｎ型ウエル領域３の主
面即ちｐ型半導体基体１の主面に形成されたｐ型半導体
領域８だけで構成される。ｐ型半導体領域８はフィール
ド絶縁膜４に対して自己整合で形成される。このｐ型半
導体領域８は数百Ω／□のシート抵抗を有する。

【００２３】前記抵抗素子Ｒであるｐ型半導体領域８の
一端側には層間絶縁膜１３に形成された接続孔１４Ｃを
通して配線１５Ｃが電気的に接続される。また、抵抗素
子Ｒであるｐ型半導体領域８の他端側には層間絶縁膜１
３に形成された接続孔１４Ｄを通して配線１５Ｄが電気
的に接続される。抵抗素子Ｒは、接続孔１４Ｃと接続孔
１４Ｄとの間の距離で実効的な抵抗長が規定される。配
線１５Ｃ、配線１５Ｄの夫々は、前述の配線１５Ａ、配
線１５Ｂの夫々と同一工程で形成される。

【００２４】このように、抵抗素子Ｒをｐ型半導体基体
１の主面に形成されたｐ型半導体領域８で構成すること
により、抵抗素子Ｒの高抵抗化を図ることができるの
で、抵抗素子Ｒの占有面積を縮小することができる。

【００２５】次に、前記半導体集積回路装置の製造方法
について、図２乃至図５（製造方法を説明するための要
部断面図）を用いて説明する。

【００２６】まず、単結晶珪素からなるｐ型半導体基体
１を用意する。

【００２７】次に、前記ｐ型半導体基体１の活性領域の
主面にｐ型ウエル領域２、ｎ型ウエル領域３の夫々を形
成し、その後、ｐ型半導体基体１の非活性領域の主面上
にフィールド絶縁膜４を形成する。

【００２８】次に、前記ｐ型半導体基体１の活性領域の
主面上にゲート絶縁膜５を形成し、その後、ゲート絶縁
膜５の主面上にゲート電極Ｇである多結晶珪素膜６を形
成する。

【００２９】次に、前記ｐ型ウエル領域２の主面に例え
ばイオン打込み法でｎ型不純物を選択的に導入し、ｐ型
ウエル領域２の主面にＭＩＳＦＥＴＱｎ１のソース領域
及びドレイン領域である一対のｎ型半導体領域７を形成
する。一対のｎ型半導体領域７の夫々は、ゲート電極Ｇ
である多結晶珪素膜６及びフィールド絶縁膜４に対して
自己整合で形成される。

【００３０】次に、前記ｎ型ウエル領域３の主面に例え
ばイオン打込み法でｐ型不純物を選択的に導入し、ｎ型
ウエル領域３の主面に抵抗素子Ｒであるｐ型半導体領域
８を形成する。この抵抗素子Ｒであるｐ型半導体領域８
はフィールド絶縁膜４に対して自己整合で形成される。
なお、ｐ型半導体領域８の形成は、ｐ型ウエル領域２の
主面にＭＩＳＦＥＴＱｎ１のソース領域及びドレイン領
域である一対のｎ型半導体領域７を形成する前に行って
もよい。

【００３１】次に、図２に示すように、前記ゲート電極
Ｇである多結晶珪素膜６のゲート長方向の側壁にサイド
ウォールスペーサ９を形成する。サイドウォールスペー
サ９は、ゲート電極Ｇである多結晶珪素膜６の主面上を
含むｐ型半導体基体１の主面上の全面に例えば酸化珪素
膜からなる絶縁膜を形成した後、この絶縁膜に異方性エ
ッチングを施すことにより形成される。

【００３２】次に、図３に示すように、前記ゲート電極
Ｇである多結晶珪素膜６の主面上、前記ソース領域及び
ドレイン領域である一対のｎ型半導体領域７の夫々の主
面上、前記抵抗素子Ｒであるｐ型半導体領域８の主面上
を含むｐ型半導体基体１の主面上の全面にＴｉ膜、Ｗ
膜、Ｍｏ膜等からなる高融点金属膜１０を形成する。本
実施例において、高融点金属膜１０は、例えばスパッタ
法で堆積したＴｉ膜で形成される。

【００３３】次に、前記ｐ型ウエル領域２上の高融点金
属膜１０の主面上を覆うマスク１１を形成する。マスク
１１は例えばフォトレジスト膜で形成される。

【００３４】次に、前記高融点金属膜１０にパターンニ
ングを施し、図４に示すように、抵抗素子Ｒであるｐ型
半導体領域８の主面上の高融点金属膜１０を除去する。

【００３５】次に、前記エッチングマスク１１を除去す
る。

【００３６】次に、約５００〜６００［℃］程度の低温
熱処理を施し、ソース領域及びドレイン領域である一対
のｎ型半導体領域７、ゲート電極Ｇである多結晶珪素膜
６の夫々のＳｉと高融点金属膜１０のＴｉとを反応さ
せ、図５に示すように、一対のｎ型半導体領域７、多結
晶珪素膜６の夫々の主面にシリサイド層(ＴｉＳix層)１
２を形成する。この工程において、抵抗素子Ｒであるｐ
型半導体領域８の主面上には高融点金属膜１０が形成さ
れていないので、ｐ型半導体領域８の主面にはシリサイ
ド層１２は形成されない。

【００３７】次に、Ｓｉと反応していない未反応の高融
点金属膜１０を例えばウエットエッチング法で選択的に
除去する。

【００３８】次に、約９００〜１０００［℃］程度の高
温熱処理を施し、シリサイド層１２の反応を促進させ、
シリサイド層１２の低抵抗化を図る。

【００３９】次に、前記ｐ型半導体基体１の主面上の全
面に層間絶縁膜１３を形成する。この後、前記層間絶縁
膜１３に接続孔１４Ａ、１４Ｂ、１４Ｃ、１４Ｄの夫々
を形成する。

【００４０】次に、前記層間絶縁膜１３の主面上の全面
に例えばアルミニウム膜又はアルミニウム合金膜からな
る配線材をスパッタ法で形成し、その後、配線材にパタ
ーンニングを施して、配線１５Ａ、１５Ｂ、１５Ｃ、１
５Ｄの夫々を形成することにより、図１に示す本実施例
の半導体集積回路装置が完成する。

【００４１】このように、ＭＩＳＦＥＴＱｎ１と抵抗素
子Ｒとを有する半導体集積回路装置において、前記ＭＩ
ＳＦＥＴＱｎ１のソース領域及びドレイン領域をｐ型半
導体基体１の主面に形成されたｎ型半導体領域７及びそ
の主面に形成されたシリサイド層１２で構成し、前記抵
抗素子Ｒを前記ｐ型半導体基体１の主面に形成されたｐ
型半導体領域８で構成することにより、ＭＩＳＦＥＴＱ
ｎ１のソース領域及びドレイン領域のコンタクト抵抗を
低減することができるので、ＭＩＳＦＥＴＱｎ１の動作
速度の高速化を図ることができる。また、抵抗素子Ｒの
高抵抗化を図ることができるので、抵抗素子Ｒの占有面
積を縮小することができる。この結果、ＭＩＳＦＥＴＱ
ｎ１と抵抗素子Ｒとを有する半導体集積回路装置の動作
速度の高速化を図ることができると共に、集積度を高め
ることができる。

【００４２】なお、本発明は、ｐチャネル導電型のＭＩ
ＳＦＥＴと抵抗素子とを有する半導体集積回路装置にも
適用できる。

【００４３】（実施例２）本発明の実施例２である
半導体集積回路装置の概略構成を図６（平面レイアウト
図）に示す。

【００４４】図６に示すように、半導体集積回路装置
は、例えば平面が方形状に形成された半導体チップ２０
を主体にして構成される。この半導体チップ２０の主面
には、方形状の各辺に沿った最外周部分に複数の外部端
子(ボンディングパッド)２１が配置される。

【００４５】前記外部端子２１の内側には、この外部端
子２１の配列に沿って複数の入出力バッファ回路２２が
配置される。入出力バッファ回路２２は、１つ(又は複
数)の外部端子２１に対応する位置に配置される。

【００４６】前記入出力バッファ回路２２で周囲を囲ま
れた領域内には、論理回路を形成する論理回路部(基本
セルアレイ)２３が構成される。この論理回路部２３に
は、複数の基本セル(論理回路を構成する最小の単位)２
３ＡがＸ方向、Ｙ方向の夫々の方向に規則的に配置され
る。

【００４７】前記入出力バッファ回路２２は、図７(等
価回路図)に示すように、出力バッファ回路２２Ａ及び
入力バッファ回路２２Ｂで構成される。出力バッファ回
路２２Ａは、ｎチャネル導電型のＭＩＳＦＥＴＱｎ１及
びｐチャネル導電型のＭＩＳＦＥＴＱｐ１で構成され
る。入力バッファ回路２２Ｂは、ｎチャネル導電型のＭ
ＩＳＦＥＴＱｎ１及びｐチャネル導電型のＭＩＳＦＥＴ
Ｑｐ１で構成される。

【００４８】前記出力バッファ回路２２Ａにおいて、ｎ
チャネル導電型のＭＩＳＦＥＴＱｎ１は、図８(要部断
面図)に示すように、ｐ型半導体基体１の主面に形成さ
れたｐ型ウエル領域２の主面に構成される。また、ｐチ
ャネル導電型のＭＩＳＦＥＴＱｐ１は、同図に示すよう
に、ｐ型半導体基体１の主面に形成されたｎ型ウエル領
域３の主面に構成される。ＭＩＳＦＥＴＱｎ１は、主
に、ｐ型ウエル領域（チャネル形成領域）２、ゲート絶
縁膜５、ゲート電極Ｇ、ソース領域及びドレイン領域で
ある一対のｎ型半導体領域７で構成される。ＭＩＳＦＥ
ＴＱｐ１は、主に、ｎ型ウエル領域(チャネル形成領域)
３、ゲート絶縁膜５、ゲート電極Ｇ、ソース領域及びド
レイン領域である一対のｐ型半導体領域８で構成され
る。

【００４９】前記ＭＩＳＦＥＴＱｎ１において、ゲート
電極Ｇは、ゲート絶縁膜５の主面上に形成された多結晶
珪素膜６及びその主面に形成されたシリサイド層１２で
構成される。多結晶珪素膜６には、抵抗値を低減する不
純物がその堆積中又は堆積後に導入される。この多結晶
珪素膜６は数百Ω／□のシート抵抗を有する。シリサイ
ド層１２は、ゲート電極Ｇのゲート長方向の側壁に形成
されたサイドウォールスペーサ９に対して自己整合で形
成される。このシリサイド層１２は数Ω／□のシート抵
抗を有する。

【００５０】前記ＭＩＳＦＥＴＱｎ１において、ソース
領域及びドレイン領域である一対のｎ型半導体領域７の
夫々の主面にはシリサイド層１２が形成される。つま
り、ＭＩＳＦＥＴＱｎ１のソース領域及びドレイン領域
は、ｐ型ウエル領域２の主面即ち半導体基体１の主面に
形成されたｎ型半導体領域７及びその主面に形成された
シリサイド層１２で構成される。ｎ型半導体領域７は数
百Ω／□のシート抵抗を有する。シリサイド層１２は、
サイドウォールスペーサ９及びフィールド絶縁膜４に対
して自己整合で形成される。

【００５１】前記ＭＩＳＦＥＴＱｎ１において、一方の
ｎ型半導体領域７の主面に形成されたシリサイド層１２
には、層間絶縁膜１３に形成された接続孔１４Ａを通し
て配線１５Ａが電気的に接続される。また、他方のｎ型
半導体領域７の主面に形成されたシリサイド層１２に
は、層間絶縁膜１３に形成された接続孔１４Ｂを通して
配線１５Ｂが電気的に接続される。

【００５２】前記ＭＩＳＦＥＴＱｐ１において、ゲート
電極Ｇは、ゲート絶縁膜５の主面上に形成された多結晶
珪素膜６及びその主面に形成されたシリサイド層１２で
構成される。多結晶珪素膜６には、抵抗値を低減する不
純物がその堆積中又は堆積後に導入される。この多結晶
珪素膜６は数百Ω／□のシート抵抗を有する。シリサイ
ド層１２は、ゲート電極Ｇのゲート長方向の側壁に形成
されたサイドウォールスペーサ９に対して自己整合で形
成される。このシリサイド層１２は数Ω／□のシート抵
抗を有する。

【００５３】前記ＭＩＳＦＥＴＱｐ１において、ソース
領域及びドレイン領域である一対のｐ型半導体領域８Ａ
の夫々の主面にはシリサイド層１２が形成される。つま
り、ＭＩＳＦＥＴＱｐ１のソース領域及びドレイン領域
は、ｎ型ウエル領域３の主面即ち半導体基体１の主面に
形成されたｐ型半導体領域８及びその主面に形成された
シリサイド層１２で構成される。ｐ型半導体領域８は数
百Ω／□のシート抵抗を有する。シリサイド層１２は、
サイドウォールスペーサ９及びフィールド絶縁膜４に対
して自己整合で形成される。

【００５４】前記ＭＩＳＦＥＴＱｐ１において、一方の
ｐ型半導体領域８の主面に形成されたシリサイド層１２
には、層間絶縁膜１３に形成された接続孔１４Ｅを通し
て配線１５Ｅが電気的に接続される。また、他方のｐ型
半導体領域８の主面に形成されたシリサイド層１２に
は、層間絶縁膜１３に形成された接続孔１４Ｆを通して
配線１５Ｆが電気的に接続される。

【００５５】前記入力バッファ回路２２Ｂにおいて、ｎ
チャネル導電型のＭＩＳＦＥＴＱｎ１は、図示していな
いが、出力バッファ回路２２ＡのＭＩＳＦＥＴＱｎ１と
同様に構成される。また、ｐチャネル導電型のＭＩＳＦ
ＥＴＱｐ１は、図示していないが、出力バッファ回路２
２ＡのＭＩＳＦＥＴＱｐ１と同様に構成される。

【００５６】前記論理回路部２３の基本セル２３Ａは、
これに限定されないが、ｎチャネル導電型のＭＩＳＦＥ
Ｔ(図示せず)及びｐチャネル導電型のＭＩＳＦＥＴ（図
示せず）で構成される。ｎチャネル導電型のＭＩＳＦＥ
Ｔは、出力バッファ回路２２ＡのＭＩＳＦＥＴＱｎ１と
同様に構成される。また、ｐチャネル導電型のＭＩＳＦ
ＥＴは、出力バッファ回路２２ＡのＭＩＳＦＥＴＱｐ１
と同様に構成される。

【００５７】このように構成される半導体集積回路装置
には、人為的取り扱いや組立プロセス中に人体、パッケ
ージ、若しくはデバイスに帯電された過大な静電気が外
部端子(ボンディングパッド)を通して入力バッファ回路
にサージ電流として流れ込む所謂静電気破壊を防止する
目的として、静電気破壊防止回路が塔載される。静電気
破壊は、図７に示すように、外部端子２１に入力バッフ
ァ回路２２ＢのＭＩＳＦＥＴＱｎ１、ＭＩＳＦＥＴＱｐ
１の夫々のゲート電極Ｇが電気的に接続される場合、こ
のＭＩＳＦＥＴＱｎ１、ＭＩＳＦＥＴＱｐ１の夫々のゲ
ート絶縁膜５が破壊される現象である。

【００５８】前記静電気破壊防止回路は、これに限定さ
れないが、図７に示すように、サージ電流をなまらせる
抵抗素子(保護抵抗素子)Ｒ及びサージ電流をクランプす
る出力バッファ回路２２Ａで構成される。

【００５９】前記抵抗素子Ｒは、外部端子２１と入出力
バッファ回路２２との間の結線経路に挿入される。抵抗
素子Ｒの一端側は外部端子２１に電気的に接続される。
抵抗素子Ｒの他端側は、入力バッファ回路２２ＢのＭＩ
ＳＦＥＴＱｎ１、ＭＩＳＦＥＴＱｐ１の夫々のゲート電
極Ｇに電気的に接続されると共に、出力バッファ回路２
２ＡのＭＩＳＦＥＴＱｎ１、ＭＩＳＦＥＴＱｐ１の夫々
のドレイン領域（ｎ型半導体領域７、ｐ型半導体領域８
Ａ）に電気的に接続される。

【００６０】前記抵抗素子Ｒは、図９に示すように、ｎ
型ウエル領域３の主面に形成されたｐ型半導体領域８で
構成される。このｎ型ウエル領域３は半導体基体１の主
面に形成される。つまり、抵抗素子Ｒは、前述のＭＩＳ
ＦＥＴＱｎ１又はＭＩＳＦＥＴＱｐ１のソース領域及び
ドレイン領域とは異なり、ｎ型ウエル領域３の主面即ち
ｐ型半導体基体１の主面に形成されたｐ型半導体領域８
だけで構成される。ｐ型半導体領域８は、フィールド絶
縁膜４に対して自己整合で形成され、数百Ω／□のシー
ト抵抗を有する。

【００６１】前記抵抗素子Ｒであるｐ型半導体領域８の
一端側には層間絶縁膜１３に形成された接続孔１４Ｃを
通して配線１５Ｃが電気的に接続される。また、抵抗素
子Ｒであるｐ型半導体領域８の他端側には層間絶縁膜１
３に形成された接続孔１４Ｄを通して配線１５Ｄが電気
的に接続される。

【００６２】このように、前記ＭＩＳＦＥＴＱｎ１のソ
ース領域及びドレイン領域をｐ型半導体基体１の主面に
形成されたｎ型半導体領域７及びその主面に形成された
シリサイド層１２で構成し、前記ＭＩＳＦＥＴＱｐ１の
ソース領域及びドレイン領域をｐ型半導体基体１の主面
に形成されたｐ型半導体領域８及びその主面に形成され
たシリサイド層１２で構成し、前記抵抗素子Ｒを前記ｐ
型半導体基体１の主面に形成されたｐ型半導体領域８で
構成することにより、ＭＩＳＦＥＴＱｎ１のソース領域
及びドレイン領域のコンタクト抵抗を低減することがで
きると共に、ＭＩＳＦＥＴＱｐ１のソース領域及びドレ
イン領域のコンタクト抵抗を低減することができるの
で、ＭＩＳＦＥＴＱｎ１及びＭＩＳＦＥＴＱｐ１の動作
速度の高速化を図ることができる。また、抵抗素子Ｒの
高抵抗化を図ることができるので、抵抗素子Ｒの占有面
積を縮小することができる。この結果、ＭＩＳＦＥＴＱ
ｎ１とＭＩＳＦＥＴＱｐ１と抵抗素子Ｒとを有する半導
体集積回路装置の動作速度の高速化を図ることができる
と共に、集積度を高めることができる。

【００６３】また、静電気破壊防止回路の抵抗素子(保
護抵抗素子)Ｒの高抵抗化を図ることができるので、抵
抗素子Ｒの占有面積を増加することなく、静電気防止回
路の静電耐圧の向上を図ることができる。

【００６４】（実施例３）本発明の実施例３である
半導体集積回路装置の概略構成を図１０(等価回路図)に
示す。

【００６５】図１０に示すように、半導体集積回路装置
は、外部端子２１と論理回路部２３との間に入出力バッ
ファ回路２２を配置する。入出力バッファ回路２２は出
力バッファ回路２２Ａ及び入力バッファ回路２２Ｂで構
成される。出力バッファ回路２２Ａは外部端子２１と論
理回路部２３との間の結線経路に挿入される。入力バッ
ファ回路２２Ｂは外部端子２１と論理回路部２３との間
の結線経路に挿入される。

【００６６】前記出力バッファ回路２２Ａは、ｎチャネ
ル導電型のＭＩＳＦＥＴＱｎ２及びｐチャネル導電型の
ＭＩＳＦＥＴＱｐ２で構成される。入力バッファ回路２
２Ｂは、ｎチャネル導電型のＭＩＳＦＥＴＱｎ１及びｐ
チャネル導電型のＭＩＳＦＥＴＱｐ１で構成される。

【００６７】前記出力バッファ回路２２Ａにおいて、Ｍ
ＩＳＦＥＴＱｎ２は、図１１（要部断面図）に示すよう
に、ｐ型半導体基体１の主面に形成されたｐ型ウエル領
域２の主面に構成される。また、ＭＩＳＦＥＴＱｐ２
は、同図に示すように、ｐ型半導体基体１の主面に形成
されたｎ型ウエル領域３の主面に構成される。ＭＩＳＦ
ＥＴＱｎ２は、主に、ｐ型ウエル領域(チャネル形成領
域)２、ゲート絶縁膜５、ゲート電極Ｇ、ソース領域及
びドレイン領域である一対のｎ型半導体領域７で構成さ
れる。ＭＩＳＦＥＴＱｐ２は、主に、ｎ型ウエル領域
(チャネル形成領域)２、ゲート絶縁膜５、ゲート電極
Ｇ、ソース領域及びドレイン領域である一対のｐ型半導
体領域８で構成される。

【００６８】前記ＭＩＳＦＥＴＱｎ２、Ｑｐ２の夫々の
ゲート電極Ｇは、抵抗値を低減する不純物が導入された
多結晶珪素膜で形成される。ＭＩＳＦＥＴＱｎ２のソー
ス領域及びドレイン領域である一対のｎ型半導体領域７
の夫々は数百Ω／□のシート抵抗を有する。ＭＳＩＦＥ
ＴＱｐ２のソース領域及びドレイン領域である一対のｐ
型半導体領域８の夫々は数百Ω／□のシート抵抗を有す
る。

【００６９】前記入力バッファ回路２２Ｂにおいて、Ｍ
ＩＳＦＥＴＱｎ１、Ｑｐ２の夫々は、前述の実施例２で
説明したＭＩＳＦＥＴＱｎ１、Ｑｐ１の夫々と同様に構
成される。

【００７０】前記論理回路部２３には、複数の基本セル
(図示せず)が配置される。複数の基本セルの夫々は、こ
れに限定されたないが、ｎチャネル導電型のＭＩＳＦＥ
Ｔ及びｐチャネル導電型のＭＩＳＦＥＴで構成される。
このｎチャネル導電型のＭＩＳＦＥＴ、ｐチャネル導電
型のＭＩＳＦＥＴの夫々は、入力バッファ回路２２Ｂの
ＭＳＩＦＥＴＱｎ１、Ｑｐ１の夫々と同様に構成され
る。

【００７１】前記半導体集積回路装置は、前述の実施例
２と同様に、静電気破壊防止回路を塔載する。本実施例
の静電気破壊防止回路は、図１０に示すように、サージ
電流をなまらせる抵抗素子(保護抵抗素子)Ｒ１及び抵抗
素子(保護抵抗素子)Ｒ２と、サージ電流をクランプする
ＭＩＳＦＥＴＱｎ２及びＭＩＳＦＥＴＱｐ２とで構成さ
れる。

【００７２】前記抵抗素子Ｒ１は、図１１に示すよう
に、ＭＩＳＦＥＴＱｎ２のソース領域及ドレイン領域で
ある一対のｎ型半導体領域７で構成される。つまり、抵
抗素子Ｒ１は、前述のＭＩＳＦＥＴＱｎ１のソース領域
及びドレイン領域とは異なり、ｐ型ウエル領域２の主面
即ちｐ型半導体基体１の主面に形成されたｎ型半導体領
域７だけで構成される。

【００７３】前記抵抗素子Ｒ２は、同図に示すように、
ＭＩＳＦＥＴＱｎ２のソース領域及ドレイン領域である
一対のｎ型半導体領域７で構成される。つまり、抵抗素
子Ｒ２は、前述のＭＩＳＦＥＴＱｐ１のソース領域及び
ドレイン領域とは異なり、ｎ型ウエル領域３の主面即ち
ｐ型半導体基体１の主面に形成されたｐ型半導体領域８
だけで構成される。

【００７４】このように、前記ＭＩＳＦＥＴＱｎ１のソ
ース領域及びドレイン領域をｐ型半導体基体１の主面に
形成されたｎ型半導体領域７及びその主面に形成された
シリサイド層１２で構成し、前記ＭＩＳＦＥＴＱｐ１の
ソース領域及びドレイン領域をｐ型半導体基体１の主面
に形成されたｐ型半導体領域８及びその主面に形成され
たシリサイド層１２で構成し、前記抵抗素子Ｒ１を前記
ｐ型半導体基体１の主面に形成されたｎ型半導体領域７
で構成し、前記抵抗素子Ｒ２を前記ｐ型半導体基体１の
主面に形成されたｐ型半導体領域８で構成することによ
り、ＭＩＳＦＥＴＱｎ１のソース領域及びドレイン領域
のコンタクト抵抗を低減することができると共に、ＭＩ
ＳＦＥＴＱｐ１のソース領域及びドレイン領域のコンタ
クト抵抗を低減することができるので、ＭＩＳＦＥＴＱ
ｎ１及びＭＩＳＦＥＴＱｐ１の動作速度の高速化を図る
ことができる。また、抵抗素子Ｒ１及び抵抗素子Ｒ２の
高抵抗化を図ることができるので、抵抗素子Ｒ１及び抵
抗素子Ｒ２の占有面積を縮小することができる。この結
果、ＭＩＳＦＥＴＱｎ１とＭＩＳＦＥＴＱｐ１と抵抗素
子Ｒ１と抵抗素子Ｒ２とを有する半導体集積回路装置の
動作速度の高速化を図ることができると共に、集積度を
高めることができる。

【００７５】また、静電気破壊防止回路の抵抗素子(保
護抵抗素子)Ｒ１及びＲ２の高抵抗化を図ることができ
るので、抵抗素子Ｒ１及びＲ２の占有面積を増加するこ
となく、静電気防止回路の静電耐圧の向上を図ることが
できる。

【００７６】また、ＭＩＳＦＥＴＱｎ２のソース領域及
びドレイン領域をｎ型半導体領域７だけで構成し、ＭＩ
ＳＦＥＴＱｐ２のソース領域及びドレイン領域をｐ型半
導体領域８だけで構成することにより、ｎ型半導体領域
７、ｐ型半導体領域８の夫々を静電気破壊防止回路の抵
抗素子(保護抵抗素子)Ｒ１、Ｒ２として積極的に利用す
ることができるので、新たに半導体領域を追加すること
なく、現状の設計ルールにおいて入出力バッファ回路２
２を設計することができる。

【００７７】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。

【００７８】例えば、本発明は、単結晶珪素基板の主面
上に絶縁膜を介在して単結晶珪素基板を積層した所謂Ｓ
ＯＩ(Ｓilicon Ｏn Ｉnsulator）構造の半導体基体で構
成される半導体集積回路装置に適用できる。

【００７９】また、本発明は、単結晶珪素基板の主面上
にエピタキシャル層を形成した半導体基体で構成される
半導体集積回路装置に適用できる。

【００８０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【００８１】ＭＩＳＦＥＴと抵抗素子とを有する半導体
集積回路装置の動作速度の高速化を図ることができると
共に、集積度の向上を図ることができる。

【図面の簡単な説明】

【図１】本発明の実施例１である半導体集積回路装置の
要部断面図。

【図２】前記半導体集積回路装置の製造方法を説明する
ための要部断面図。

【図３】前記半導体集積回路装置の製造方法を説明する
ための要部断面図。

【図４】前記半導体集積回路装置の製造方法を説明する
ための要部断面図。

【図５】前記半導体集積回路装置の製造方法を説明する
ための要部断面図。

【図６】本発明の実施例２である半導体集積回路装置の
平面レイアウト図。

【図７】前記半導体集積回路装置の等価回路図。

【図８】前記半導体集積回路装置の要部断面図。

【図９】前記半導体集積回路装置の要部断面図。

【図１０】本発明の実施例２である半導体集積回路装置
の等価回路図。

【図１１】前記半導体集積回路装置の要部断面図。

【符号の説明】

１…ｐ型半導体基体、２…ｐ型ウエル領域、３…ｎ型ウ
エル領域、４…フィールド絶縁膜、５…ゲート絶縁膜、
６…多結晶珪素膜、７…ｎ型半導体領域、８…ｐ型半導
体領域、９…サイドウォールスペーサ、１０…高融点金
属膜、１１…マスク、１２…シリサイド層、１３…層間
絶縁膜、１４Ａ、１４Ｂ、１４Ｃ、１４Ｄ、１４Ｅ、１
４Ｆ…接続孔、１５Ａ、１５Ｂ、１５Ｃ、１５Ｄ、１５
Ｅ、１５Ｆ…配線、２０…半導体チップ，２１…外部端
子、２２…入出力バッファ回路、２２Ａ…出力バッファ
回路、２２Ｂ…入力バッファ回路、２３…論力回路部、
２３Ａ…基本セル、Ｇ…ゲート電極、Ｑｎ１，Ｑｎ２…
ＭＩＳＦＥＴ、Ｑｐ１、Ｑｐ２…ＭＩＳＦＥＴ、Ｒ，Ｒ
１，Ｒ２…抵抗素子。

───────────────────────────────────────────────────── フロントページの続き (72)発明者北村暢章東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内

Claims

【特許請求の範囲】

【請求項１】ＭＩＳＦＥＴと抵抗素子とを有する半導
体集積回路装置において、前記ＭＩＳＦＥＴのソース領
域及びドレイン領域が半導体基体の主面に形成された第
１半導体領域及びその主面に形成されたシリサイド層で
構成され、前記抵抗素子が前記半導体基体の主面に形成
された第２半導体領域で構成されることを特徴とする半
導体集積回路装置。
【請求項２】前記シリサイド層は、ＭＩＳＦＥＴのゲ
ート電極の側壁に形成されたサイドウォールスペーサに
対して自己整合で形成されることを特徴とする請求項１
に記載の半導体集積回路装置。
【請求項３】前記抵抗素子は、外部端子と入出力バッ
ファ回路との間の結線経路に挿入されることを特徴とす
る請求項１に記載の半導体集積回路装置。
【請求項４】前記抵抗素子は、出力バッファ回路のＭ
ＩＳＦＥＴのソース領域及びドレイン領域である一対の
第２半導体領域で構成されることを特徴とする請求項１
に記載の半導体集積回路装置。