JPH096290A - 液晶パネル駆動回路 - Google Patents
液晶パネル駆動回路Info
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- JPH096290A JPH096290A JP15802195A JP15802195A JPH096290A JP H096290 A JPH096290 A JP H096290A JP 15802195 A JP15802195 A JP 15802195A JP 15802195 A JP15802195 A JP 15802195A JP H096290 A JPH096290 A JP H096290A
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Abstract
(57)【要約】
【目的】 液晶パネルを駆動する液晶パネル駆動回路に
関し、垂直方向のライン数を倍増させて表示する際に低
コスト化を図り、かつ不要輻射の低減を図ることを目的
とする。 【構成】 列電極および行電極とを備える液晶パネル
と、1水平ライン分の映像デ−タを列電極の電極数に応
じたクロック信号でサンプリングしこのサンプリングし
た映像デ−タを入力映像信号の水平周期期間ホ−ルドし
て列電極を駆動する水平ドライブ回路と、水平同期信号
に同期し同一周波数のラインクロック信号を倍の周波数
の倍速ラインクロック信号に変換するラインクロック変
換回路と、倍速ラインクロック信号に基づいて行電極を
順次駆動し1水平ライン分の映像デ−タに対し2ライン
分の行電極を駆動する垂直ドライブ回路とから成る。
関し、垂直方向のライン数を倍増させて表示する際に低
コスト化を図り、かつ不要輻射の低減を図ることを目的
とする。 【構成】 列電極および行電極とを備える液晶パネル
と、1水平ライン分の映像デ−タを列電極の電極数に応
じたクロック信号でサンプリングしこのサンプリングし
た映像デ−タを入力映像信号の水平周期期間ホ−ルドし
て列電極を駆動する水平ドライブ回路と、水平同期信号
に同期し同一周波数のラインクロック信号を倍の周波数
の倍速ラインクロック信号に変換するラインクロック変
換回路と、倍速ラインクロック信号に基づいて行電極を
順次駆動し1水平ライン分の映像デ−タに対し2ライン
分の行電極を駆動する垂直ドライブ回路とから成る。
Description
【0001】
【産業上の利用分野】本発明は、液晶テレビや液晶モニ
タ等の液晶ディスプレイ装置を構成する液晶パネルを駆
動するための液晶パネル駆動回路に関する。
タ等の液晶ディスプレイ装置を構成する液晶パネルを駆
動するための液晶パネル駆動回路に関する。
【0002】
【従来の技術】液晶テレビおよび液晶モニタ等で使用す
る液晶パネルは、画素数の多いもので3原色R(赤),
G(緑),B(青)毎に水平方向が320ドット、垂直
方向が234ラインあり、画面の大きさも6インチ型以
下の小型のものが主流を占めている。そこで、画面の大
型化および画像の高解像度化を図るために、ラップトッ
プ・パソコン等で多く使用している640ドット×48
0ラインの液晶パネルを用いた液晶テレビ等の開発が進
められている。
る液晶パネルは、画素数の多いもので3原色R(赤),
G(緑),B(青)毎に水平方向が320ドット、垂直
方向が234ラインあり、画面の大きさも6インチ型以
下の小型のものが主流を占めている。そこで、画面の大
型化および画像の高解像度化を図るために、ラップトッ
プ・パソコン等で多く使用している640ドット×48
0ラインの液晶パネルを用いた液晶テレビ等の開発が進
められている。
【0003】この場合、水平方向の解像度およびドット
数の拡大は周波数特性および映像信号のサンプリングク
ロックを変えることで対応することができるが、垂直方
向は234ラインから480ライン(有効走査線数46
8ライン)へと倍増するため、映像信号をこのまま液晶
パネルに入力したのでは画面の上半分にしか画像が表示
されないことになる。
数の拡大は周波数特性および映像信号のサンプリングク
ロックを変えることで対応することができるが、垂直方
向は234ラインから480ライン(有効走査線数46
8ライン)へと倍増するため、映像信号をこのまま液晶
パネルに入力したのでは画面の上半分にしか画像が表示
されないことになる。
【0004】そこで、フレ−ムメモリを使用したスキャ
ンコンバ−タによるNTSC/VGA変換回路を用いる
ことによって垂直方向のライン数を変換することも考え
られるが、低コスト化が要求される液晶テレビ等では安
価なラインメモリを用いた倍速変換回路が使用されてい
る。
ンコンバ−タによるNTSC/VGA変換回路を用いる
ことによって垂直方向のライン数を変換することも考え
られるが、低コスト化が要求される液晶テレビ等では安
価なラインメモリを用いた倍速変換回路が使用されてい
る。
【0005】図7は、そのような倍速変換回路を用いた
液晶テレビのブロック図である。同図において、チュ−
ナ回路1で受信した映像信号はビデオデコ−ダ2で3原
色のアナログR,G,B信号に分離され、同時に水平同
期信号HSおよび垂直同期信号VSが抽出される。アナ
ログR,G,B信号はA/D変換回路3でディジタル
R,G,B信号に変換され、水平同期信号HSはドット
クロック再生回路4で約12.5MHz(NTSC信号
の場合)のドットクロック信号DCの再生に利用され
る。
液晶テレビのブロック図である。同図において、チュ−
ナ回路1で受信した映像信号はビデオデコ−ダ2で3原
色のアナログR,G,B信号に分離され、同時に水平同
期信号HSおよび垂直同期信号VSが抽出される。アナ
ログR,G,B信号はA/D変換回路3でディジタル
R,G,B信号に変換され、水平同期信号HSはドット
クロック再生回路4で約12.5MHz(NTSC信号
の場合)のドットクロック信号DCの再生に利用され
る。
【0006】そして、ディジタルR,G,B信号は倍速
変換回路5のラインメモリ5aに送られ、水平同期信号
HS、垂直同期信号VS、ドットクロック信号DCの3
信号は倍速コントロ−ラ5bに送られる。倍速変換回路
5は、NTSC信号の場合、水平周波数15.73KH
zの信号を水平周波数31.5KHzの信号に倍速変換
し、それぞれ液晶表示部6のコントロ−ラ7に送る。
変換回路5のラインメモリ5aに送られ、水平同期信号
HS、垂直同期信号VS、ドットクロック信号DCの3
信号は倍速コントロ−ラ5bに送られる。倍速変換回路
5は、NTSC信号の場合、水平周波数15.73KH
zの信号を水平周波数31.5KHzの信号に倍速変換
し、それぞれ液晶表示部6のコントロ−ラ7に送る。
【0007】コントロ−ラ7は水平ドライブ回路として
の上ソ−スドライバ8および下ソ−スドライバ9と、垂
直ドライブ回路としてのゲ−トドライバ10をそれぞれ
制御し、液晶パネル11(640ドット×480ライ
ン)に画像を表示する。なお、倍速変換回路5で倍速変
換された信号には添字dを付し、ディジタルR,G,B
信号はRd,Gd,Bd、水平同期信号HSはHSd、
垂直同期信号VSはVSd、ドットクロック信号DCは
DCdと表す。
の上ソ−スドライバ8および下ソ−スドライバ9と、垂
直ドライブ回路としてのゲ−トドライバ10をそれぞれ
制御し、液晶パネル11(640ドット×480ライ
ン)に画像を表示する。なお、倍速変換回路5で倍速変
換された信号には添字dを付し、ディジタルR,G,B
信号はRd,Gd,Bd、水平同期信号HSはHSd、
垂直同期信号VSはVSd、ドットクロック信号DCは
DCdと表す。
【0008】図8は、倍速変換回路5の入出力関係を示
す動作タイミング図で、変換前の水平同期信号HSおよ
びディジタルR(G,B)信号と、変換後の水平同期信
号HSdおよびディジタルRd(Gd,Bd)信号との
関係を示している。変換前のディジタルR信号は同一内
容の2つのディジタルRd信号に変換される。
す動作タイミング図で、変換前の水平同期信号HSおよ
びディジタルR(G,B)信号と、変換後の水平同期信
号HSdおよびディジタルRd(Gd,Bd)信号との
関係を示している。変換前のディジタルR信号は同一内
容の2つのディジタルRd信号に変換される。
【0009】
【発明が解決しようとする課題】前述した従来例(図
7)では、高価なラインメモリを使用した倍速変換回路
5が必要であるためコスト高となっている。また、コン
トロ−ラ7に入力されるドットクロック信号DCdの周
波数は約25MHzと高いため、ディジタルRd,G
d,Bd信号の各ラインからの不要輻射対策を困難なも
のとしている。
7)では、高価なラインメモリを使用した倍速変換回路
5が必要であるためコスト高となっている。また、コン
トロ−ラ7に入力されるドットクロック信号DCdの周
波数は約25MHzと高いため、ディジタルRd,G
d,Bd信号の各ラインからの不要輻射対策を困難なも
のとしている。
【0010】つまり、図9に示すように、不要輻射対策
として一般にCRフィルタを使用しているが(図a)、
ポイントの入力信号の周波数が低い場合はポイント
の出力信号の振幅を充分に取ることができるが(図
b)、ポイントの入力信号の周波数が高くなるとポイ
ントの出力信号の振幅が小さくなり(図c)、次段回
路の誤動作の原因となる。このため、周波数が高いライ
ンのCR時定数は小さくする必要が有り、充分なフィル
タ効果を得ることが難しい。
として一般にCRフィルタを使用しているが(図a)、
ポイントの入力信号の周波数が低い場合はポイント
の出力信号の振幅を充分に取ることができるが(図
b)、ポイントの入力信号の周波数が高くなるとポイ
ントの出力信号の振幅が小さくなり(図c)、次段回
路の誤動作の原因となる。このため、周波数が高いライ
ンのCR時定数は小さくする必要が有り、充分なフィル
タ効果を得ることが難しい。
【0011】また、出力バッファのドライブ能力(出力
インピ−ダンス)は負荷の影響による波形歪みを防ぐた
めに周波数が高くなるにつれて大きく(出力インピーダ
ンスは小さく)する傾向にあるので、不要輻射が発生し
やすくなる。ディジタルRd,Gd,Bd信号を各8ビ
ットで表せば信号線は24本となり、周波数25MHz
のドットクロック信号DCdでサンプリングを行った情
報が入っているので、周波数はドットクロック信号の2
分の1になるものの、信号線数が多いため大きなノイズ
源となっている。
インピ−ダンス)は負荷の影響による波形歪みを防ぐた
めに周波数が高くなるにつれて大きく(出力インピーダ
ンスは小さく)する傾向にあるので、不要輻射が発生し
やすくなる。ディジタルRd,Gd,Bd信号を各8ビ
ットで表せば信号線は24本となり、周波数25MHz
のドットクロック信号DCdでサンプリングを行った情
報が入っているので、周波数はドットクロック信号の2
分の1になるものの、信号線数が多いため大きなノイズ
源となっている。
【0012】そこで、本発明はラインメモリによる倍速
変換回路を不要とすることによって低コスト化を図り、
さらにドットクロック信号を低周波数化することによっ
て不要輻射の低減を図ることを目的とする。
変換回路を不要とすることによって低コスト化を図り、
さらにドットクロック信号を低周波数化することによっ
て不要輻射の低減を図ることを目的とする。
【0013】
【課題を解決するための手段】本願の第1の発明に係る
液晶パネル駆動回路は、画面の水平方向に配列された列
電極と画面の垂直方向に配列された行電極との交点に対
応して形成されたスイッチング素子に接続される画素電
極およびこの画素電極に対抗する対抗電極との間に液晶
層を介層した液晶パネルと、入力映像信号の1水平ライ
ン分の映像デ−タを列電極の電極数に応じたクロック信
号でサンプリングしこのサンプリングした映像デ−タを
入力映像信号の水平周期期間ホ−ルドして列電極を駆動
する水平ドライブ回路と、入力映像信号の水平同期信号
に同期し同一の周波数を有するラインクロック信号を水
平同期信号の倍の周波数を有する倍速ラインクロック信
号に変換するラインクロック変換回路と、倍速ラインク
ロック信号に基づいて行電極を順次駆動し入力映像信号
の1水平ライン分の映像デ−タに対して2ライン分の行
電極を駆動する垂直ドライブ回路とから構成されてい
る。
液晶パネル駆動回路は、画面の水平方向に配列された列
電極と画面の垂直方向に配列された行電極との交点に対
応して形成されたスイッチング素子に接続される画素電
極およびこの画素電極に対抗する対抗電極との間に液晶
層を介層した液晶パネルと、入力映像信号の1水平ライ
ン分の映像デ−タを列電極の電極数に応じたクロック信
号でサンプリングしこのサンプリングした映像デ−タを
入力映像信号の水平周期期間ホ−ルドして列電極を駆動
する水平ドライブ回路と、入力映像信号の水平同期信号
に同期し同一の周波数を有するラインクロック信号を水
平同期信号の倍の周波数を有する倍速ラインクロック信
号に変換するラインクロック変換回路と、倍速ラインク
ロック信号に基づいて行電極を順次駆動し入力映像信号
の1水平ライン分の映像デ−タに対して2ライン分の行
電極を駆動する垂直ドライブ回路とから構成されてい
る。
【0014】本願の第2の発明に係る液晶パネル駆動回
路は、本願の第1の発明を構成するラインクロック変換
回路が、ラインクロック信号にラインクロック信号と位
相が異なり周波数が同一のクロック信号を重畳して倍速
ラインクロック信号を得るように構成されている。
路は、本願の第1の発明を構成するラインクロック変換
回路が、ラインクロック信号にラインクロック信号と位
相が異なり周波数が同一のクロック信号を重畳して倍速
ラインクロック信号を得るように構成されている。
【0015】本願の第3の発明に係る液晶パネル駆動回
路は、本願の第1の発明を構成するラインクロック変換
回路が、倍速ラインクロック信号の一部のクロックパル
スを間引くことができるゲ−ト回路を備える。
路は、本願の第1の発明を構成するラインクロック変換
回路が、倍速ラインクロック信号の一部のクロックパル
スを間引くことができるゲ−ト回路を備える。
【0016】
【作用】本願の第1および第2の発明に係る液晶パネル
駆動回路の構成において、水平ドライブ回路は入力映像
信号の1水平ライン分の映像デ−タを液晶パネルの水平
方向のドット数(列電極数)に応じてサンプリングし、
このサンプリングした映像デ−タを水平周期期間ホ−ル
ドして列電極を駆動する。
駆動回路の構成において、水平ドライブ回路は入力映像
信号の1水平ライン分の映像デ−タを液晶パネルの水平
方向のドット数(列電極数)に応じてサンプリングし、
このサンプリングした映像デ−タを水平周期期間ホ−ル
ドして列電極を駆動する。
【0017】同時に垂直ドライブ回路は前段のラインク
ロック変換回路から出力される倍速ラインクロック信号
に基づいて行電極を順次駆動する。この場合、倍速ライ
ンクロック信号は水平同期信号の倍の周波数を有するの
で、液晶パネルでは水平ドライブ回路にホ−ルドした1
水平ライン分の映像デ−タに対して2ラインを表示する
倍速表示が行われる。
ロック変換回路から出力される倍速ラインクロック信号
に基づいて行電極を順次駆動する。この場合、倍速ライ
ンクロック信号は水平同期信号の倍の周波数を有するの
で、液晶パネルでは水平ドライブ回路にホ−ルドした1
水平ライン分の映像デ−タに対して2ラインを表示する
倍速表示が行われる。
【0018】このように、水平ドライブ回路は入力映像
信号をそのまま使用し、垂直ドライブ回路は前段のライ
ンクロック変換回路で生成された倍速ラインクロック信
号を使用するため、従来のような倍速変換回路が不要と
なり、かつ映像デ−タをサンプリングするドットクロッ
ク信号の周波数が低いため不要輻射が低減する。
信号をそのまま使用し、垂直ドライブ回路は前段のライ
ンクロック変換回路で生成された倍速ラインクロック信
号を使用するため、従来のような倍速変換回路が不要と
なり、かつ映像デ−タをサンプリングするドットクロッ
ク信号の周波数が低いため不要輻射が低減する。
【0019】本願の第3の発明に係る液晶パネル駆動回
路の構成において、ラインクロック変換回路は倍速ライ
ンクロック信号の一部のクロックパルスをゲ−ト回路で
間引くことにより、例えば2ライン表示の一部を1ライ
ン表示にすることによって間引きPAL表示を行った
り、2ライン表示の組み合わせをフィ−ルド毎に変える
ことによって疑似インタ−レ−ス表示を行ったりするこ
とができる。
路の構成において、ラインクロック変換回路は倍速ライ
ンクロック信号の一部のクロックパルスをゲ−ト回路で
間引くことにより、例えば2ライン表示の一部を1ライ
ン表示にすることによって間引きPAL表示を行った
り、2ライン表示の組み合わせをフィ−ルド毎に変える
ことによって疑似インタ−レ−ス表示を行ったりするこ
とができる。
【0020】
【実施例】図1は、本発明による液晶パネル駆動回路を
液晶テレビに適用した一実施例を示すブロック図で、従
来例(図7)と同一構成部分には同一符号を付して説明
する。本実施例は、図7に示す構成において、倍速変換
回路5を削除してA/D変換回路3およびドットクロッ
ク再生回路4の出力を液晶表示部6のコントロ−ラ7に
直接接続し、さらにゲ−トドライバ10の前段にライン
クロック変換回路12を設置した点を除いては、前述の
従来例と同一の構成を有している。
液晶テレビに適用した一実施例を示すブロック図で、従
来例(図7)と同一構成部分には同一符号を付して説明
する。本実施例は、図7に示す構成において、倍速変換
回路5を削除してA/D変換回路3およびドットクロッ
ク再生回路4の出力を液晶表示部6のコントロ−ラ7に
直接接続し、さらにゲ−トドライバ10の前段にライン
クロック変換回路12を設置した点を除いては、前述の
従来例と同一の構成を有している。
【0021】図2は、液晶表示部6の前段にあるコント
ロ−ラ7およびラインクロック変換回路12のブロック
図である。コントロ−ラ7はディジタルR,G,B信号
に対してγ補正やゲインコントロ−ル等の処理を行う信
号処理回路7aと、信号処理回路7aの出力を水平ドラ
イブ回路としての上ソ−スドライバ8および下ソ−スド
ライバ9に振り分ける切り換え回路7bと、水平同期信
号HSを計数する水平カウンタ7cと、垂直同期信号V
Sを計数する垂直カウンタ7dと、ソ−スドライバ・タ
イミング・コントロ−ラ(以下、Sコントロ−ラ、とい
う)7eと、ゲ−トドライバ・タイミング・コントロ−
ラ(以下、Gコントロ−ラ、という)7fとからなる。
ロ−ラ7およびラインクロック変換回路12のブロック
図である。コントロ−ラ7はディジタルR,G,B信号
に対してγ補正やゲインコントロ−ル等の処理を行う信
号処理回路7aと、信号処理回路7aの出力を水平ドラ
イブ回路としての上ソ−スドライバ8および下ソ−スド
ライバ9に振り分ける切り換え回路7bと、水平同期信
号HSを計数する水平カウンタ7cと、垂直同期信号V
Sを計数する垂直カウンタ7dと、ソ−スドライバ・タ
イミング・コントロ−ラ(以下、Sコントロ−ラ、とい
う)7eと、ゲ−トドライバ・タイミング・コントロ−
ラ(以下、Gコントロ−ラ、という)7fとからなる。
【0022】Sコントロ−ラ7eは水平カウンタ7cお
よび垂直カウンタ7dからのカウント出力に基づいて、
切り換え回路7bの振り分けタインミング信号を生成す
るほかに、スタ−ト信号ST、ドットクロック信号DC
およびラッチ信号RTを出力し、ソ−スドライバ8,9
に供給する。
よび垂直カウンタ7dからのカウント出力に基づいて、
切り換え回路7bの振り分けタインミング信号を生成す
るほかに、スタ−ト信号ST、ドットクロック信号DC
およびラッチ信号RTを出力し、ソ−スドライバ8,9
に供給する。
【0023】また、Gコントロ−ラ7fは水平カウンタ
7cおよび垂直カウンタ7dからのカウント出力および
Sコントロ−ラ7eからの信号に基づいて、ラインクロ
ック信号RCを出力し、ラインクロック変換回路12に
供給する。
7cおよび垂直カウンタ7dからのカウント出力および
Sコントロ−ラ7eからの信号に基づいて、ラインクロ
ック信号RCを出力し、ラインクロック変換回路12に
供給する。
【0024】ラインクロック変換回路12は、水平カウ
ンタ7cおよび垂直カウンタ7dからのカウント出力に
基づいて倍速用クロック信号TCとゲ−ト信号GSとを
発生するクロック発生回路12a、ラインクロック信号
RCと倍速用クロック信号TCとの論理和を取り周波数
が2倍の倍速ラインクロック信号RCdを出力するオア
回路12b、オア回路12bの出力とゲ−ト信号GSと
の論理積を取るゲ−ト回路としてのアンド回路12cと
からなっている。
ンタ7cおよび垂直カウンタ7dからのカウント出力に
基づいて倍速用クロック信号TCとゲ−ト信号GSとを
発生するクロック発生回路12a、ラインクロック信号
RCと倍速用クロック信号TCとの論理和を取り周波数
が2倍の倍速ラインクロック信号RCdを出力するオア
回路12b、オア回路12bの出力とゲ−ト信号GSと
の論理積を取るゲ−ト回路としてのアンド回路12cと
からなっている。
【0025】図3は、液晶表示部6の後段にある上ソ−
スドライバ8、ゲ−トドライバ10および液晶パネル1
1のブロック図である。下ソ−スドライバ9は上ソ−ス
ドライバ8と同一構成であるため省略する。上ソ−スド
ライバ8は、スタ−ト信号STをドットクロック信号D
Cによってシフトするシフトレジスタ8aと、このシフ
トレジスタ8aの出力によってディジタルR,G,B信
号を順次取り込むサンプリングメモリ8bと、サンプリ
ングメモリ8bに格納した1ライン分の信号を水平同期
信号HSに同期したラッチ信号RTによってラッチする
ホ−ルドメモリ8cと、ホ−ルドメモリ8cのデ−タに
よって階調電圧作成回路8dからの階調電圧の選択を行
う階調電圧選択回路8eとからなり、階調電圧選択回路
8eで選択した階調電圧を液晶パネル11のソ−スライ
ンに供給する。
スドライバ8、ゲ−トドライバ10および液晶パネル1
1のブロック図である。下ソ−スドライバ9は上ソ−ス
ドライバ8と同一構成であるため省略する。上ソ−スド
ライバ8は、スタ−ト信号STをドットクロック信号D
Cによってシフトするシフトレジスタ8aと、このシフ
トレジスタ8aの出力によってディジタルR,G,B信
号を順次取り込むサンプリングメモリ8bと、サンプリ
ングメモリ8bに格納した1ライン分の信号を水平同期
信号HSに同期したラッチ信号RTによってラッチする
ホ−ルドメモリ8cと、ホ−ルドメモリ8cのデ−タに
よって階調電圧作成回路8dからの階調電圧の選択を行
う階調電圧選択回路8eとからなり、階調電圧選択回路
8eで選択した階調電圧を液晶パネル11のソ−スライ
ンに供給する。
【0026】ゲ−トドライバ10は、倍速ラインクロッ
クRCdによって駆動されるシフトレジスタ10aと、
レベルシフタ10bと、出力バッファ10cとからな
り、液晶パネル11のゲ−トライン毎に1ライン分のス
イッチング・トランジスタをオンしていく。
クRCdによって駆動されるシフトレジスタ10aと、
レベルシフタ10bと、出力バッファ10cとからな
り、液晶パネル11のゲ−トライン毎に1ライン分のス
イッチング・トランジスタをオンしていく。
【0027】次に、本実施例の動作について説明する。
チュ−ナ回路1で受信した映像信号はビデオデコ−ダ2
で3原色R,G,B信号に分離され、同時に水平同期信
号HSおよび垂直同期信号VSを抽出する。分離された
アナログR,G,B信号はA/D変換回路3でディジタ
ルR,G,B信号に変換され、水平同期信号HSはドッ
トクロック再生回路4で約12.5MHzのドットクロ
ック信号DCを再生するために利用される。そして、デ
ィジタルR,G,B信号、水平同期信号HS、垂直同期
信号VSおよびドットクロック信号DCのそれぞれは液
晶表示部6のコントロ−ラ7に供給される。
チュ−ナ回路1で受信した映像信号はビデオデコ−ダ2
で3原色R,G,B信号に分離され、同時に水平同期信
号HSおよび垂直同期信号VSを抽出する。分離された
アナログR,G,B信号はA/D変換回路3でディジタ
ルR,G,B信号に変換され、水平同期信号HSはドッ
トクロック再生回路4で約12.5MHzのドットクロ
ック信号DCを再生するために利用される。そして、デ
ィジタルR,G,B信号、水平同期信号HS、垂直同期
信号VSおよびドットクロック信号DCのそれぞれは液
晶表示部6のコントロ−ラ7に供給される。
【0028】コントロ−ラ7に入力されたディジタル
R,G,B信号は所定のタイミングで上ソ−スドライバ
8および下ソ−スドライバ9に振り分けられて出力され
る。また、Sコントロ−ラ7eからは、この振り分けタ
インミング信号のほかに、映像の開始点を示すスタ−ト
信号ST、約12.5MHzのドットクロック信号D
C、水平同期信号HSに同期するラッチ信号RTが出力
され、それぞれ上ソ−スドライバ8および下ソ−スドラ
イバ9に供給される。
R,G,B信号は所定のタイミングで上ソ−スドライバ
8および下ソ−スドライバ9に振り分けられて出力され
る。また、Sコントロ−ラ7eからは、この振り分けタ
インミング信号のほかに、映像の開始点を示すスタ−ト
信号ST、約12.5MHzのドットクロック信号D
C、水平同期信号HSに同期するラッチ信号RTが出力
され、それぞれ上ソ−スドライバ8および下ソ−スドラ
イバ9に供給される。
【0029】上ソ−スドライバ8に供給されたディジタ
ルR,G,B信号はスタ−ト信号STを開始点としてド
ットクロック信号DCによって順次サンプリングされて
サンプリングメモリ8bに各色別に640ドットの映像
デ−タとして取り込まれる。こうしてサンプリングメモ
リ8bに取り込まれた映像デ−タはラッチ信号RTの到
来によってホ−ルドメモリ8cに転送される。
ルR,G,B信号はスタ−ト信号STを開始点としてド
ットクロック信号DCによって順次サンプリングされて
サンプリングメモリ8bに各色別に640ドットの映像
デ−タとして取り込まれる。こうしてサンプリングメモ
リ8bに取り込まれた映像デ−タはラッチ信号RTの到
来によってホ−ルドメモリ8cに転送される。
【0030】こうしてホ−ルドメモリ8cに転送された
映像デ−タは階調電圧選択回路8eで階調電圧作成回路
8dからの階調電圧を選択し、この選択した階調電圧で
液晶パネル11のソ−スラインを駆動する。図4に、水
平同期信号HS、ディジタルR信号、スタ−ト信号S
T、ラッチ信号RT、ホ−ルドメモリ8cの動作タイミ
ングを示す。ここまでは水平周波数15.73KHzで
動作する。
映像デ−タは階調電圧選択回路8eで階調電圧作成回路
8dからの階調電圧を選択し、この選択した階調電圧で
液晶パネル11のソ−スラインを駆動する。図4に、水
平同期信号HS、ディジタルR信号、スタ−ト信号S
T、ラッチ信号RT、ホ−ルドメモリ8cの動作タイミ
ングを示す。ここまでは水平周波数15.73KHzで
動作する。
【0031】次に、Gコントロ−ラ7fからは水平同期
信号HSに同期し同一周波数15.73KHzのライン
クロック信号RCが出力される。このラインクロック信
号RCはラインクロック変換回路12に供給され、クロ
ック発生回路12aから出力される倍速用クロック信号
TCとオア回路12bで重畳される。倍速用クロック信
号TCはラインクロック信号RCと位相が180°異な
る同一周波数信号であるため、重畳して得られるクロッ
ク信号は周波数31.5KHzの倍速ラインクロック信
号RCdとなり、アンド回路12cを経てゲ−トドライ
バ10のシフトレジスタ10aに供給される。
信号HSに同期し同一周波数15.73KHzのライン
クロック信号RCが出力される。このラインクロック信
号RCはラインクロック変換回路12に供給され、クロ
ック発生回路12aから出力される倍速用クロック信号
TCとオア回路12bで重畳される。倍速用クロック信
号TCはラインクロック信号RCと位相が180°異な
る同一周波数信号であるため、重畳して得られるクロッ
ク信号は周波数31.5KHzの倍速ラインクロック信
号RCdとなり、アンド回路12cを経てゲ−トドライ
バ10のシフトレジスタ10aに供給される。
【0032】ゲ−トドライバ10は倍速ラインクロック
信号RCdの周期タイミングで液晶パネル11のゲ−ト
ラインG1,G2,…,G480が順次オンしていく。
図5に、倍速ラインクロック信号RCd、ゲ−トライン
G1,G2,…の動作タイミングを示す。なお、倍速ラ
インクロック信号RCdの斜線が付してあるパルスは倍
速用クロック信号TCであり、その他のパルスはライン
クロック信号RCである。
信号RCdの周期タイミングで液晶パネル11のゲ−ト
ラインG1,G2,…,G480が順次オンしていく。
図5に、倍速ラインクロック信号RCd、ゲ−トライン
G1,G2,…の動作タイミングを示す。なお、倍速ラ
インクロック信号RCdの斜線が付してあるパルスは倍
速用クロック信号TCであり、その他のパルスはライン
クロック信号RCである。
【0033】こうしてゲ−トラインG1,G2,…が順
次オンしていくと、このときホ−ルドメモリ8cにある
デ−タは、図4に示すように1水平ライン分は変化しな
いので、1水平ライン期間に2本のゲ−トラインがオン
することになり、2ライン表示が行われる。このとき、
各ゲ−トラインは周波数31.5KHzで動作すること
になるが、液晶パネル11はVGA用パネルなので不都
合はない。こうして液晶パネル11には各色別に640
ドット×480ラインの大きさの画像が表示される。
次オンしていくと、このときホ−ルドメモリ8cにある
デ−タは、図4に示すように1水平ライン分は変化しな
いので、1水平ライン期間に2本のゲ−トラインがオン
することになり、2ライン表示が行われる。このとき、
各ゲ−トラインは周波数31.5KHzで動作すること
になるが、液晶パネル11はVGA用パネルなので不都
合はない。こうして液晶パネル11には各色別に640
ドット×480ラインの大きさの画像が表示される。
【0034】ところで、ラインクロック変換回路12の
アンド回路12cに供給されるゲ−ト信号GSは、通常
は論理“H”であるので倍速ラインクロック信号RCd
はそのまま出力されるが、ゲ−ト信号GSを制御するこ
とによってゲ−トラインの間引きを行うことが可能とな
る。例えば2ラインを一部1ライン表示することによっ
て間引きPAL表示が可能となる。図6に、動作タイミ
ングを示す。また、2ラインの組み合わせをフィ−ルド
毎に変えることによって疑似インタ−レ−スが可能とな
る。なお、本実施例は、上ソースドライバと下ソースド
ライバとに分割した構成としたが、下ソースドライバ
(上ソースドライバ)の片側のみの構成としてもよいこ
とは明らかである。
アンド回路12cに供給されるゲ−ト信号GSは、通常
は論理“H”であるので倍速ラインクロック信号RCd
はそのまま出力されるが、ゲ−ト信号GSを制御するこ
とによってゲ−トラインの間引きを行うことが可能とな
る。例えば2ラインを一部1ライン表示することによっ
て間引きPAL表示が可能となる。図6に、動作タイミ
ングを示す。また、2ラインの組み合わせをフィ−ルド
毎に変えることによって疑似インタ−レ−スが可能とな
る。なお、本実施例は、上ソースドライバと下ソースド
ライバとに分割した構成としたが、下ソースドライバ
(上ソースドライバ)の片側のみの構成としてもよいこ
とは明らかである。
【0035】
【発明の効果】本発明によれば、通常の倍のライン数で
表示を行うに当たり、ラインメモリによる倍速変換回路
が不要となるので、大幅な部品点数の削減および低コス
ト化が可能となる。また、ドットクロック信号は低周波
数(NTSC方式では12.5MHz)のまま使用する
ので不要輻射の低減、回路の安定化および低消費電力化
が可能となる。
表示を行うに当たり、ラインメモリによる倍速変換回路
が不要となるので、大幅な部品点数の削減および低コス
ト化が可能となる。また、ドットクロック信号は低周波
数(NTSC方式では12.5MHz)のまま使用する
ので不要輻射の低減、回路の安定化および低消費電力化
が可能となる。
【0036】また、本発明によれば従来のソ−スドライ
バ用IC、ゲ−トドライバ用IC等を変更することなく
使用することができるので、低コストで高解像度の液晶
テレビ等を提供することが可能となる。
バ用IC、ゲ−トドライバ用IC等を変更することなく
使用することができるので、低コストで高解像度の液晶
テレビ等を提供することが可能となる。
【図1】本発明の液晶パネル駆動回路を液晶テレビに適
用した一実施例を示すブロック図である。
用した一実施例を示すブロック図である。
【図2】図1に示す液晶表示部の前半部を示すブロック
図である。
図である。
【図3】図1に示す液晶表示部の後半部を示すブロック
図である。
図である。
【図4】ソ−スドライバの動作タイミング図である。
【図5】ゲ−トドライバの動作タイミング図である。
【図6】ゲ−トドライバの他の動作タイミング図であ
る。
る。
【図7】従来の液晶パネル駆動回路を液晶テレビに適用
したブロック図である。
したブロック図である。
【図8】図7に示す倍速変換回路の動作タイミング図で
ある。
ある。
【図9】(a)〜(c)は、不要輻射対策の説明図であ
る。
る。
1 チュ−ナ回路 2 ビデオデコ−ダ 3 A/D変換回路 4 ドットクロック再生回路 6 液晶表示部 7 コントロ−ラ 8 上ソ−スドライバ 9 下ソ−スドライバ 10 ゲ−トドライバ 11 液晶パネル 12 ラインクロック変換回路 12a クロック発生回路 12b オア回路 12c アンド回路
Claims (3)
- 【請求項1】 画面の水平方向に配列された列電極と画
面の垂直方向に配列された行電極との交点に対応して形
成されたスイッチング素子に接続された画素電極および
この画素電極に対抗する対抗電極との間に液晶層を介層
した液晶パネルと、 入力映像信号の1水平ライン分の映像デ−タを前記列電
極の電極数に応じたクロック信号でサンプリングし、こ
のサンプリングした映像デ−タを前記入力映像信号の水
平周期期間ホ−ルドして前記列電極を駆動する水平ドラ
イブ回路と、 前記入力映像信号の水平同期信号に同期し同一の周波数
を有するラインクロック信号を前記水平同期信号の倍の
周波数を有する倍速ラインクロック信号に変換するライ
ンクロック変換回路と、 前記倍速ラインクロック信号に基づいて前記行電極を順
次駆動し前記入力映像信号の1水平ライン分の映像デ−
タに対して2ライン分の前記行電極を駆動する垂直ドラ
イブ回路と、を備えることを特徴とする液晶パネル駆動
回路。 - 【請求項2】 前記ラインクロック変換回路は、前記ラ
インクロック信号に前記ラインクロック信号と位相が異
なり周波数が同一のクロック信号を重畳し前記倍速ライ
ンクロック信号を得るように構成されていることを特徴
とする請求項1記載の液晶パネル駆動回路。 - 【請求項3】 前記ラインクロック変換回路は、前記倍
速ラインクロック信号の一部のクロックパルスを間引く
ことができるゲ−ト回路を備えることを特徴とする請求
項1記載の液晶パネル駆動回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15802195A JPH096290A (ja) | 1995-06-23 | 1995-06-23 | 液晶パネル駆動回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15802195A JPH096290A (ja) | 1995-06-23 | 1995-06-23 | 液晶パネル駆動回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH096290A true JPH096290A (ja) | 1997-01-10 |
Family
ID=15662546
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15802195A Pending JPH096290A (ja) | 1995-06-23 | 1995-06-23 | 液晶パネル駆動回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH096290A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100462379B1 (ko) * | 1997-12-22 | 2005-06-07 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시소자 |
US7256776B2 (en) | 1997-08-20 | 2007-08-14 | Semiconductor Energy Laboratory Co., Ltd. | Electrooptical device |
JP2010002576A (ja) * | 2008-06-19 | 2010-01-07 | Sony Corp | 情報処理装置および方法、並びにプログラム |
-
1995
- 1995-06-23 JP JP15802195A patent/JPH096290A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7256776B2 (en) | 1997-08-20 | 2007-08-14 | Semiconductor Energy Laboratory Co., Ltd. | Electrooptical device |
US7978190B2 (en) | 1997-08-20 | 2011-07-12 | Semiconductor Energy Laboratory Co., Ltd. | Electrooptical device |
KR100462379B1 (ko) * | 1997-12-22 | 2005-06-07 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시소자 |
JP2010002576A (ja) * | 2008-06-19 | 2010-01-07 | Sony Corp | 情報処理装置および方法、並びにプログラム |
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