JPH0955437A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0955437A JPH0955437A JP7227093A JP22709395A JPH0955437A JP H0955437 A JPH0955437 A JP H0955437A JP 7227093 A JP7227093 A JP 7227093A JP 22709395 A JP22709395 A JP 22709395A JP H0955437 A JPH0955437 A JP H0955437A
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- type
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- Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract
(57)【要約】
【課題】素子分離特性にすぐれた分離トランジスタを含
む集積回路を実現する。 【解決手段】ｎＭＯＳ側にはｎ型の能動ゲート４ｎと、
ｐ型の分離ゲート５ｎを、ｐＭＯＳ側にはｐ型の能動ゲ
ート４ｐと、ｎ型の分離ゲート５ｐを用いたＣＭＯＳ集
積回路。これらの能動ゲート、分離ゲートを、ゲート電
極の加工前に不純物を導入することにより形成する。
む集積回路を実現する。 【解決手段】ｎＭＯＳ側にはｎ型の能動ゲート４ｎと、
ｐ型の分離ゲート５ｎを、ｐＭＯＳ側にはｐ型の能動ゲ
ート４ｐと、ｎ型の分離ゲート５ｐを用いたＣＭＯＳ集
積回路。これらの能動ゲート、分離ゲートを、ゲート電
極の加工前に不純物を導入することにより形成する。
Description
【０００１】
【発明が属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特にＭＯＳトランジスタを常時オフ
状態となるようにバイアスして用いてなる所謂「分離ト
ランジスタ」を含む半導体集積回路およびその製造方法
に関する。
の製造方法に関し、特にＭＯＳトランジスタを常時オフ
状態となるようにバイアスして用いてなる所謂「分離ト
ランジスタ」を含む半導体集積回路およびその製造方法
に関する。
【０００２】
【従来の技術】この種の分離トランジスタを含む従来の
ＣＭＯＳ集積回路の断面構成を図４に模式的に示す。な
お、分離トランジスタは、半導体集積回路において素子
分離に通常用いられるフィールド酸化膜に代わって２個
のトランジスタの拡散領域間にゲート領域が配置されて
なるもので、そのゲート（「分離ゲート」ともいう）は
分離トランジスタがオフ状態（非導通状態）となるよう
にバイアスされる。
ＣＭＯＳ集積回路の断面構成を図４に模式的に示す。な
お、分離トランジスタは、半導体集積回路において素子
分離に通常用いられるフィールド酸化膜に代わって２個
のトランジスタの拡散領域間にゲート領域が配置されて
なるもので、そのゲート（「分離ゲート」ともいう）は
分離トランジスタがオフ状態（非導通状態）となるよう
にバイアスされる。
【０００３】図４を参照して、ｐ型シリコン基板７の中
にはｎ型ウエル８が形成されており、ｐ型シリコン基板
７とｎ型ウエル８の表面にはフィールド酸化膜９が形成
されている。そして、ｐ型シリコン基板７の表面にはゲ
ート酸化膜１２を介してｎ型の能動ゲート４ｎとｎ型の
分離ゲート１１ｎが、これらを挟む形のｎ型のソース、
ドレイン１０ｎと共に形成されており、ｎＭＯＳトラン
ジスタを構成している。
にはｎ型ウエル８が形成されており、ｐ型シリコン基板
７とｎ型ウエル８の表面にはフィールド酸化膜９が形成
されている。そして、ｐ型シリコン基板７の表面にはゲ
ート酸化膜１２を介してｎ型の能動ゲート４ｎとｎ型の
分離ゲート１１ｎが、これらを挟む形のｎ型のソース、
ドレイン１０ｎと共に形成されており、ｎＭＯＳトラン
ジスタを構成している。
【０００４】また、ｎ型ウエル８の表面にはゲート酸化
膜１２を介してｐ型の能動ゲート４ｐとｐ型の分離ゲー
ト１１ｐが、これらを挟む形のｐ型のソース、ドレイン
１０ｐと共に形成されており、ｐＭＯＳトランジスタを
構成している。
膜１２を介してｐ型の能動ゲート４ｐとｐ型の分離ゲー
ト１１ｐが、これらを挟む形のｐ型のソース、ドレイン
１０ｐと共に形成されており、ｐＭＯＳトランジスタを
構成している。
【０００５】図４に示すように、ｎＭＯＳ側の分離ゲー
ト１１ｎは接地線ＧＮＤに、ｐＭＯＳ側の分離ゲート１
１ｐは電源線Ｖｄｄに接続されており、分離トランジス
タは共に常にオフ状態になるようにバイアスされてい
る。このようにして、ゲート長と同じ分離幅の素子分離
が実現されることになる。
ト１１ｎは接地線ＧＮＤに、ｐＭＯＳ側の分離ゲート１
１ｐは電源線Ｖｄｄに接続されており、分離トランジス
タは共に常にオフ状態になるようにバイアスされてい
る。このようにして、ゲート長と同じ分離幅の素子分離
が実現されることになる。
【０００６】図５（Ａ）〜図５（Ｃ）は従来例の分離ト
ランジスタを含むＣＭＯＳ集積回路の製造方法の主要工
程を工程順に説明するための平面図である。なお、図４
は、図５（Ｃ）のａ−ａ′線に沿った断面を示してい
る。
ランジスタを含むＣＭＯＳ集積回路の製造方法の主要工
程を工程順に説明するための平面図である。なお、図４
は、図５（Ｃ）のａ−ａ′線に沿った断面を示してい
る。
【０００７】まず、図５（Ａ）に示すように、ｎＭＯＳ
側の活性領域１ｎ、およびｐＭＯＳ側の活性領域１ｐ、
ｎＭＯＳ側の能動ゲート４ｎ、分離ゲート１１ｎ、およ
びｐＭＯＳ側の能動ゲート４ｐ、分離ゲート１１ｐが形
成される。
側の活性領域１ｎ、およびｐＭＯＳ側の活性領域１ｐ、
ｎＭＯＳ側の能動ゲート４ｎ、分離ゲート１１ｎ、およ
びｐＭＯＳ側の能動ゲート４ｐ、分離ゲート１１ｐが形
成される。
【０００８】この時点では、いずれの能動ゲート、分離
ゲートにも不純物は導入されていない。
ゲートにも不純物は導入されていない。
【０００９】次に、図５（Ｂ）に示すように、ｎＭＯＳ
側のソース、ドレイン注入領域６ｎに選択的にｎ型不純
物がイオン注入されて、ｎＭＯＳ側のソース、ドレイン
１０ｎが形成され、同時にｎＭＯＳ側の能動ゲート４ｎ
と分離ゲート１１ｎにもｎ型不純物が導入される。
側のソース、ドレイン注入領域６ｎに選択的にｎ型不純
物がイオン注入されて、ｎＭＯＳ側のソース、ドレイン
１０ｎが形成され、同時にｎＭＯＳ側の能動ゲート４ｎ
と分離ゲート１１ｎにもｎ型不純物が導入される。
【００１０】さらに、図５（Ｃ）に示すように、ｐＭＯ
Ｓ側のソース、ドレイン注入領域６ｐに選択的にｐ型不
純物がイオン注入されて、ｐＭＯＳ側のソース、ドレイ
ン１０ｐが形成され、同時にｐＭＯＳ側の能動ゲート４
ｐと分離ゲート１１ｐにもｐ型不純物が導入される。
Ｓ側のソース、ドレイン注入領域６ｐに選択的にｐ型不
純物がイオン注入されて、ｐＭＯＳ側のソース、ドレイ
ン１０ｐが形成され、同時にｐＭＯＳ側の能動ゲート４
ｐと分離ゲート１１ｐにもｐ型不純物が導入される。
【００１１】このようにして、図４で説明した分離トラ
ンジスタを含む従来のＣＭＯＳ集積回路が形成される。
ンジスタを含む従来のＣＭＯＳ集積回路が形成される。
【００１２】
【発明が解決しようとする課題】上記従来例に係る分離
トランジスタは、能動トランジスタと同じ導電型のゲー
ト電極を有しており、分離トランジスタのしきい値電圧
と能動トランジスタのしきい値電圧は互いに等しい。
トランジスタは、能動トランジスタと同じ導電型のゲー
ト電極を有しており、分離トランジスタのしきい値電圧
と能動トランジスタのしきい値電圧は互いに等しい。
【００１３】このため、低電圧化に伴って能動トランジ
スタのしきい値電圧を下げたとき、同時に、分離トラン
ジスタのしきい値電圧も下がることになる。しかしなが
ら、トランジスタのオフ電流はしきい値電圧の低下と共
に指数関数的に増大するため、分離トランジスタのしき
い値電圧の低下により、素子分離特性が劣化することに
なる。
スタのしきい値電圧を下げたとき、同時に、分離トラン
ジスタのしきい値電圧も下がることになる。しかしなが
ら、トランジスタのオフ電流はしきい値電圧の低下と共
に指数関数的に増大するため、分離トランジスタのしき
い値電圧の低下により、素子分離特性が劣化することに
なる。
【００１４】これは、分離トランジスタと能動トランジ
スタが、同じ導電型のゲート電極を有していることに起
因する問題であり、上記従来例のような製造方法を採用
する限り避けられないものである。
スタが、同じ導電型のゲート電極を有していることに起
因する問題であり、上記従来例のような製造方法を採用
する限り避けられないものである。
【００１５】従って、本発明は上記従来技術の問題点を
解消し、素子分離特性にすぐれた分離トランジスタを含
む集積回路を提供することを目的とする。
解消し、素子分離特性にすぐれた分離トランジスタを含
む集積回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、第一導電型の半導体基板表面に形成さ
れ、ゲート絶縁膜を介して形成された第二導電型のゲー
ト電極と、前記第二導電型のゲート電極を挟んで形成さ
れた第二導電型のソース及びドレインとにより構成され
る能動素子と、前記第一導電型の半導体基板表面に、前
記ゲート絶縁膜を介して形成された第一導電型のゲート
電極と、前記第一導電型のゲート電極を挟んで形成され
た第二導電型のソース及びドレインとにより構成される
分離素子と、を備えたことを特徴とする半導体装置を提
供する。
め、本発明は、第一導電型の半導体基板表面に形成さ
れ、ゲート絶縁膜を介して形成された第二導電型のゲー
ト電極と、前記第二導電型のゲート電極を挟んで形成さ
れた第二導電型のソース及びドレインとにより構成され
る能動素子と、前記第一導電型の半導体基板表面に、前
記ゲート絶縁膜を介して形成された第一導電型のゲート
電極と、前記第一導電型のゲート電極を挟んで形成され
た第二導電型のソース及びドレインとにより構成される
分離素子と、を備えたことを特徴とする半導体装置を提
供する。
【００１７】また、本発明は、第一導電型の半導体基板
表面にゲート絶縁膜を介して半導体膜を形成した後、能
動素子形成領域には第二導電型の不純物を、分離素子形
成領域には第一導電型の不純物を導入し、この後前記半
導体膜を加工して第一導電型および第二導電型のゲート
電極を形成することを特徴とする半導体装置の製造方法
を提供する。
表面にゲート絶縁膜を介して半導体膜を形成した後、能
動素子形成領域には第二導電型の不純物を、分離素子形
成領域には第一導電型の不純物を導入し、この後前記半
導体膜を加工して第一導電型および第二導電型のゲート
電極を形成することを特徴とする半導体装置の製造方法
を提供する。
【００１８】本発明によれば、半導体基板の素子分離に
用いられる分離トランジスタのゲート（分離ゲート）の
導電型が能動ゲートの導電型と逆に設定されているた
め、分離ゲートのしきい値電圧が能動ゲートのしきい値
電圧に比べて、これらの仕事関数差に相当する１Ｖ程高
くなっている。これは１０桁以上のオフ電流の低減に対
応し、素子分離特性が大幅に改善する。
用いられる分離トランジスタのゲート（分離ゲート）の
導電型が能動ゲートの導電型と逆に設定されているた
め、分離ゲートのしきい値電圧が能動ゲートのしきい値
電圧に比べて、これらの仕事関数差に相当する１Ｖ程高
くなっている。これは１０桁以上のオフ電流の低減に対
応し、素子分離特性が大幅に改善する。
【００１９】
【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に説明する。
して以下に説明する。
【００２０】図１は、本発明の一実施形態に係る分離ト
ランジスタを含むＣＭＯＳ集積回路の構成を説明するた
めの断面図である。
ランジスタを含むＣＭＯＳ集積回路の構成を説明するた
めの断面図である。
【００２１】図１を参照して、ｐ型シリコン基板７の中
にはｎ型ウエル８が形成され、ｐ型シリコン基板７とｎ
型ウエル８の表面にはフィールド酸化膜９が形成されて
いる。そして、ｐ型シリコン基板７の表面にはゲート酸
化膜１２を介してｎ型の能動ゲート４ｎとｐ型の分離ゲ
ート５ｎが、これらを挟む形のｎ型のソース、ドレイン
１０ｎと共に形成されており、ｎＭＯＳトランジスタを
構成している。
にはｎ型ウエル８が形成され、ｐ型シリコン基板７とｎ
型ウエル８の表面にはフィールド酸化膜９が形成されて
いる。そして、ｐ型シリコン基板７の表面にはゲート酸
化膜１２を介してｎ型の能動ゲート４ｎとｐ型の分離ゲ
ート５ｎが、これらを挟む形のｎ型のソース、ドレイン
１０ｎと共に形成されており、ｎＭＯＳトランジスタを
構成している。
【００２２】また、ｎ型ウエル８の表面にはゲート酸化
膜１２を介してｐ型の能動ゲート４ｐとｎ型の分離ゲー
ト５ｐが、これらを挟む形のｐ型のソース、ドレイン１
０ｐと共に形成されており、ｐＭＯＳトランジスタを構
成している。ここで、ｎＭＯＳ側の分離ゲート５ｎは接
地線ＧＮＤに、ｐＭＯＳ側の分離ゲート５ｐは電源線Ｖ
ｄｄに接続されており、分離トランジスタは共に常にオ
フ状態になるようにバイアスされている。
膜１２を介してｐ型の能動ゲート４ｐとｎ型の分離ゲー
ト５ｐが、これらを挟む形のｐ型のソース、ドレイン１
０ｐと共に形成されており、ｐＭＯＳトランジスタを構
成している。ここで、ｎＭＯＳ側の分離ゲート５ｎは接
地線ＧＮＤに、ｐＭＯＳ側の分離ゲート５ｐは電源線Ｖ
ｄｄに接続されており、分離トランジスタは共に常にオ
フ状態になるようにバイアスされている。
【００２３】本実施形態においては、図４を参照して説
明した前記従来例と相違して、ｎＭＯＳ側、ｐＭＯＳ側
共に、分離ゲートの導電型が能動ゲートの導電型と逆導
電型とされており、すなわちｎＭＯＳ側の分離ゲート５
ｎの導電型はｐ型、ｐＭＯＳ側の分離ゲート５ｐの導電
型はｎ型とされている。
明した前記従来例と相違して、ｎＭＯＳ側、ｐＭＯＳ側
共に、分離ゲートの導電型が能動ゲートの導電型と逆導
電型とされており、すなわちｎＭＯＳ側の分離ゲート５
ｎの導電型はｐ型、ｐＭＯＳ側の分離ゲート５ｐの導電
型はｎ型とされている。
【００２４】したがって、ｎＭＯＳ側、ｐＭＯＳ側共
に、分離ゲートのしきい値電圧は能動ゲートのしきい値
電圧に比べて、これらの仕事関数の差に相当する約１Ｖ
高くなっている。これは１０桁以上のオフ電流の低減に
対応し、素子分離特性が大幅に改善されることになる。
に、分離ゲートのしきい値電圧は能動ゲートのしきい値
電圧に比べて、これらの仕事関数の差に相当する約１Ｖ
高くなっている。これは１０桁以上のオフ電流の低減に
対応し、素子分離特性が大幅に改善されることになる。
【００２５】図２（Ａ）〜図３（Ｅ）は本発明の一実施
形態に係る分離トランジスタを含むＣＭＯＳ集積回路の
製造方法の主要工程を工程順に説明するための平面図で
ある。なお、図１は、図３（Ｅ）のａ−ａ′線に沿った
断面を示す図である。
形態に係る分離トランジスタを含むＣＭＯＳ集積回路の
製造方法の主要工程を工程順に説明するための平面図で
ある。なお、図１は、図３（Ｅ）のａ−ａ′線に沿った
断面を示す図である。
【００２６】まず、図２（Ａ）に示すように、ｎＭＯＳ
側の活性領域１ｎ、およびｐＭＯＳ側の活性領域１ｐが
形成され、ゲート酸化膜を介して、多結晶シリコン膜を
一様に被着させた後、ｎＭＯＳ側の能動ゲート注入領域
２ｎとｐＭＯＳ側の分離ゲート注入領域３ｐにｎ型の不
純物がイオン注入される。
側の活性領域１ｎ、およびｐＭＯＳ側の活性領域１ｐが
形成され、ゲート酸化膜を介して、多結晶シリコン膜を
一様に被着させた後、ｎＭＯＳ側の能動ゲート注入領域
２ｎとｐＭＯＳ側の分離ゲート注入領域３ｐにｎ型の不
純物がイオン注入される。
【００２７】同様にして、図２（Ｂ）に示すように、ｐ
ＭＯＳ側の能動ゲート注入領域２ｐとｎＭＯＳ側の分離
ゲート注入領域３ｎにｐ型の不純物がイオン注入され
る。
ＭＯＳ側の能動ゲート注入領域２ｐとｎＭＯＳ側の分離
ゲート注入領域３ｎにｐ型の不純物がイオン注入され
る。
【００２８】次に、図２（Ｃ）に示すように、多結晶シ
リコン膜を加工して、ｎＭＯＳ側の能動ゲート４ｎと分
離ゲート５ｎ、ｐＭＯＳ側の能動ゲート４ｐと分離ゲー
ト５ｐが形成される。この時点で全ての能動ゲート、及
び分離ゲートに不純物が導入されている。
リコン膜を加工して、ｎＭＯＳ側の能動ゲート４ｎと分
離ゲート５ｎ、ｐＭＯＳ側の能動ゲート４ｐと分離ゲー
ト５ｐが形成される。この時点で全ての能動ゲート、及
び分離ゲートに不純物が導入されている。
【００２９】次に、図３（Ｄ）に示すように、ｎＭＯＳ
側のソース、ドレイン注入領域６ｎに選択的にｎ型不純
物がイオン注入されて、ｎＭＯＳ側のソース、ドレイン
１０ｎが形成され、同時にｎＭＯＳ側の能動ゲート４ｎ
と分離ゲート５ｎにもｎ型不純物が導入される。
側のソース、ドレイン注入領域６ｎに選択的にｎ型不純
物がイオン注入されて、ｎＭＯＳ側のソース、ドレイン
１０ｎが形成され、同時にｎＭＯＳ側の能動ゲート４ｎ
と分離ゲート５ｎにもｎ型不純物が導入される。
【００３０】同様にして、図３（Ｅ）に示すように、ｐ
ＭＯＳ側のソース、ドレイン注入領域６ｐに選択的にｐ
型不純物がイオン注入されて、ｐＭＯＳ側のソース、ド
レイン１０ｐが形成され、同時にｐＭＯＳ側の能動ゲー
ト４ｐと分離ゲート５ｐにもｐ型不純物が導入される。
ＭＯＳ側のソース、ドレイン注入領域６ｐに選択的にｐ
型不純物がイオン注入されて、ｐＭＯＳ側のソース、ド
レイン１０ｐが形成され、同時にｐＭＯＳ側の能動ゲー
ト４ｐと分離ゲート５ｐにもｐ型不純物が導入される。
【００３１】ここで、ｎＭＯＳ側の分離ゲート５ｎをｐ
型に、ｐＭＯＳ側の分離ゲート５ｐをｎ型に保つために
は、図２（Ｂ）、図２（Ａ）に示す工程において分離ゲ
ート注入領域３ｎ、３ｐへ導入する不純物は、それぞれ
図３（Ｄ）、図３（Ｅ）に示す工程においてソース、ド
レイン注入領域６ｎ、６ｐへ導入する不純物を上回る量
でなければならない。
型に、ｐＭＯＳ側の分離ゲート５ｐをｎ型に保つために
は、図２（Ｂ）、図２（Ａ）に示す工程において分離ゲ
ート注入領域３ｎ、３ｐへ導入する不純物は、それぞれ
図３（Ｄ）、図３（Ｅ）に示す工程においてソース、ド
レイン注入領域６ｎ、６ｐへ導入する不純物を上回る量
でなければならない。
【００３２】このようにして、図１に示す本実施形態に
係る分離トランジスタを含むＣＭＯＳ集積回路が形成さ
れる。すなわち、本実施形態に係る分離トランジスタを
含むＣＭＯＳ集積回路は、ゲート電極のパターン形成前
に高々２回のフォトリソグラフィ（ＰＲ）工程を追加す
るだけで製造可能とされ、ｎＭＯＳ側の分離ゲートには
ｐ型不純物を導入し、ｐＭＯＳ側の分離ゲートにはｎ型
不純物を導入することにより、例えばｎＭＯＳではｎ+
ポリシリコン（能動ゲート４ｎ）とｐ+ポリシリコン
（分離ゲート５ｎ）の仕事関数の差（ポリシリコンのバ
ンドギャップの大きさ）だけ分離ゲート５ｎのしきい値
電圧が能動ゲート４ｎよりも高くなり、最小分離幅で分
離能力の高い素子分離を実現するとともに、製造工程の
複雑化、コストの増大を抑制している。
係る分離トランジスタを含むＣＭＯＳ集積回路が形成さ
れる。すなわち、本実施形態に係る分離トランジスタを
含むＣＭＯＳ集積回路は、ゲート電極のパターン形成前
に高々２回のフォトリソグラフィ（ＰＲ）工程を追加す
るだけで製造可能とされ、ｎＭＯＳ側の分離ゲートには
ｐ型不純物を導入し、ｐＭＯＳ側の分離ゲートにはｎ型
不純物を導入することにより、例えばｎＭＯＳではｎ+
ポリシリコン（能動ゲート４ｎ）とｐ+ポリシリコン
（分離ゲート５ｎ）の仕事関数の差（ポリシリコンのバ
ンドギャップの大きさ）だけ分離ゲート５ｎのしきい値
電圧が能動ゲート４ｎよりも高くなり、最小分離幅で分
離能力の高い素子分離を実現するとともに、製造工程の
複雑化、コストの増大を抑制している。
【００３３】
【発明の効果】以上説明したように、本発明の集積回路
によれば、分離ゲートの導電型が能動ゲートの導電型と
逆に設定されている（すなわちｎＭＯＳ側の分離ゲート
の導電型がｐ型、ｐＭＯＳ側の分離ゲートの導電型がｎ
型とされている）ため、分離ゲートのしきい値電圧が能
動ゲートのしきい値電圧に比べて、これらの仕事関数差
に相当する１Ｖ程高くなっている。これは１０桁以上の
オフ電流の低減に対応し、本発明によれば、素子分離特
性が大幅に改善されることになる。また、本発明の集積
回路によれば、能動ゲート及び分離ゲートに、ゲート電
極の加工前に不純物を導入することによって実現され、
最小分離幅で分離能力の高い素子分離を実現するという
効果を有する。
によれば、分離ゲートの導電型が能動ゲートの導電型と
逆に設定されている（すなわちｎＭＯＳ側の分離ゲート
の導電型がｐ型、ｐＭＯＳ側の分離ゲートの導電型がｎ
型とされている）ため、分離ゲートのしきい値電圧が能
動ゲートのしきい値電圧に比べて、これらの仕事関数差
に相当する１Ｖ程高くなっている。これは１０桁以上の
オフ電流の低減に対応し、本発明によれば、素子分離特
性が大幅に改善されることになる。また、本発明の集積
回路によれば、能動ゲート及び分離ゲートに、ゲート電
極の加工前に不純物を導入することによって実現され、
最小分離幅で分離能力の高い素子分離を実現するという
効果を有する。
【図１】本発明の一実施形態に係る半導体集積回路を説
明するための断面図である。
明するための断面図である。
【図２】本発明の一実施形態に係る半導体集積回路の製
造方法を工程順に説明するための平面図である。
造方法を工程順に説明するための平面図である。
【図３】本発明の一実施形態に係る半導体集積回路の製
造方法を工程順に説明するための平面図である。
造方法を工程順に説明するための平面図である。
【図４】従来の分離トランジスタを含むＣＭＯＳ集積回
路を説明するための断面図である。
路を説明するための断面図である。
【図５】従来の分離トランジスタを含むＣＭＯＳ集積回
路の製造方法を工程順に説明するための平面図である。
路の製造方法を工程順に説明するための平面図である。
１ｎ ｎＭＯＳ側活性領域 １ｐ ｐＭＯＳ側活性領域 ２ｎ ｎＭＯＳ側能動ゲート注入領域 ２ｐ ｐＭＯＳ側能動ゲート注入領域 ３ｎ ｎＭＯＳ側分離ゲート注入領域 ３ｐ ｐＭＯＳ側分離ゲート注入領域 ４ｎ ｎＭＯＳ側能動ゲート ４ｐ ｐＭＯＳ側能動ゲート ５ｎ ｎＭＯＳ側分離ゲート ５ｐ ｐＭＯＳ側分離ゲート ６ｎ ｎＭＯＳ側ソース、ドレイン注入領域 ６ｐ ｐＭＯＳ側ソース、ドレイン注入領域 ７ ｐ型シリコン基板 ８ ｎ型ウエル ９ フィールド酸化膜 １０ｎ ｎＭＯＳ側ソース、ドレイン １０ｐ ｐＭＯＳ側ソース、ドレイン １１ｎ ｎＭＯＳ側分離ゲート １１ｐ ｐＭＯＳ側分離ゲート １２ ゲート酸化膜
Claims (4)
- 【請求項１】第一導電型の半導体基板表面に形成され、
ゲート絶縁膜を介して形成された第二導電型のゲート電
極と、前記第二導電型のゲート電極を挟んで形成された
第二導電型のソース及びドレインとにより構成される能
動素子と、 前記第一導電型の半導体基板表面に、前記ゲート絶縁膜
を介して形成された第一導電型のゲート電極と、前記第
一導電型のゲート電極を挟んで形成された第二導電型の
ソース及びドレインとにより構成される分離素子と、 を備えたことを特徴とする半導体装置。 - 【請求項２】第一導電型の半導体基板表面にゲート絶縁
膜を介して半導体膜を形成した後、能動素子形成領域に
は第二導電型の不純物を、分離素子形成領域には第一導
電型の不純物をそれぞれ導入し、 この後前記半導体膜を加工して第一導電型および第二導
電型のゲート電極を形成することを特徴とする半導体装
置の製造方法。 - 【請求項３】半導体基板の表面又は前記半導体基板に形
成されたウエルの表面に形成される能動素子を分離する
ための分離素子における半導体膜からなるゲート電極の
形成領域に前記半導体基板又は前記ウエルの導電型と同
一導電型の不純物を導入し、 前記分離素子のゲート電極に導入された前記半導体基板
又は前記ウエルの導電型と同一導電型の前記不純物が、
前記能動素子のソース及びドレイン領域に導入される不
純物（前記半導体基板又はウエルの導電型と逆導電型）
を上回る量とされ、 前記分離素子のしきい値電圧を前記能動素子のしきい値
電圧よりも所定電位高めるようにしたことを特徴とする
半導体装置。 - 【請求項４】第一導電型の半導体基板表面と前記半導体
基板に形成される第二導電型のウエル表面にゲート絶縁
膜を介して半導体膜を形成した後、 前記ウエル上の前記半導体膜の能動素子のゲート形成領
域と、前記半導体基板上の前記半導体膜の分離素子のゲ
ート形成領域に第一導電型の不純物を導入し、 前記半導体基板上の前記半導体膜の能動素子のゲート形
成領域と前記ウエル上の前記半導体膜の分離素子のゲー
ト形成領域に第二導電型の不純物を導入し、 前記半導体膜をパターン形成した後、 前記半導体基板表面、及び前記ウエル表面の前記能動素
子のソース・ドレイン形成領域に第二導電型、及び第一
導電型の不純物をそれぞれ導入し、 前記半導体基板表面、及び前記ウエル表面における前記
分離素子のゲート領域をそれぞれ第一、第二の導電型に
保つように前記不純物の導入量を制御したことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7227093A JP2907070B2 (ja) | 1995-08-11 | 1995-08-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7227093A JP2907070B2 (ja) | 1995-08-11 | 1995-08-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0955437A true JPH0955437A (ja) | 1997-02-25 |
| JP2907070B2 JP2907070B2 (ja) | 1999-06-21 |
Family
ID=16855388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7227093A Expired - Lifetime JP2907070B2 (ja) | 1995-08-11 | 1995-08-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2907070B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016516301A (ja) * | 2013-03-13 | 2016-06-02 | クアルコム，インコーポレイテッド | ダミーゲートで分割された連続活性領域を有する金属酸化物半導体（ｍｏｓ）分離方式および関連する方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60169163A (ja) * | 1984-02-13 | 1985-09-02 | Hitachi Ltd | 半導体装置 |
| JPS61248459A (ja) * | 1985-04-25 | 1986-11-05 | Nippon Telegr & Teleph Corp <Ntt> | 相補形ｍｉｓ半導体集積回路 |
| JPH022666A (ja) * | 1987-12-23 | 1990-01-08 | Texas Instr Inc <Ti> | 分離能力を高めたｍｏｓトランジスタ |
-
1995
- 1995-08-11 JP JP7227093A patent/JP2907070B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60169163A (ja) * | 1984-02-13 | 1985-09-02 | Hitachi Ltd | 半導体装置 |
| JPS61248459A (ja) * | 1985-04-25 | 1986-11-05 | Nippon Telegr & Teleph Corp <Ntt> | 相補形ｍｉｓ半導体集積回路 |
| JPH022666A (ja) * | 1987-12-23 | 1990-01-08 | Texas Instr Inc <Ti> | 分離能力を高めたｍｏｓトランジスタ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016516301A (ja) * | 2013-03-13 | 2016-06-02 | クアルコム，インコーポレイテッド | ダミーゲートで分割された連続活性領域を有する金属酸化物半導体（ｍｏｓ）分離方式および関連する方法 |
| US9997617B2 (en) | 2013-03-13 | 2018-06-12 | Qualcomm Incorporated | Metal oxide semiconductor (MOS) isolation schemes with continuous active areas separated by dummy gates and related methods |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2907070B2 (ja) | 1999-06-21 |
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