【発明の詳細な説明】
薄膜半導体部品の側面をパッシベーション処理する方法
本発明の課題は、半導体部品、特に、薄膜トランジスタ（ＴＦＴ）の側面をパ
ッシベーション処理し、オフ状態の導電性を低下させることができる方法である
。このパッシベーション処理は、特に、ドライブ回路（ドライバ）が選択的に集
積化された液晶フラットスクリーンに使用されるＴＦＴの製造工程に好適である
。本発明の他の課題は、かかる製造工程を用いて得られるスクリーンである。
液晶フラットスクリーンは、行と列の形に配置され、各々がスイッチングデバ
イスにより制御され、光学特性がその両端に亘る電界の値の関数として変えられ
る液晶を閉じ込める２個の電極を有する多数の電気光学セル（画素又はピクチャ
ー素子）により構成される。上記の画素は、スイッチングデバイスのオンとオフ
を切り換える行（選択線）と、スイッチングデバイスがオン状態であるときに、
表示されるべきデータ信号に対応する電極の端子に印加される電圧を伝達する列
（データ線）とを用いる周辺ドライブ電子部品を使用してアドルス指定される。
電極、スイッチングデバイス、行及び列は、同一の基板プレート上に堆積させ
られ、エッチング処理される。これらは、スクリーンの能動性マトリックスを構
成する。周辺ドライブ回路は、それ自体を反応性マトリックスを収容する基板上
に集積化させる方が有利である。
上記のスクリーンは一般的に以下の如く製造される。集積されたドライブ回路
技術の場合に、能動性マトリックス（電極、電極ドライブトランジスタ、周辺ア
ドレス指定回路への接続線）と、周辺アドレス指定回路は、非導電性又はパッシ
ベーション処理された（例
えば、投写型スクリーンの場合にガラス製の）基板プレート上に堆積、エッチン
グされる。次いで、較正された厚さのスペーサが、能動性マトリックスを収容す
る基板プレートと補助電極を収容する受板との間に、スクリーンの全体に亘って
固定された一定の厚さを維持すべく生成される。液晶がかくして得られた容積中
に真空下で採り入れられ、組立体は接着性接合により封止される。
ある種の液晶スクリーンの場合に、画素電極を制御するため、及び／又は、周
辺ドライブ回路用のスイッチングデバイスとして利用されるスイッチングデバイ
スは、逆向きに設けられたＴＦＴトランジスタ、即ち、ソース及びドレインの下
で基板上にゲートを直に有するＴＦＴトランジスタである。上記のＴＦＴトラン
ジスタのタイプの中の一つを製造する工程は、図１ａ乃至１ｄに示される。ＴＦ
Ｔトランジスタを生成する金属２のレベルが、絶縁性基板プレート１の上に堆積
させられ、エッチングされる（図１ａ）。例えば、シリコン窒化物（ＳｉＮ）の
ような絶縁体層３が基板プレート１の全体に堆積させられ、次いで、アモルファ
スシリコンα−Ｓｉの半導体レベル４及びｎ＋型ドープ半導体レベル５（α−Ｓ
ｉ−ｎ＋）が堆積、エッチングされる。これにより、この工程の同一段階中にエ
ッチングされた層４及び５により形成された半導体メサが生成される（図１ｂ）
。ＴＦＴトランジスタのソース６及びドレイン７を生成するため、金属層が堆積
、エッチングされる（図１ｃ）。ソース６及びドレイン７により被覆されていな
いドープされた半導体レベル５（α−Ｓｉ−ｎ＋）の部分は除去される（図１ｄ
）。
オフの状態で、ＴＦＴトランジスタが逆向きにバイアスされたとき、ドープさ
れた半導体層５が担体注入を阻止し得るので、ソース６とドレイン７の間のリー
ク電流Ｉｏｆｆはできる限り小さくされる。しかし、かかる構造を用いる場合に
、メサの側面４１及び４２は、ドープされた半導体層５により被覆されず、担体
がその側面を通過して半導体レベル４の中に注入され、その結果として、リーク
電流Ｉｏｆｆが非常に負側のゲート電圧Ｖｇに対し増加する。ゲート電圧Ｖｇの
関数としてソース／トルイン電流Ｉｓｄの曲線８を表わす図２は、図１の例に適
用された原理を示す。この例の場合、電流Ｉｓｄ（縦軸）は、ゲート電圧Ｖｇ（
横軸）が最大２０ボルトに達する正であるとき、１０-6Ａのオーダー（オン状態
）であり、ゲート電圧Ｖｇが負であるとき、１０-12乃至１０-1Ａのオーダーで
ある。曲線の一部分８’は、図１ｄの場合の電流Ｉｄｓの値を表わす。半導体４
の側面４２上にドープされた半導体が無いので、電流Ｉｓｄの値は増加し、部分
８”は、ドープされた半導体レベル５がある場合の電流Ｉｓｄの所望の値を表わ
す。
上記の欠点を解決するため、従来幾つかの解決方法が提案されている。第１の
方法は、ドープされた半導体層５が半導体レベル４だけにより形成されたメサを
完全に覆うように、ドープされた半導体層５を堆積、エッチングすることからな
る。この解決方法は、堆積、ホトリソグラフィ、及び、エッチングを製造工程に
追加する。同様に、第２の解決方法は、図１の製造工程においてメサのエッチン
グ後に、半導体４／ドープされた半導体５のメサの側面４１及び４２上のＳｉＯ2
、ＳｉＮ、又は、ＳｉＯxＮyタイプの絶縁体の堆積、ホトリソグラフィ、及び
、エッチングの中間段階を組み込む。この解決方法は、絶縁体をエッチングする
ため監視されるべき重大なアライメントのため、複雑な付加的段階を工程に追加
する。
本発明の解決方法によれば、従来技術の解決方法により提案されているような
複雑な付加的段階を必要とすることなく、簡単、かつ、経済的な製造工程により
、上記の従来技術の工程により得られるリーク電流と同じ、或いは、少なくとも
使用される電圧範囲が十分に小さい非常に小さいリーク電流を得ることが可能に
なる。
特に、本発明は、少なくとも一つの半導体レベルを含むメサが生成される間に
、例えば、順方向又は逆方向に設けられたトランジス
タ、或いは、ダイオードのような薄膜半導体部品を製造する方法に係り、エッチ
ング処理中に使用されたマスクを除去する前に、メサの半導体レベルのエッチン
グ処理された面をパッシベーション処理する段階を含むことを特徴とする。この
マスクは、酸化されるべきではない上記半導体の一部分を保護し、メサのホトエ
ッチング中に生成される（例えば、メサをエッチングするため使用される樹脂で
ある）。
本発明の他の重要な特徴は、面を酸化させるパッシベーション技術が樹脂に破
壊作用を及ぼす付加的な特性を有するので、メサの半導体レベルの面のパッシベ
ーション処理と同じ段階の間に、メサをエッチングするため使用される樹脂を除
去してもよい点である。
本発明は、更に、上記の特徴の中の一つが製造工程に組み込まれた液晶スクリ
ーンに関する。
添付図面によって示された以下の説明を読むことにより、本発明がより明瞭に
理解され、かつ、他の利点が明らかになる。
上記の図１ａ乃至１ｄは、逆向きに設けられたＴＦＴトランジスタを製造する
従来技術の工程を表わす図である。
上記の図２は、図１の例に従って製造されたＴＦＴトランジスタの場合に、ソ
ース／ドルイン電流Ｉｄｓの曲線をゲート電圧Ｖｇの値の関数として表わす図で
ある。
図３ａ乃至３ｄは、本発明による逆向きに設けられたＴＦＴトランジスタを製
造する工程の段階を表わす図である。
図４は、本発明による順方向に設けられたＴＦＴトランジスタを製造する工程
の段階を表わす図である。
図５ａは、従来技術に従って製造されたデバイスの断面図である。
図５ｂは、図５ａに示されたデバイスと同一タイプの本発明に従って製造され
たダイオードの断面図である。
明瞭さのため、種々の図において同一の構成要素には同一の参照番号が付けら
れる。
図３ａは、製造段階の最初で、図１ａ乃至１ｄの例により製造されたタイプの
逆向きに設けられたＴＦＴトランジスタの断面を表わす。ゲートレベル２は、基
板１上に堆積させられ、エッチングされ（図３ａ）、絶縁体レベル３が、絶縁体
上に堆積させられ、半導体レベル４／ドープされた半導体レベル５のメサがエッ
チングされる（図３ｂ）。メサをエッチングするため使用された樹脂の部分９を
除去する前に、メサの側面４１及び４２が、例えば、プラズマ装置内でＯ2、Ｎ2
又はＮＯ2タイプのガスを用いてエッチングされた基板プレートに破壊作用を及
ぼすことにより、酸化、窒化、又は、オキシナイトライド処理によってパッシベ
ーション処理される。樹脂９により保護されない半導体レベル４の側壁は、かく
して、ＳｉＯx、ＳｉＮx又はＳｉＯxＯyを夫々に用いて、所望の厚さ、典型的に
１００乃至５００Åにパッシベーション処理される。このパッシベーションの後
、樹脂（図３ｃ）が除去され、完全なＴＦＴトランジスタを生成するため、導電
性材料からなるソース６及びドレイン７が、堆積、エッチングされる（図３ｄ）
。かくして、高価又は冗長な段階を工程に追加することなく、リーク電流Ｉｏｆ
ｆがこの絶縁性層により非常に多量に低減される。
パッシベーションと樹脂除去の段階が同時に行われることにより時間が節約さ
れる利点が得られる。この例の場合、樹脂エッチングの最後に、樹脂の上面は表
面酸化処理が施され、ＢＨＦタイプの標準的なクリーニングが必要である。上記
の操作は、何れにしても、プレートを清浄するため工程の最後に行われるべきで
あり、付加的な段階は追加されない。
シリコン酸化物のバンドギャップは９ｅＶのオーダーであり、一方、窒化物の
バンドギャップは５ｅＶのオーダーであるため、ＴＦＴトランジスタの側面をパ
ッシベーション処理する層は、酸化物障
壁である方が好ましい。しかし、オキシナイトライド層は、半導体との非常に良
好な境界をなし、かつ、半導体をＯ2で酸化することにより得られた層の質より
も良質の層が得られるため、オキシナイトライド層が有利である。マツダ アツ
シ他による論文“一酸化二窒素プラズマを利用した水素含有アモルファスシリコ
ンの新しい酸化処理”（１９９２年８月１７日の応用物理学レター６１）には、
かかる処理がその利点と共に記載されている。
半導体の側面をパッシベーション処理するため種々の方法が使用される。例え
ば、樹脂を除去するため使用されるタイプの従来の“アッシャー(asher)”プラ
ズマを利用してもよい。好ましくは、使用ガスは流量が５ｓｃｃｍのＯ2又はＮ2
Ｏであり、各ガスに対し、電力が６００乃至１２００Ｗ、圧力が７００乃至１５
００ｍＴ、間隔が２０乃至６０分、温度が８０乃至１２０℃である。
別の実現可能な方法は、電力が０．２乃至０．３Ｗｃｍ-2に対応した６００乃
至８００Ｗ、圧力が１０ｍＴのオーダー、間隔が５乃至２０分のＯ2による反応
性イオンエッチング（ＲＩＥ）である。
メサの側面は、２００°Ｃを超える温度、１００ｍＴのオーダーの圧力、６０
０秒までのオーダーの間隔、及び、Ｎ2Ｏガスによりドライプラズマエッチング
反応部（ホットウォール形ドライエッチャー）内でパッシベーション処理がされ
てもよい。
上記の本発明による工程は、順方向に設けられたＴＦＴトランジスタ、即ち、
基板プレートとグリッドの間にソース及びトルインを有するＴＦＴトランジスタ
の製造にも適用される。図４は、順方向に設けられたＴＦＴトランジスタの断面
図である。かかるトランジスタは、三つのマスキングレベルだけを用いて得られ
る。ソース１０及びドルイン１１が基板プレート１上で堆積、エッチングされ（
第１のマスク）、第１の半導体レベル及び第２の絶縁体レベル１３を含むメサが
生成され（第２のマスク）、ゲート導電体レベル１４が堆積、エッチングされる
（第３のマスク）。ゲート導電体レベ
ル１４と直に接触した半導体レベル１２の側壁１５及び１６からなる臨界領域が
現れる。あらゆる短絡の危険性は、上記の領域をパッシベーション処理し、製造
工程において本発明に従ってメサのエッチング処理の後に付加的な段階を追加す
ることにより除去される。この段階は、上記の如く、図４のＴＦＴトランジスタ
の側面を酸化、窒化又はオキシナイトライド処理するため、メサのエッチング処
理中に利用された樹脂を使用する。
本発明の方法は、ダイオードの製造にも適用される。図５ａは従来のピンダイ
オードの断面図である。ｎ形ドープされた半導体層２０上の半導体層２１（例え
ば、α−Ｓｉ又はＳｉＧｅ）及びｐ形ドープされた半導体層２２の上に重なるメ
サが絶縁性基板プレート１上に生成される。絶縁体レベル２３が堆積、エッチン
グされ、次いで、導電性接点２４が最後のｐ形ドープされた半導体レベル２２と
接触するよう堆積、エッチングされる。メサの側面と導電性レベル２４の間の絶
縁が不足する問題が生じ、真性半導体側で、不所望の電流が二つの電極の間に供
給される。上記の如く、ダイオードの製造工程の間に、メサのエッチング処理中
に使用され、その上部に残された樹脂が、本発明の上記の段階に従って酸化、窒
化又はオキシナイトライド処理による側面２５及び２６のパッシベーション処理
のため使用される。かくして、パッシベーション層２７及び２８を表わす図５ｂ
に示されているように、複雑な付加的な段階を追加することなく、２重の絶縁体
が生成され、或いは、側面をパッシベーション処理することにより、絶縁体レベ
ル２３を堆積、エッチングすることからなる製造工程の段階を削除したままで単
一の絶縁体が生成される。
本発明は、薄膜半導体タイプの部品、特に、液晶スクリーンを使用するフラッ
トスクリーン用の同一の基板プレート上に選択的に集積された順方向又は逆方向
に設けられたトランジスタと、画素電極の制御装置及び周辺ドライブ回路を構成
するダイオードを製造する
あらゆる工程に適用される。Detailed Description of the Invention
Method of passivating side surface of thin film semiconductor component
The object of the present invention is to reduce the side surface of semiconductor components, especially thin film transistors (TFTs).
It is a method that can reduce the conductivity in the off state by performing a passivation process.
. This passivation process is performed by the drive circuit (driver) selectively.
Suitable for manufacturing process of TFT used for stacked liquid crystal flat screen
. Another subject of the invention is a screen obtained using such a manufacturing process.
Liquid crystal flat screens are arranged in rows and columns, each with a switching device.
Controlled by the chair, the optical properties are changed as a function of the value of the electric field across it.
A large number of electro-optical cells (pixels or pictures) with two electrodes that confine the liquid crystal
Element). The above pixels are switching devices on and off
Line (selection line) to switch the and when the switching device is in the ON state,
A column carrying a voltage applied to the terminals of the electrodes corresponding to the data signal to be displayed
Peripheral drive with (data lines) and electronic components are specified using Adolus.
Electrodes, switching devices, rows and columns should be deposited on the same substrate plate.
And is etched. These form the active matrix of the screen.
To achieve. Peripheral drive circuits are themselves on the substrate containing the reactive matrix.
It is more advantageous to integrate them into.
The above screen is generally manufactured as follows. Integrated drive circuit
In the case of technology, active matrix (electrode, electrode drive transistor, peripheral
The connection lines to the dressing circuit) and the peripheral addressing circuit are non-conductive or passivated.
Processed by ivation (example
For example, in the case of a projection screen, it is deposited and etched on the substrate plate (made of glass).
Will be A calibrated thickness of the spacer then houses the active matrix
Between the base plate and the receiving plate that houses the auxiliary electrode,
Produced to maintain a fixed and constant thickness. Liquid crystal in volume thus obtained
, And the assembly is sealed with an adhesive bond.
In the case of some liquid crystal screens, to control the pixel electrodes and / or
Switching device used as a switching device for edge drive circuits
Is the TFT transistor provided in the opposite direction, that is, below the source and drain.
Is a TFT transistor having a gate directly on the substrate. TFT TFT above
The process of manufacturing one of the types of transistors is shown in Figures 1a-1d. TF
Level of metal 2 producing T-transistor deposited on insulating substrate plate 1
And etched (FIG. 1a). For example, of silicon nitride (SiN)
An insulator layer 3 such as is deposited over the substrate plate 1 and then the amorphous layer
Silicon α-Si semiconductor level 4 and n + type doped semiconductor level 5 (α-S
i−n +) is deposited and etched. This ensures that during the same step of this process,
A semiconductor mesa formed by the etched layers 4 and 5 is produced (FIG. 1b).
. Metal layer is deposited to create source 6 and drain 7 of TFT transistor
, Etched (FIG. 1c). Not covered by source 6 and drain 7
The portion of undoped semiconductor level 5 (α-Si-n +) is removed (FIG. 1d).
).
In the off state, when the TFT transistor is reverse biased, it will be doped.
The semiconductor layer 5 which has been isolated may prevent carrier injection, so that the leakage between the source 6 and the drain 7 is prevented.
Current Ioff is made as small as possible. However, when using such a structure
, The sides 41 and 42 of the mesa are not covered by the doped semiconductor layer 5,
Is injected into the semiconductor level 4 through its side surface, resulting in leakage.
The current Ioff increases with respect to the gate voltage Vg on the very negative side. Of gate voltage Vg
FIG. 2, which represents the curve 8 of the source / torque-in current Isd as a function, is suitable for the example of FIG.
The principle used is shown. In the case of this example, the current Isd (vertical axis) is the gate voltage Vg (
When the (horizontal axis) is positive reaching a maximum of 20 volts, 10-6A order (ON state
), And when the gate voltage Vg is negative, 10-12Through 10-1On the order of A
is there. The portion 8'of the curve represents the value of the current Ids for the case of Figure 1d. Semiconductor 4
Since there is no doped semiconductor on the side surface 42 of the, the value of the current Isd increases,
8 ″ represents the desired value of the current Isd in the presence of doped semiconductor level 5.
You.
In order to solve the above drawbacks, several solutions have been proposed in the past. First
The method comprises a mesa in which the doped semiconductor layer 5 is formed only by the semiconductor level 4.
It consists of depositing and etching the doped semiconductor layer 5 so as to completely cover it.
You. This solution uses deposition, photolithography, and etching as manufacturing processes.
to add. Similarly, the second solution is to etch the mesas in the manufacturing process of FIG.
SiO 2 on the sides 41 and 42 of the mesa 4 / doped semiconductor 5 after2
, SiN or SiOxNyType of insulator deposition, photolithography, and
, Incorporating an intermediate stage of etching. This solution etches the insulator
Add complex additional steps to the process due to critical alignments that must be monitored
I do.
According to the solution of the present invention, as proposed by the solution of the prior art
Simple and economical manufacturing process without the need for complicated additional steps
, The same as the leakage current obtained by the above-mentioned prior art process, or at least
Allows for very small leakage currents with sufficiently small voltage range used
Become.
In particular, the present invention provides a method for producing a mesa that includes at least one semiconductor level.
, For example, a transistor provided in the forward or reverse direction
, Or a method of manufacturing a thin film semiconductor component such as a diode.
Mesa semiconductor level etch prior to removing the mask used during the etching process.
Characterized in that it comprises the step of passivating the treated surface. this
The mask protects the portion of the semiconductor that should not be oxidized and causes the photo of the mesa.
Generated during etching (for example, with the resin used to etch the mesas
is there).
Another important feature of the present invention is that the passivation technology that oxidizes the surface breaks the resin.
It has the additional property of having a destructive effect, so that it can be used to passivate semiconductor-level surfaces of mesas.
The resin used to etch the mesas was removed during the same steps as the isolation process.
It's a good point to leave.
The present invention further provides a liquid crystal screen in which one of the above features is incorporated in a manufacturing process.
About
The invention will be more clearly understood by reading the following description given by the accompanying drawings.
Understood and other benefits will become apparent.
FIGS. 1a to 1d above manufacture a reverse mounted TFT transistor.
It is a figure showing the process of a prior art.
The above FIG. 2 shows a case where the TFT transistor manufactured according to the example of FIG.
FIG. 3 is a diagram showing the curve of the source / drain current Ids as a function of the value of the gate voltage Vg.
is there.
3a to 3d show an inverted TFT transistor according to the present invention.
It is a figure showing the step of the manufacturing process.
FIG. 4 shows a process of manufacturing a TFT transistor provided in a forward direction according to the present invention.
It is a figure showing the stage of.
FIG. 5a is a cross-sectional view of a device manufactured according to the prior art.
Figure 5b is manufactured according to the present invention of the same type as the device shown in Figure 5a.
FIG. 3 is a cross-sectional view of the diode.
For clarity, identical components are labeled with the same reference numbers in the various figures.
It is.
FIG. 3a shows, at the beginning of the manufacturing stage, of the type manufactured according to the example of FIGS.
The cross section of the TFT transistor provided in the opposite direction is shown. Gate level 2 is
Deposited on plate 1 and etched (Fig. 3a), insulator level 3 is insulator
The semiconductor level 4 / doped semiconductor level 5 mesas deposited above are etched.
(Fig. 3b). The portion 9 of the resin used to etch the mesas
Prior to removal, the side surfaces 41 and 42 of the mesa are, for example,2, N2
Or NO2The destructive effect on the substrate plate etched with the type of gas.
Passivation by oxidation, nitriding, or oxynitride treatment
Processed. The side wall of the semiconductor level 4 which is not protected by the resin 9 is
Then SiOx, SiNxOr SiOxOyTo the desired thickness, typically
It is passivated to 100 to 500Å. After this passivation
, The resin (Fig. 3c) is removed to create a complete TFT transistor, so the conductivity
Source 6 and drain 7 made of a conductive material are deposited and etched (FIG. 3d).
. Thus, leakage current Iof can be increased without adding expensive or redundant steps to the process.
f is greatly reduced by this insulating layer.
Concurrent passivation and resin removal steps save time
The advantage is obtained. In this example, the top surface of the resin is exposed at the end of the resin etching.
It is surface oxidized and requires standard BHF type cleaning. the above
Operation should be done at the end of the process to clean the plate anyway.
Yes, no additional steps are added.
The band gap of silicon oxide is on the order of 9 eV, while the
Since the bandgap is on the order of 5 eV, the side surface of the TFT transistor is
The layer to be passivated is an oxide barrier.
It is preferably a wall. However, the oxynitride layer is very good with semiconductors.
It forms a good boundary and O semiconductor2From the quality of the layer obtained by oxidation with
An oxynitride layer is advantageous because a high quality layer can be obtained. Mazda Atsu
Shi et al., "Hydrogen-containing amorphous silicon using nitrous oxide plasma"
"New oxidation treatment of metals" (Applied Physics Letter 61 of August 17, 1992)
Such a process is described along with its advantages.
Various methods are used to passivate the sides of the semiconductor. example
For example, conventional “asher” plastics of the type used to remove resin.
You may use Zuma. Preferably, the gas used is O 2 with a flow rate of 5 sccm.2Or N2
O, the power is 600 to 1200 W, and the pressure is 700 to 15 for each gas.
00 mT, the interval is 20 to 60 minutes, and the temperature is 80 to 120 ° C.
Another feasible method is that the power is 0.2-0.3 Wcm-2Corresponding to 600
Up to 800 W, pressure is on the order of 10 mT, interval is 5 to 20 minutes O2Reaction by
It is a characteristic ion etching (RIE).
The side of the mesa has a temperature of over 200 ° C, a pressure of the order of 100 mT, 60
Interval on the order of 0 seconds and N2Dry plasma etching with O gas
Passivated inside the reaction part (hot wall type dry etcher)
May be.
The above-described process according to the present invention is performed in the forward-direction TFT transistor, that is,
TFT transistor having source and toruin between substrate plate and grid
It also applies to the manufacture of. FIG. 4 is a cross section of a TFT transistor provided in the forward direction.
FIG. Such a transistor is obtained using only three masking levels.
You. The source 10 and the drusin 11 are deposited and etched on the substrate plate 1 (
A first mask), a first semiconductor level and a second insulator level 13
Generated (second mask), gate conductor level 14 deposited and etched
(Third mask). Gate conductor level
The critical region consisting of the sidewalls 15 and 16 of the semiconductor level 12 in direct contact with the
appear. Any short-circuit risk, passivated areas above
In the process, an additional step is added after the mesa etching process according to the present invention.
To be removed. At this stage, as described above, the TFT transistor of FIG.
The side surface of the mesa is subjected to oxidation, nitriding or oxynitride treatment.
The resin used in the process is used.
The method of the invention also applies to the manufacture of diodes. Figure 5a shows a conventional pin die
It is sectional drawing of an ode. The semiconductor layer 21 on the n-doped semiconductor layer 20 (e.g.
.Alpha.-Si or SiGe) and p-type doped semiconductor layer 22.
Are produced on the insulating substrate plate 1. Insulator level 23 deposited, etched
Conductive contact 24 and then with the last p-doped semiconductor level 22.
Deposited and etched to contact. The gap between the side of the mesa and the conductivity level 24
This causes a shortage of edges, causing an undesired current to flow between the two electrodes on the intrinsic semiconductor side.
Be paid. As described above, during the manufacturing process of the diode, during the etching process of the mesa.
The resin used in the above process and remaining on top of it is oxidized and nitrified according to the above steps of the invention.
Passivation of sides 25 and 26 by phosphating or oxynitride treatment
Used for Thus, FIG. 5b representing the passivation layers 27 and 28.
As shown in, double insulation without the addition of complex additional steps
Are generated, or the side surface is passivated so that the insulator level is
Without removing the steps of the manufacturing process that consist of depositing and etching
An insulator is produced.
The present invention is directed to thin film semiconductor type components, and in particular
Forward or reverse, selectively integrated on the same substrate plate for the screen
And the transistor provided in the pixel and the pixel electrode controller and peripheral drive circuit
Manufacture a diode
It is applied to every process.
【手続補正書】特許法第１８４条の８
【提出日】１９９６年４月１１日
【補正内容】
明細書
薄膜半導体部品の側面をパッシベーション処理する方法
本発明の課題は、半導体部品、特に、薄膜トランジスタ（ＴＦＴ）の側面をパ
ッシベーション処理し、オフ状態の導電性を低下させることができる方法である
。このパッシベーション処理は、特に、ドライブ回路（ドライバ）が選択的に集
積化された液晶フラットスクリーンに使用されるＴＦＴの製造工程に好適である
。本発明の他の課題は、かかる製造工程を用いて得られるスクリーンである。
液晶フラットスクリーンは、行と列の形に配置され、各々がスイッチングデバ
イスにより制御され、光学特性がその両端に亘る電界の値の関数として変えられ
る液晶を閉じ込める２個の電極を有する多数の電気光学セル（画素又はピクチャ
ー素子）により構成される。上記の画素は、スイッチングデバイスのオンとオフ
を切り換える行（選択線）と、スイッチングデバイスがオン状態であるときに、
表示されるべきデータ信号に対応する電極の端子に印加される電圧を伝達する列
（データ線）とを用いる周辺ドライブ電子部品を使用してアドレス指定される。
電極、スイッチングデバイス、行及び列は、同一の基板プレート上に堆積させ
られ、エッチング処理される。これらは、スクリーンの能動性マトリックスを構
成する。周辺ドライブ回路は、それ自体を反応性マトリックスを収容する基板上
に集積化させる方が有利である。
上記のスクリーンは一般的に以下の如く製造される。集積されたドライブ回路
技術の場合に、能動性マトリックス（電極、電極ドライブトランジスタ、周辺ア
ドレス指定回路への接続線）と、周辺アドレス指定回路は、非導電性又はパッシ
ベーション処理された（例
えば、投写型スクリーンの場合にガラス製の）基板プレート上に堆積、エッチン
グされる。次いで、較正された厚さのスペーサが、能動性マトリックスを収容す
る基板プレートと補助電極を収容する受板との間に、スクリーンの全体に亘って
固定された一定の厚さを維持すべく生成される。液晶がかくして得られた容積中
に真空下で採り入れられ、組立体は接着性接合により封止される。
ある種の液晶スクリーンの場合に、画素電極を制御するため、及び／又は、周
辺ドライブ回路用のスイッチングデバイスとして利用されるスイッチングデバイ
スは、逆向きに設けられたＴＦＴトランジスタ、即ち、ソース及びドレインの下
で基板上にゲートを直に有するＴＦＴトランジスタである。上記のＴＦＴトラン
ジスタのタイプの中の一つを製造する工程は、図１ａ乃至１ｄに示される。ＴＦ
Ｔトランジスタを生成する金属２のレベルが、絶縁性基板プレート１の上に堆積
させられ、エッチングされる（図１ａ）。例えば、シリコン窒化物（ＳｉＮ）の
ような絶縁体層３が基板プレート１の全体に堆積させられ、次いで、アモルファ
スシリコンα−Ｓｉの半導体レベル４及びｎ＋型ドープ半導体レベル５（α−Ｓ
ｉ−ｎ＋）が堆積、エッチングされる。これにより、この工程の同一段階中にエ
ッチングされた層４及び５により形成された半導体メサが生成される（図１ｂ）
。ＴＦＴトランジスタのソース６及びドレイン７を生成するため、金属層が堆積
、エッチングされる（図１ｃ）。ソース６及びトルイン７により被覆されていな
いドープされた半導体レベル５（α−Ｓｉ−ｎ＋）の部分は除去される（図１ｄ
）。
オフの状態で、ＴＦＴトランジスタが逆向きにバイアスされたとき、ドープさ
れた半導体層５が担体注入を阻止し得るので、ソース６とドレイン７の間のリー
ク電流Ｉｏｆｆはできる限り小さくされる。しかし、かかる構造を用いる場合に
、メサの側面４１及び４２は、ドープされた半導体層５により被覆されず、担体
がその側面を通過して半導体レベル４の中に注入され、その結果として、リーク
電流Ｉｏｆｆが非常に負側のゲート電圧Ｖｇに対し増加する。ゲート電圧Ｖｇの
関数としてソース／トルイン電流Ｉｓｄの曲線８を表わす図２は、図１の例に適
用された原理を示す。この例の場合、電流Ｉｓｄ（縦軸）は、ゲート電圧Ｖｇ（
横軸）が最大２０ボルトに達する正であるとき、１０-6Ａのオーダー（オン状態
）であり、ゲート電圧Ｖｇが負であるとき、１０-12乃至１０-1Ａのオーダーで
ある。曲線の一部分８’は、図１ｄの場合の電流Ｉｄｓの値を表わす。半導体４
の側面４２上にドープされた半導体が無いので、電流Ｉｓｄの値は増加し、部分
８”は、ドープされた半導体レベル５がある場合の電流Ｉｓｄの所望の値を表わ
す。
上記の欠点を解決するため、従来幾つかの解決方法が提案されている。第１の
方法は、ドープされた半導体層５が半導体レベル４だけにより形成されたメサを
完全に覆うように、ドープされた半導体層５を堆積、エッチングすることからな
る。この解決方法は、堆積、ホトリソグラフィ、及び、エッチングを製造工程に
追加する。同様に、第２の解決方法は、図１の製造工程においてメサのエッチン
グ後に、半導体４／ドープされた半導体５のメサの側面４１及び４２上のＳｉＯ2
、ＳｉＮ、又は、ＳｉＯxＮyタイプの絶縁体の堆積、ホトリソグラフィ、及び
、エッチングの中間段階を組み込む。この解決方法は、絶縁体をエッチングする
ため監視されるべき重大なアライメントのため、複雑な付加的段階を工程に追加
する。同じタイプの解決方法が、日本国特許抄録の第１７巻、第１５６号（Ｅ−
１３４１）の特許出願第４ ３２１ ２３６号と、日本国特許抄録の第１２巻、
第１８７号（Ｅ−６１５）の特許出願第６２ ２９１ ０５７号に記載されてい
る。
本発明の解決方法によれば、従来技術の解決方法により提案されているような
複雑な付加的段階を必要とすることなく、簡単、かつ、経済的な製造工程により
、上記の従来技術の工程により得られる
リーク電流と同じ、或いは、少なくとも使用される電圧範囲が十分に小さい非常
に小さいリーク電流を得ることが可能になる。
特に、本発明は、薄膜トランジスタ又はダイオードのような半導体部品の製造
方法に係り、少なくとも、
少なくとも一つの半導体層を含む複数の層を基板に堆積させる段階と、
樹脂マスクを堆積させ、メサを生成するため必要とされる層をエッチングする
段階と、
低温の酸化、窒化又はオキシナイトライド処理によりメサの半導体レベルの側
面をパッシベーション処理する段階と、
従来の手段により樹脂マスクを除去する段階とからなる。
このマスクは、酸化されるべきではない上記半導体の一部分を保護し、メサの
ホトエッチング中に生成される（例えば、メサをエッチングするため使用される
樹脂である）。
本発明の他の重要な特徴は、面を酸化させるパッシベーション技術が樹脂に破
壊作用を及ぼす付加的な特性を有するので、メサの半導体レベルの面のパッシベ
ーション処理と同じ段階の間に、メサをエッチングするため使用される樹脂を除
去してもよい点である。
本発明は、更に、上記の特徴の中の一つが製造工程に組み込まれた液晶スクリ
ーンに関する。
添付図面によって示された以下の説明を読むことにより、本発明かより明瞭に
理解され、かつ、他の利点が明らかになる。
上記の図１ａ乃至１ｄは、逆向きに設けられたＴＦＴトランジスタを製造する
従来技術の工程を表わす図である。
上記の図２は、図１の例に従って製造されたＴＦＴトランジスタの場合に、ソ
ース／ドレイン電流Ｉｄｓの曲線をゲート電圧Ｖｇの値の関数として表わす図で
ある。
図３ａ乃至３ｄは、本発明による逆向きに設けられたＴＦＴトラ
ンジスタを製造する工程の段階を表わす図である。
図４は、本発明による順方向に設けられたＴＦＴトランジスタを製造する工程
の段階を表わす図である。
図５ａは、従来技術に従って製造されたデバイスの断面図である。
図５ｂは、図５ａに示されたデバイスと同一タイプの本発明に従って製造され
たダイオードの断面図である。
明瞭さのため、種々の図において同一の構成要素には同一の参照番号が付けら
れる。
図３ａは、製造段階の最初で、図１ａ乃至１ｄの例により製造されたタイプの
逆向きに設けられたＴＦＴトランジスタの断面を表わす。ゲートレベル２は、基
板１上に堆積させられ、エッチングされ（図３ａ）、絶縁体レベル３が、絶縁体
上に堆積させられ、半導体レベル４／ドープされた半導体レベル５のメサがエッ
チングされる（図３ｂ）。メサをエッチングするため使用された樹脂の部分９を
除去する前に、メサの側面４１及び４２が、例えば、プラズマ装置内でＯ2、Ｎ2
又はＮＯ2タイプのガスを用いてエッチングされた基板プレートに破壊作用を及
ぼすことにより、酸化、窒化、又は、オキシナイトライド処理によってパッシベ
ーション処理される。樹脂９により保護されない半導体レベル４の側面は、かく
して、ＳｉＯx、ＳｉＮx又はＳｉＯxＯyを夫々に用いて、所望の厚さ、典型的に
１００乃至５００Åにパッシベーション処理される。このパッシベーションの後
、樹脂（図３ｃ）が除去され、完全なＴＦＴトランジスタを生成するため、導電
性材料からなるソース６及びドレイン７が、堆積、エッチングされる（図３ｄ）
。かくして、高価又は冗長な段階を工程に追加することなく、リーク電流Ｉｏｆ
ｆがこの絶縁性層により非常に多量に低減される。
パッシベーションと樹脂除去の段階が同時に行われることにより時間が節約さ
れる利点が得られる。この例の場合、樹脂エッチング
の最後に、樹脂の上面は表面酸化処理が施され、ＢＨＦタイプの標準的なクリー
ニングが必要である。上記の操作は、何れにしても、プレートを清浄するため工
程の最後に行われるべきであり、付加的な段階は追加されない。
シリコン酸化物のバンドギャップは９ｅＶのオーダーであり、一方、窒化物の
バンドギャップは５ｅＶのオーダーであるため、ＴＦＴトランジスタの側面をパ
ッシベーション処理する層は、酸化物障壁である方が好ましい。しかし、オキシ
ナイトライド層は、半導体との非常に良好な境界をなし、かつ、半導体をＯ2で
酸化することにより得られた層の質よりも良質の層が得られるため、オキシナイ
トライド層が有利である。マツダ アツシ他による論文“一酸化二窒素プラズマ
を利用した水素含有アモルファスシリコンの新しい酸化処理”（１９９２年８月
１７日の応用物理学レター６１、第６巻、第７号、ページ８１６−８１８）には
、かかる処理がその利点と共に記載されている。
半導体の側面をパッシベーション処理するため種々の方法が使用される。例え
ば、樹脂を除去するため使用されるタイプの従来の“アッシャー(asher)”プラ
ズマを利用してもよい。好ましくは、使用ガスは流量が５ｓｃｃｍのＯ2又はＮ2
Ｏであり、各ガスに対し、電力が６００乃至１２００Ｗ、圧力が７００乃至１５
００ｍＴ、間隔が２０乃至６０分、温度が８０乃至１２０℃である。
別の実現可能な方法は、電力が０．２乃至０．３Ｗｃｍ-2に対応した６００乃
至８００Ｗ、圧力が１００ｍＴのオーダー、間隔か５乃至２０分のＯ2による反
応性イオンエッチング（ＲＩＥ）である。
メサの側面は、２００℃を超える温度、１００ｍＴのオーダーの圧力、６００
秒までのオーダーの間隔、及び、Ｎ2Ｏガスによりドライプラズマエッチング反
応部（ホットウォール形ドライエッチャー）内でパッシベーション処理がされて
もよい。
上記の本発明による工程は、順方向に設けられたＴＦＴトランジ
スタ、即ち、基板プレートとグリッドの間にソース及びドルインを有するＴＦＴ
トランジスタの製造にも適用される。図４は、順方向に設けられたＴＦＴトラン
ジスタの断面図である。かかるトランジスタは、三つのマスキングレベルだけを
用いて得られる。ソース１０及びトルイン１１が基板プレート１上で堆積、エッ
チングされ（第１のマスク）、第１の半導体レベル及び第２の絶縁体レベル１３
を含むメサが生成され（第２のマスク）、ゲート導電体レベル１４が堆積、エッ
チングされる（第３のマスク）。ゲート導電体レベル１４と直に接触した半導体
レベル１２の側面１５及び１６からなる臨界領域が現れる。あらゆる短絡の危険
性は、上記の領域をパッシベーション処理し、製造工程において本発明に従って
メサのエッチング処理の後に付加的な段階を追加することにより除去される。こ
の段階は、上記の如く、図４のＴＦＴトランジスタの側面を酸化、窒化又はオキ
シナイトライド処理するため、メサのエッチング処理中に利用された樹脂を使用
する。
本発明の方法は、ダイオードの製造にも適用される。図５ａは従来のピンダイ
オードの断面図である。ｎ形ドープされた半導体層２０上の半導体層２１（例え
ば、α−Ｓｉ又はＳｉＧｅ）及びｐ形ドープされた半導体層２２の上に重なるメ
サが絶縁性基板プレート１上に生成される。絶縁体レベル２３が堆積、エッチン
グされ、次いで、導電性接点２４が最後のｐ形ドープされた半導体レベル２２と
接触するよう堆積、エッチングされる。メサの側面と導電性レベル２４の間の絶
縁が不足する問題が生じ、真性半導体側で、不所望の電流が二つの電極の間に供
給される。上記の如く、ダイオードの製造工程の間に、メサのエッチング処理中
に使用され、その上部に残された樹脂が、本発明の上記の段階に従って酸化、窒
化又はオキシナイトライド処理による側面２５及び２６のパッシベーション処理
のため使用される。かくして、パッシベーション層２７及び２８を表わす図５ｂ
に示されているように、複雑な付加的な段階を追加
することなく、２重の絶縁体が生成され、或いは、側面をパッシベーション処理
することにより、絶縁体レベル２３を堆積、エッチングすることからなる製造工
程の段階を削除したままで単一の絶縁体が生成される。
本発明は、薄膜半導体タイプの部品、特に、液晶スクリーンを使用するフラッ
トスクリーン用の同一の基板プレート上に選択的に集積された順方向又は逆方向
に設けられたトランジスタと、画素電極のドライブ装置及び周辺ドライブ回路を
構成するダイオードを製造するあらゆる工程に適用される。
請求の範囲
１． 少なくとも一つの半導体層（４，１２，２１）を含む複数の層を基板上に
堆積させる段階と、
樹脂マスク（９）を堆積させ、メサを生成するため必要とされる層をエッチン
グする段階と、
低温の酸化、窒化又はオキシナイトライド処理により上記メサ（４，５；１２
；２１）の上記半導体レベル（４，１２，２１）の側面（４１，４２；１５，１
６；２７，１８）をパッシベーション処理する段階と、
従来の手段により上記樹脂マスク（９）を除去する段階とからなる薄膜トラン
ジスタ又はダイオードのような半導体部品を製造する方法。
２． 上記メサ（４，５：１２；２１）の上記半導体レベル（４，１２，２１）
の上記側面（４１，４２；１５，１６；２７，２８）は、Ｏ2又はＮ2Ｏガス中の
プラズマを用いてパッシベーション処理されることを特徴とする請求項１記載の
方法。
３． 上記メサ（４，５；１２；２１）の上記半導体レベル（４，１２，２１）
の上記側面（４１，４２；１５，１６；２７，２８）は、Ｏ2ガスと共に反応性
イオンエッチングを利用するタイプの方法を用いてパッシベーション処理される
ことを特徴とする請求項１記載の方法。
４． 上記メサ（４，５；１２；２１）の上記半導体レベル（４，１２，２１）
の上記側面（４１，４２；１５，１６；２７，２８）は、ドライプラズマエッチ
ング反応器を用いてパッシベーション処理されることを特徴とする請求項１記載
の方法。
５． 上記半導体部品は、順方向又は逆方向の段のトランジスタ、或いは、ダイ
オードであることを特徴とする請求項１乃至４のうちいずれか１項記載の方法。
６． 請求項１乃至５のうちいずれか１項記載の半導体部品を製造する方法を組
み込む製造工程を用いて生成されることを特徴とする液晶フラットスクリーン。[Procedure of Amendment] Article 184-8 of the Patent Act
[Submission date] April 11, 1996
[Correction contents]
Specification
Method of passivating side surface of thin film semiconductor component
The object of the present invention is to reduce the side surface of semiconductor components, especially thin film transistors (TFTs).
It is a method that can reduce the conductivity in the off state by performing a passivation process.
. This passivation process is performed by the drive circuit (driver) selectively.
Suitable for manufacturing process of TFT used for stacked liquid crystal flat screen
. Another subject of the invention is a screen obtained using such a manufacturing process.
Liquid crystal flat screens are arranged in rows and columns, each with a switching device.
Controlled by the chair, the optical properties are changed as a function of the value of the electric field across it.
A large number of electro-optical cells (pixels or pictures) with two electrodes that confine the liquid crystal
Element). The above pixels are switching devices on and off
Line (selection line) to switch the and when the switching device is in the ON state,
A column carrying a voltage applied to the terminals of the electrodes corresponding to the data signal to be displayed
Addressed using peripheral drive electronics (with data lines).
Electrodes, switching devices, rows and columns should be deposited on the same substrate plate.
And is etched. These form the active matrix of the screen.
To achieve. Peripheral drive circuits are themselves on the substrate containing the reactive matrix.
It is more advantageous to integrate them into.
The above screen is generally manufactured as follows. Integrated drive circuit
In the case of technology, active matrix (electrode, electrode drive transistor, peripheral
The connection lines to the dressing circuit) and the peripheral addressing circuit are non-conductive or passivated.
Processed by ivation (example
For example, in the case of a projection screen, it is deposited and etched on the substrate plate (made of glass).
Will be A calibrated thickness of the spacer then houses the active matrix
Between the base plate and the receiving plate that houses the auxiliary electrode,
Produced to maintain a fixed and constant thickness. Liquid crystal in volume thus obtained
, And the assembly is sealed with an adhesive bond.
In the case of some liquid crystal screens, to control the pixel electrodes and / or
Switching device used as a switching device for edge drive circuits
Is the TFT transistor provided in the opposite direction, that is, below the source and drain.
Is a TFT transistor having a gate directly on the substrate. TFT TFT above
The process of manufacturing one of the types of transistors is shown in Figures 1a-1d. TF
Level of metal 2 producing T-transistor deposited on insulating substrate plate 1
And etched (FIG. 1a). For example, of silicon nitride (SiN)
An insulator layer 3 such as is deposited over the substrate plate 1 and then the amorphous layer
Silicon α-Si semiconductor level 4 and n + type doped semiconductor level 5 (α-S
i−n +) is deposited and etched. This ensures that during the same step of this process,
A semiconductor mesa formed by the etched layers 4 and 5 is produced (FIG. 1b).
. Metal layer is deposited to create source 6 and drain 7 of TFT transistor
, Etched (FIG. 1c). Not covered by sauce 6 and toluin 7
The portion of undoped semiconductor level 5 (α-Si-n +) is removed (FIG. 1d).
).
In the off state, when the TFT transistor is reverse biased, it will be doped.
The semiconductor layer 5 which has been isolated may prevent carrier injection, so that the leakage between the source 6 and the drain 7 is prevented.
Current Ioff is made as small as possible. However, when using such a structure
, The sides 41 and 42 of the mesa are not covered by the doped semiconductor layer 5,
Is injected into the semiconductor level 4 through its side surface, resulting in leakage.
The current Ioff increases with respect to the gate voltage Vg on the very negative side. Of gate voltage Vg
FIG. 2, which represents the curve 8 of the source / torque-in current Isd as a function, is suitable for the example of FIG.
The principle used is shown. In the case of this example, the current Isd (vertical axis) is the gate voltage Vg (
When the (horizontal axis) is positive reaching a maximum of 20 volts, 10-6A order (ON state
), And when the gate voltage Vg is negative, 10-12Through 10-1On the order of A
is there. The portion 8'of the curve represents the value of the current Ids for the case of Figure 1d. Semiconductor 4
Since there is no doped semiconductor on the side surface 42 of the, the value of the current Isd increases,
8 ″ represents the desired value of the current Isd in the presence of doped semiconductor level 5.
You.
In order to solve the above drawbacks, several solutions have been proposed in the past. First
The method comprises a mesa in which the doped semiconductor layer 5 is formed only by the semiconductor level 4.
It consists of depositing and etching the doped semiconductor layer 5 so as to completely cover it.
You. This solution uses deposition, photolithography, and etching as manufacturing processes.
to add. Similarly, the second solution is to etch the mesas in the manufacturing process of FIG.
SiO 2 on the sides 41 and 42 of the mesa 4 / doped semiconductor 5 after2
, SiN or SiOxNyType of insulator deposition, photolithography, and
, Incorporating an intermediate stage of etching. This solution etches the insulator
Add complex additional steps to the process due to critical alignments that must be monitored
I do. The same type of solution is described in Japanese Patent Abstracts, Volume 17, No. 156 (E-
1341), Patent Application No. 4 321 236, and Japanese Patent Abstracts, Volume 12,
187 (E-615) in patent application 62 291 057.
You.
According to the solution of the present invention, as proposed by the solution of the prior art
Simple and economical manufacturing process without the need for complicated additional steps
Obtained by the above prior art process
The same as the leakage current, or at least the voltage range used is sufficiently small.
It is possible to obtain a very small leak current.
In particular, the invention relates to the manufacture of semiconductor components such as thin film transistors or diodes.
At least depending on the method,
Depositing a plurality of layers on the substrate, the layers including at least one semiconductor layer;
Deposit a resin mask and etch the layers needed to create mesas
Stages and
Mesa semiconductor side by low temperature oxidation, nitriding or oxynitride treatment
The step of passivating the surface,
Removing the resin mask by conventional means.
This mask protects the portion of the semiconductor that should not be oxidized,
Generated during photoetching (eg, used to etch mesas
Is a resin).
Another important feature of the present invention is that the passivation technology that oxidizes the surface breaks the resin.
It has the additional property of having a destructive effect, so that it can be used to passivate semiconductor-level surfaces of mesas.
The resin used to etch the mesas was removed during the same steps as the isolation process.
It's a good point to leave.
The present invention further provides a liquid crystal screen in which one of the above features is incorporated in a manufacturing process.
About
The invention will be more clearly understood by reading the following description shown by the accompanying drawings.
Understood and other benefits will become apparent.
FIGS. 1a to 1d above manufacture a reverse mounted TFT transistor.
It is a figure showing the process of a prior art.
The above FIG. 2 shows a case where the TFT transistor manufactured according to the example of FIG.
3 is a diagram showing a curve of the source / drain current Ids as a function of the value of the gate voltage Vg.
is there.
3a to 3d show an inverted TFT transistor according to the present invention.
FIG. 6 is a diagram showing a stage of a process for manufacturing a transistor.
FIG. 4 shows a process of manufacturing a TFT transistor provided in a forward direction according to the present invention.
It is a figure showing the stage of.
FIG. 5a is a cross-sectional view of a device manufactured according to the prior art.
Figure 5b is manufactured according to the present invention of the same type as the device shown in Figure 5a.
FIG. 3 is a cross-sectional view of the diode.
For clarity, identical components are labeled with the same reference numbers in the various figures.
It is.
FIG. 3a shows, at the beginning of the manufacturing stage, of the type manufactured according to the example of FIGS.
The cross section of the TFT transistor provided in the opposite direction is shown. Gate level 2 is
Deposited on plate 1 and etched (Fig. 3a), insulator level 3 is insulator
The semiconductor level 4 / doped semiconductor level 5 mesas deposited above are etched.
(Fig. 3b). The portion 9 of the resin used to etch the mesas
Prior to removal, the side surfaces 41 and 42 of the mesa are, for example,2, N2
Or NO2The destructive effect on the substrate plate etched with the type of gas.
Passivation by oxidation, nitriding, or oxynitride treatment
Processed. The side surface of the semiconductor level 4 which is not protected by the resin 9 is
Then SiOx, SiNxOr SiOxOyTo the desired thickness, typically
It is passivated to 100 to 500Å. After this passivation
, The resin (Fig. 3c) is removed to create a complete TFT transistor, so the conductivity
Source 6 and drain 7 made of a conductive material are deposited and etched (FIG. 3d).
. Thus, leakage current Iof can be increased without adding expensive or redundant steps to the process.
f is greatly reduced by this insulating layer.
Concurrent passivation and resin removal steps save time
The advantage is obtained. In this case, resin etching
At the end of the process, the top surface of the resin is surface-oxidized and a standard BHF-type clean
Need training. In any case, the above operation is not necessary to clean the plate.
It should be done at the end of the process, no additional steps are added.
The band gap of silicon oxide is on the order of 9 eV, while the
Since the bandgap is on the order of 5 eV, the side surface of the TFT transistor is
The passivation layer is preferably an oxide barrier. But Oxy
The nitride layer forms a very good boundary with the semiconductor, and2so
Oxidation gives a better quality layer than the quality of the layer obtained by oxidation.
A triad layer is advantageous. A paper by Atsushi Mazda et al. "Nitric oxide plasma"
A New Oxidation Treatment of Hydrogen-Containing Amorphous Silicon Using "(August 1992)
17th Applied Physics Letter 61, Volume 6, Issue 7, pages 816-818)
, Such processing is described along with its advantages.
Various methods are used to passivate the sides of the semiconductor. example
For example, conventional “asher” plastics of the type used to remove resin.
You may use Zuma. Preferably, the gas used is O 2 with a flow rate of 5 sccm.2Or N2
O, the power is 600 to 1200 W, and the pressure is 700 to 15 for each gas.
00 mT, the interval is 20 to 60 minutes, and the temperature is 80 to 120 ° C.
Another feasible method is that the power is 0.2-0.3 Wcm-2Corresponding to 600
Up to 800W, pressure on the order of 100mT, interval or 5 to 20 minutes O2Anti by
Reactive ion etching (RIE).
The side of the mesa has a temperature of over 200 ° C, a pressure of the order of 100 mT, and 600
Interval on the order of seconds and N2Dry plasma etching with O gas
Passivated inside the Obe part (hot wall type dry etcher)
Good.
The above-described process according to the present invention is applied to the TFT transistor provided in the forward direction.
Star, ie, TFT having source and drain between substrate plate and grid
It is also applied to the manufacture of transistors. Figure 4 shows the TFT transistor installed in the forward direction.
It is a sectional view of a register. Such a transistor has only three masking levels
Obtained by using. The source 10 and the toluin 11 are deposited on the substrate plate 1,
(First mask), first semiconductor level and second insulator level 13
A mesa containing is generated (second mask), the gate conductor level 14 is deposited, the
(Third mask). Semiconductor in direct contact with gate conductor level 14
A critical region appears, consisting of sides 15 and 16 of level 12. Risk of any short circuit
According to the present invention, in the manufacturing process, the above-mentioned region is passivated.
It is removed by adding an additional step after the mesa etching process. This
In the step of, the side surface of the TFT transistor of FIG. 4 is oxidized, nitrided, or oxidized as described above.
Uses the resin used during the mesa etching process for the cinnitride process
I do.
The method of the invention also applies to the manufacture of diodes. Figure 5a shows a conventional pin die
It is sectional drawing of an ode. The semiconductor layer 21 on the n-doped semiconductor layer 20 (e.g.
.Alpha.-Si or SiGe) and p-type doped semiconductor layer 22.
Are produced on the insulating substrate plate 1. Insulator level 23 deposited, etched
Conductive contact 24 and then with the last p-doped semiconductor level 22.
Deposited and etched to contact. The gap between the side of the mesa and the conductivity level 24
This causes a shortage of edges, causing an undesired current to flow between the two electrodes on the intrinsic semiconductor side.
Be paid. As described above, during the manufacturing process of the diode, during the etching process of the mesa.
The resin used in the above process and remaining on top of it is oxidized and nitrified according to the above steps of the invention.
Passivation of sides 25 and 26 by phosphating or oxynitride treatment
Used for Thus, FIG. 5b representing the passivation layers 27 and 28.
Add complex additional steps, as shown in
Double insulators or passivated sides without
By depositing and etching the insulator level 23.
A single insulator is produced with few steps removed.
The present invention is directed to thin film semiconductor type components, and in particular
Forward or reverse, selectively integrated on the same substrate plate for the screen
The transistor provided in the, the drive device for the pixel electrode and the peripheral drive circuit
It is applied to all processes of manufacturing the constituent diodes.
The scope of the claims
1. A plurality of layers including at least one semiconductor layer (4, 12, 21) on a substrate
The stage of depositing,
Deposit a resin mask (9) and etch the layers needed to create mesas.
And the stage of
The above-mentioned mesa (4,5; 12) is treated by low temperature oxidation, nitriding or oxynitride treatment.
21), the side surfaces (41, 42; 15, 1) of the semiconductor level (4, 12, 21)
6; 27, 18) and passivating,
A thin film transistor comprising the step of removing the resin mask (9) by conventional means.
Method of manufacturing semiconductor components such as transistors or diodes.
2. The semiconductor level (4, 12, 21) of the mesa (4,5: 12; 21)
The side surface (41, 42; 15, 16; 27, 28) of2Or N2In O gas
The passivation process is performed using plasma, according to claim 1.
Method.
3. The semiconductor level (4, 12, 21) of the mesa (4,5; 12; 21)
The side surface (41, 42; 15, 16; 27, 28) of2Reactive with gas
Passivated using a type of method that utilizes ion etching
The method according to claim 1, wherein:
4. The semiconductor level (4, 12, 21) of the mesa (4,5; 12; 21)
The above side surfaces (41, 42; 15, 16; 27, 28) of the
The method according to claim 1, wherein the passivation treatment is performed using a ring reactor.
the method of.
5. The semiconductor component is a transistor in a forward or reverse stage or a die.
Method according to any one of claims 1 to 4, characterized in that it is an ode.
6. A method for manufacturing a semiconductor component according to any one of claims 1 to 5 is incorporated.
A liquid crystal flat screen characterized by being produced using a see-through manufacturing process.