FR2719416A1 - Process for passivation of the sides of a thin-film semiconductor component. - Google Patents
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Abstract
Description
d-1 2719416d-1 2719416
PROCEDE DE PASSIVATION DES FLANCS D'UN COMPOSANT PROCESS FOR PASSIVATING THE SIDES OF A COMPONENT
SEMICONDUCTEUR A COUCHES MINCESTHIN FILM SEMICONDUCTOR
La présente invention a pour objet un procédé de passivation des flancs d'un composant semiconducteur et en particulier d'un transistor à couches minces (TFT pour Thin Film Transistor en langue anglaise) permettant de réduire la conduction dans l'état bloquant. Ce procédé de passivation est particulièrement bien adapté aux procédés de fabrication de TFT utilisés dans les écrans plats à cristaux liquides à circuits de commande (drivers) intégrés ou non intégrés. La présente invention a aussi pour objet un écran obtenu par un tel procédé de fabrication. Un écran plat à cristaux liquides est constitué d'un certain nombre de cellules électro-optiques (pixels pour "picture elements") arrangées en lignes et colonnes, commandées chacune par un dispositif de commutation et comportant deux électrodes encadrant un cristal liquide dont les propriétés optiques sont modifiées en fonction de la valeur du champ qui le traverse. L'adressage par l'électronique de commande périphérique de ces pixels s'effectue par l'intermédiaire des lignes (lignes de sélection) qui commandent l'état passant et non- passant des dispositifs de commutation, et des colonnes (lignes de données) transmettant, lorsque le dispositif de commutation est passant, la tension à appliquer aux bornes des électrodes correspondant au signal de The present invention relates to a process for passivation of the sides of a semiconductor component and in particular of a thin film transistor (TFT for Thin Film Transistor in English) making it possible to reduce conduction in the blocking state. This passivation process is particularly well suited to the TFT manufacturing processes used in liquid crystal flat screens with integrated or non-integrated driver circuits. The present invention also relates to a screen obtained by such a manufacturing process. A flat liquid crystal screen consists of a number of electro-optical cells (pixels for "picture elements") arranged in rows and columns, each controlled by a switching device and comprising two electrodes framing a liquid crystal whose properties optics are modified according to the value of the field which passes through it. The addressing by the peripheral control electronics of these pixels is effected by means of the lines (selection lines) which control the on and non-on state of the switching devices, and of the columns (data lines). transmitting, when the switching device is on, the voltage to be applied across the electrodes corresponding to the signal
données à afficher.data to display.
Les électrodes, les dispositifs de commutation, les lignes et les colonnes sont déposés et gravés sur une même plaque substrat. Ils constituent la matrice active de l'écran. Avantageusement, les circuits de commande périphériques sont eux aussi intégrés sur la plaque substrat The electrodes, the switching devices, the lines and the columns are deposited and etched on the same substrate plate. They constitute the active matrix of the screen. Advantageously, the peripheral control circuits are also integrated on the substrate plate
comportant la matrice active.comprising the active matrix.
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La fabrication de tels écrans s'effectue généralement de la manière suivante: sur une plaque-substrat non-conductrice ou passivée (par exemple en verre dans le cas d'écran à projection) sont déposés et gravés la matrice active (les électrodes, les transistors de commande des électrodes, les lignes de connexions aux circuits d'adressages périphériques) et les circuits d'adressage périphériques dans le cas d'une technologie à circuits de commande intégrés. Puis, des cales d'épaisseurs calibrées sont réalisées de manière à maintenir une épaisseur fixée et constante sur tout l'écran, entre la plaque substrat comportant la matrice active, et la contre plaque comportant la ou les contre-électrodes. Le cristal liquide va être introduit sous vide dans le The manufacture of such screens is generally carried out in the following manner: on a non-conductive or passivated substrate plate (for example in glass in the case of projection screen) are deposited and engraved the active matrix (the electrodes, the electrode control transistors, connection lines to peripheral address circuits) and peripheral address circuits in the case of integrated control circuit technology. Then, calibrated shims are made so as to maintain a fixed and constant thickness over the entire screen, between the substrate plate comprising the active matrix, and the counter plate comprising the counter-electrode (s). The liquid crystal will be introduced under vacuum into the
volume ainsi obtenu et l'ensemble scellé par un joint de colle. volume thus obtained and the whole sealed with an adhesive joint.
Dans certains écrans à cristaux liquides, on utilise comme dispositifs de commutation commandant les électrodes de pixels et/ou comme dispositifs de commutation des circuits de commande périphériques, des transistors TFT étagés inverses, c'est à dire, des transistors TFT comportant la grille directement sur le substrat, sous les source et drain. Un procédé de fabrication d'un de ces types de In certain liquid crystal displays, as switching devices controlling the pixel electrodes and / or as switching devices of the peripheral control circuits, reverse staged TFT transistors, that is to say TFT transistors comprising the gate directly on the substrate, under the source and drain. A method of manufacturing one of these types of
transistors TFT est représenté sur les figures la à ld. Sur une plaque- TFT transistors is shown in Figures la to ld. On a plate-
substrat isolante 1, est déposé puis gravé un niveau de métal 2 réalisant la grille du transistor TFT (figure la). Une couche d'isolant 3, comme par exemple du nitrure de silicium (SiN), est déposée sur l'ensemble de la plaque substrat 1 puis un niveau semiconducteur 4 de Silicium amorphe a-Si et un niveau semiconducteur dopé n + 5 (a-Si-n +) sont déposés et gravés. On réalise ainsi une mesa semiconductrice formée des couches 4 et 5 gravées au cours de la même étape du procédé (figure lb). Une couche métallique est ensuite déposée et gravée de manière à réaliser les source 6 et drain 7 du transistor TFT (figure lc). La partie du niveau semiconducteur dopée 5 (a-Si-n+) non recouverte par les source 6 et insulating substrate 1, is deposited and then etched a metal level 2 forming the gate of the TFT transistor (FIG. 1a). An insulating layer 3, such as for example silicon nitride (SiN), is deposited on the whole of the substrate plate 1 then a semiconductor level 4 of amorphous silicon a-Si and a n + 5 doped semiconductor level (a -If-n +) are deposited and engraved. This produces a semiconductor mesa formed of layers 4 and 5 etched during the same process step (Figure lb). A metal layer is then deposited and etched so as to produce the source 6 and drain 7 of the TFT transistor (FIG. 1c). The part of the doped semiconductor level 5 (a-Si-n +) not covered by the sources 6 and
drain 7 est éliminée (figure ld).drain 7 is eliminated (Figure 1d).
Dans l'état bloqué, la couche semiconductrice dopée 5 permet de bloquer l'injection de porteurs lorsque le transistor TFT est polarisé en In the blocked state, the doped semiconductor layer 5 makes it possible to block the injection of carriers when the TFT transistor is polarized in
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inverse, afin que le courant de fuite loff entre les source 6 et drain 7 soit le plus faible possible. Or, sur une telle structure, les flancs 41 et 42 de la mesa ne sont pas recouverts par la couche de semiconducteur dopée , et il y a injection de porteurs par ses flancs dans le niveau semiconducteur 4, la conséquence étant que le courant de fuite loff augmente pour des tensions de grille Vg très négatives. La figure 2 représentant la courbe 8 courant source-drain Isd en fonction de la tension de grille Vg, illustre ce principe appliqué à l'exemple de la figure 1. Dans cet exemple, le courant Isd (en ordonnée) est de l'ordre 10-6 A (état passant) lorsque la tension de grille Vg (en abscisse) est positive jusqu'à 20 Volts, et de l'ordre de 10-12 à 10-14 A (état bloqué) lorsque la tension de grille Vg est négative. La partie 8' de la courbe représente les valeurs du courant Ids dans le cas de la figure 1. d. Les valeurs du courant Isd augmentent alors du fait de l'absence de semiconducteur dopé sur le flanc 42 du semiconducteur 4, la partie 8" représentant les valeurs souhaitées du courant Isd dans le cas o il y a un niveau reverse, so that the leakage current loff between the source 6 and drain 7 is as low as possible. However, on such a structure, the flanks 41 and 42 of the mesa are not covered by the doped semiconductor layer, and there is injection of carriers by its flanks in the semiconductor level 4, the consequence being that the leakage current loff increases for very negative gate voltages Vg. FIG. 2 representing the curve 8 source-drain current Isd as a function of the gate voltage Vg, illustrates this principle applied to the example of FIG. 1. In this example, the current Isd (on the ordinate) is of the order 10-6 A (on state) when the gate voltage Vg (on the abscissa) is positive up to 20 Volts, and of the order of 10-12 to 10-14 A (blocked state) when the gate voltage Vg is negative. Part 8 'of the curve represents the values of the current Ids in the case of FIG. 1. d. The values of the current Isd then increase due to the absence of doped semiconductor on the side 42 of the semiconductor 4, the part 8 "representing the desired values of the current Isd in the case where there is a level
semiconducteur dopé 5.doped semiconductor 5.
Pour pallier à cet inconvénient, plusieurs solutions sont actuellement proposées. La première consiste à déposer et graver la couche semiconductrice dopée 5 de manière à ce qu'elle recouvre totalement la mesa formée par le niveau semiconducteur 4 seul. Cette solution ajoute au procédé de fabrication un dépôt, une photolithographie et une gravure. De même, une seconde solution consiste à intégrer au procédé de fabrication de la figure 1, une étape intermédiaire après la gravure de la mesa, de dépôt, photolithographie et gravure d'un isolant du type SiO2, SiN ou SiOxNy sur les flancs 41 et 42 de la mesa semiconducteur 4- semiconducteur dopé 5. Cette solution ajoute au procédé une étape supplémentaire complexe du fait de l'alignement To overcome this drawback, several solutions are currently proposed. The first consists in depositing and etching the doped semiconductor layer 5 so that it completely covers the mesa formed by the semiconductor level 4 alone. This solution adds to the manufacturing process a deposit, a photolithography and an etching. Similarly, a second solution consists in integrating into the manufacturing process of FIG. 1, an intermediate step after the etching of the mesa, of deposition, photolithography and etching of an insulator of the SiO2, SiN or SiOxNy type on the flanks 41 and 42 of the semiconductor mesa 4- doped semiconductor 5. This solution adds to the process an additional complex step due to the alignment
critique à observer pour graver l'isolant. critical to observe for etching the insulation.
La présente solution permet d'obtenir un courant de fuite très faible équivalent à ceux obtenus par les procédés de l'art antérieur évoqués plus haut ou du moins suffisamment faible dans la gamme de The present solution makes it possible to obtain a very low leakage current equivalent to those obtained by the methods of the prior art mentioned above or at least sufficiently low in the range of
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tension utilisée, grâce à un procédé de fabrication simple et économique ne nécessitant pas d'étapes supplémentaires complexes comme celles voltage used, thanks to a simple and economical manufacturing process that does not require complex additional steps like those
que les solutions de l'art connu proposent. that the solutions of known art offer.
En effet, la présente invention concerne un procédé de fabrication de composants semiconducteurs en couches minces, comme par exemple, des transistors étagés directs ou inverses, ou des diodes, au cours duquel est réalisée une mesa comportant au moins un niveau semiconducteur, et est caractérisé en ce qu'il comporte une étape de passivation des faces gravées du niveau semiconducteur de la mesa avant le retrait d'un masque ayant servi lors de la gravure. Ce masque protège les parties du semiconducteur à ne pas oxyder, et a été créé au cour de la photogravure de la mesa (par exemple, résine qui a servi à In fact, the present invention relates to a method for manufacturing semiconductor components in thin layers, such as, for example, direct or reverse staged transistors, or diodes, during which a mesa comprising at least one semiconductor level is produced, and is characterized in that it comprises a step of passivation of the etched faces of the semiconductor level of the mesa before the removal of a mask that was used during the etching. This mask protects the parts of the semiconductor not to be oxidized, and was created during the photogravure of the mesa (for example, resin which was used to
graver la mesa).burn the mesa).
Une autre caractéristique importante de la présente invention est que la résine ayant servi à la gravure de la mesa peut être retirée au cours de cette même étape de passivation des faces du niveau semiconducteur de la mesa, la technique de passivation oxydant les Another important characteristic of the present invention is that the resin used to etch the mesa can be removed during this same passivation step from the faces of the semiconductor level of the mesa, the passivation technique oxidizing the
faces ayant pour autre caractéristique d'attaquer la résine. faces having the other characteristic of attacking the resin.
La présente invention concerne aussi un écran à cristaux liquides dans le procédé de fabrication duquel est intégré une de ces caractéristiques. La présente invention sera mieux comprise et des avantages The present invention also relates to a liquid crystal screen in the manufacturing process of which one of these characteristics is integrated. The present invention will be better understood and advantages
supplémentaires apparaîtront à la lecture de la description qui va suivre additional will appear on reading the description which follows
illustrée par les figures suivantes: les figures la à ld déjà décrites, représentent un procédé de fabrication selon l'art connu, d'un transistor TFT étagé inverse, la figure 2 déjà décrite, représente la courbe du courant Ids source-drain en fonction des valeurs de la tension de grille Vg, dans le cas d'un transistor TFT réalisé selon l'exemple de la figure 1, les figures 3a à 3d représentent une étape du procédé de fabrication d'un transistor TFT étagé inverse selon l'invention, illustrated by the following figures: figures la to ld already described, represent a manufacturing method according to the known art, of a reverse stepped TFT transistor, FIG. 2 already described, represents the curve of the source-drain current Ids as a function values of the gate voltage Vg, in the case of a TFT transistor produced according to the example in FIG. 1, FIGS. 3a to 3d represent a step in the process for manufacturing a reverse staged TFT transistor according to the invention ,
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la figure 4 représente une étape du procédé de fabrication d'un transistor TFT étagé direct réalisé selon l'invention, la figure 5a représente une vue en coupe d'une diode réalisée selon l'art connu, 5. et la figure 5b représente une vue en coupe d'une diode du FIG. 4 represents a step in the process for manufacturing a direct stepped TFT transistor produced according to the invention, FIG. 5a represents a sectional view of a diode produced according to known art, 5. and FIG. 5b represents a sectional view of a diode of the
même type que celle de la figure précédente réalisée selon l'invention. same type as that of the previous figure produced according to the invention.
Par soucis de clareté, sur les différentes figures, les mêmes For the sake of clarity, in the different figures, the same
éléments ont gardé les mêmes référence. elements have kept the same reference.
La figure 3a représente une vue en coupe d'un transistor TFT étagé inverse en début de phase de fabrication, du type de celui réalisé par l'exemple des figures la à Id. Le niveau de grille 2 a été déposé et gravé sur le substrat 1 (figure 3a), le niveau isolant 3 a été déposé et la mesa niveau semiconducteur 4 - niveau semiconducteur dopé 5 gravée sur l'isolant (figure 3b). Avant de retirer la partie 9 de la résine ayant servi à la gravure de la mesa, les flancs 41 et 42 de la mesa sont passives, par exemple, par oxydation, nituration ou oxynitruration, en attaquant la plaque-substrat attaquée par un gaz de type 02, N2 ou N02 dans un appareil à plasma. Ainsi, les flancs du niveau semiconducteur 4 qui ne sont pas protégés par la résine 9 sont passives respectivement en SiOx, SiNx ou SiOxOy sur l'épaisseur désirée, typiquement entre 100 et 500 A. Après cette passivation, la résine 9 (figure 3c) est retirée, et les source 6 et drain 7 en matériau conducteur sont déposés et gravés afin de réaliser totalement le transistor TFT (figure 3d). Ainsi, le courant de fuite loff est très fortement diminué grâce à cette couche isolante sans FIG. 3a represents a sectional view of a reverse stepped TFT transistor at the start of the manufacturing phase, of the type produced by the example of FIGS. 1a to Id. The grid level 2 has been deposited and etched on the substrate 1 (Figure 3a), the insulating level 3 has been deposited and the semiconductor level mesa 4 - doped semiconductor level 5 etched on the insulator (Figure 3b). Before removing the part 9 of the resin used to etch the mesa, the flanks 41 and 42 of the mesa are passive, for example, by oxidation, nitriding or oxynitriding, by attacking the substrate plate attacked by a gas of type 02, N2 or N02 in a plasma device. Thus, the flanks of the semiconductor level 4 which are not protected by the resin 9 are passive respectively in SiOx, SiNx or SiOxOy on the desired thickness, typically between 100 and 500 A. After this passivation, the resin 9 (FIG. 3c) is removed, and the source 6 and drain 7 of conductive material are deposited and etched in order to completely produce the TFT transistor (Figure 3d). Thus, the leakage current loff is very greatly reduced thanks to this insulating layer without
pour cela rajouter aucune étape coûteuse ou longue au procédé. for that add no expensive or long step to the process.
Avantageusement, les étapes de passivation et de retrait de la résine peuvent être faites simultanément, cela permettant de gagner du temps. Dans ce cas, à la fin de la gravure de la résine, la surface supérieure de la résine est oxydée superficiellement et un nettoyage standard du type BHF est nécessaire. Cette opération devant de toutes les façons être faite en fin de procédé pour nettoyer les plaques, il n'y a Advantageously, the steps of passivation and removal of the resin can be carried out simultaneously, this making it possible to save time. In this case, at the end of the etching of the resin, the upper surface of the resin is surface oxidized and a standard cleaning of the BHF type is necessary. This operation must in any case be done at the end of the process to clean the plates, there is
donc pas d'ajout d'étapes supplémentaires. therefore no addition of additional steps.
De préférence la couche de passivation des flancs du transistor TFT sera une barrière d'oxydes, car le gap d'un oxyde de Silicium est de I'ordre de 9eV alors que celui d'un nitrure est de l'ordre de 5eV. Cependant, une couche d'oxynitrure peut être intéressante du fait de la très bonne interface avec le semiconducteur et du fait de la qualité de la couche obtenue, comparée à celle obtenue par oxydation du semiconducteur avec du 02. L'article de Atsushi MASUDA et al "Novel oxidation process of hydrogenated amorphous silicon utilizing nitrous oxide plasma" (Appl.Phys.Lett.61 du 17 août 1992) décrit un tel Preferably the passivation layer of the sides of the TFT transistor will be an oxide barrier, because the gap of a silicon oxide is of the order of 9eV while that of a nitride is of the order of 5eV. However, an oxynitride layer can be advantageous because of the very good interface with the semiconductor and because of the quality of the layer obtained, compared with that obtained by oxidation of the semiconductor with 02. The article by Atsushi MASUDA and al "Novel oxidation process of hydrogenated amorphous silicon utilizing nitrous oxide plasma" (Appl.Phys.Lett.61 of August 17, 1992) describes such
traitement ainsi que ses avantages.treatment as well as its benefits.
Pour passiver les flancs du semiconducteur, plusieurs méthodes peuvent être utilisées. Par exemple, un plasma "asher" (en i15 français, "qui réduit en cendre") conventionnel du type de ceux utilisés pour retirer la résine peut être utilisé. De préférence, le gaz utilisé sera du 02 ou N20 avec un débit de 5 sccm pour chaque gaz, la puissance comprise entre 600 et 1200 W, sous une pression comprise entre 700 et 1500 mT, pendant une durée comprise entre 20 et 60 Mn et sous une Several methods can be used to passivate the sides of the semiconductor. For example, a conventional "asher" plasma (in French i15, "which reduces to ash") of the type of those used to remove the resin can be used. Preferably, the gas used will be 02 or N20 with a flow rate of 5 sccm for each gas, the power comprised between 600 and 1200 W, under a pressure comprised between 700 and 1500 mT, for a duration comprised between 20 and 60 Mn and under a
température comprise entre 80 etr 1 20 c. temperature between 80 etr 1 20 c.
Une autre méthode peut être par gravure par ions réactifs ("RIE" pour "Reactive Ion Etching" en langue anglaise), avec du 02, avec une puissance entre 600 et 800 W correspondant respectivement à 0,2 et 0,3 Wcm-2, sous une pression de l'ordre de 100 mT et pendant une Another method can be by reactive ion etching ("RIE" for "Reactive Ion Etching" in English), with 02, with a power between 600 and 800 W corresponding respectively to 0.2 and 0.3 Wcm-2 , under a pressure of the order of 100 mT and for a
durée comprise entre 5 et 20 mn.duration between 5 and 20 min.
La passivatrion des flancs de la mesa peut aussi être effectuée dans un réacteur de gravure sèche par plasma ("Hot Wall Dry Etcher" en langue anglaise), sous une température de plus de 200 c, une pression de l'ordre de 100 mT, pendant une durée de l'ordre de 600 s et avec un The passivation of the flanks of the mesa can also be carried out in a plasma dry etching reactor ("Hot Wall Dry Etcher" in English), at a temperature of more than 200 c, a pressure of the order of 100 mT, for a duration of the order of 600 s and with a
gaz de N20.N20 gas.
Le procédé selon l'invention décrit plus haut peut être aussi appliqué à la fabrication de transistors TFT étagés directs, c'est à dire The method according to the invention described above can also be applied to the manufacture of direct stepped TFT transistors, that is to say
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comportant les source et drain entre la plaque-substrat et la grille. La comprising the source and drain between the substrate plate and the grid. The
figure 4 représente une vue en coupe d'un transistor TFT étagé direct. 4 shows a sectional view of a direct stepped TFT transistor.
De tels transistors peuvent être obtenus avec seulement trois niveaux de masquage. Sur la plaque substrat 1 sont déposés et gravés les source 10 et drain 11 (premier masque), une mesa est ensuite réalisée comportant un premier niveau semiconducteur 12 et un second niveau isolant 13 (second masque), puis un niveau conducteur-grille 14 est déposé et gravé (troisième masque). Il apparait des zones critiques qui sont les flancs 15 et 16 du niveau semiconducteur 12 en contact direct avec le niveau conducteur-grille 14. Tous les risques de court-circuits peuvent être annulés en passivant ces zones, par ajout d'une étape supplémentaire après la gravure de la mesa, selon l'invention dans son procédé de fabrication. Cette étape consistant à se servir de la résine utilisée lors de la gravure de la mesa, pour oxyder, nitrurer ou oxynitrurer les flancs du transistor TFT de la figure 4, comme cela est expicité plus haut. Le procédé selon l'invention peut être aussi être appliqué à la fabrication de diodes. La figure 5a représente une vue en coupe d'une diode PIN connue. Sur une plaque-substrat isolante 1, une mesa est réalisée superposant à une couche semiconductrice dopée n 20, une couche semiconductrice 21 (par exemple en a-Si ou en SiGe) et une couche semiconductrice dopée p 22. Un niveau isolant 23 est ensuite déposé et gravé, puis le contact conducteur 24 est déposé et gravé de manière à former un contact avec le dernier niveau semiconducteur dopé p 22. Un problème de mauvaise isolation entre les flancs de la mesa et le niveau conducteur 24 peut se poser et un courant non désiré s'établir entre les deux électrodes au niveau du flanc du semiconducteur intrinsèque. De la même manière que précédemment, au cours du procédé de fabrication de la diode, la résine utilisée lors de la gravure de la mesa et qui reste sur la partie supérieure de celle-ci va être utilisée pour passiver les flancs 25 et 26 par oxydation, nitruration ou oxynitruration selon l'étape décrite plus haut selon l'invention. Ainsi, une Such transistors can be obtained with only three masking levels. On the substrate plate 1 are deposited and etched the source 10 and drain 11 (first mask), a mesa is then carried out comprising a first semiconductor level 12 and a second insulating level 13 (second mask), then a conductor-grid level 14 is deposited and engraved (third mask). There appear to be critical zones which are the sides 15 and 16 of the semiconductor level 12 in direct contact with the conductor-grid level 14. All the risks of short-circuits can be eliminated by passivating these zones, by adding an additional step after the etching of the mesa according to the invention in its manufacturing process. This step consisting in using the resin used during the etching of the mesa, to oxidize, nitride or oxynitride the sides of the TFT transistor of FIG. 4, as explained above. The method according to the invention can also be applied to the manufacture of diodes. Figure 5a shows a sectional view of a known PIN diode. On an insulating substrate plate 1, a mesa is produced superimposing on a n 20 doped semiconductor layer, a semiconductor layer 21 (for example in a-Si or in SiGe) and a p 22 doped semiconductor layer. An insulating level 23 is then deposited and etched, then the conductive contact 24 is deposited and etched so as to form a contact with the last p-doped semiconductor level 22. A problem of poor insulation between the sides of the mesa and the conductive level 24 can arise and a current unwanted to be established between the two electrodes at the side of the intrinsic semiconductor. In the same way as previously, during the diode manufacturing process, the resin used during the etching of the mesa and which remains on the upper part of it will be used to passivate the sides 25 and 26 by oxidation , nitriding or oxynitriding according to the step described above according to the invention. So a
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double isolation peut être réalisée sans ajouter d'étapes complexes supplémentaires, comme indiqué sur la figure 5b sur laquelle apparaissent les couches de passivation 27 et 28, ou une isolation unique peut aussi être réalisée par passivation des flancs en éliminant I'étape du procédé de fabrication consistant à déposer puis graver le double insulation can be carried out without adding additional complex steps, as indicated in FIG. 5b on which appear the passivation layers 27 and 28, or a single insulation can also be carried out by passivation of the sides by eliminating the step of the process of manufacturing consisting in depositing then engraving the
niveau isolant 23.insulating level 23.
La présente invention s'applique à tous les procédé de fabrication de composants de type semiconducteur en couches minces, et particulièrement aux transistors, étagés direct ou inverse, et diodes constituant les dispositifs de commande des électrodes de pixels et des circuits de commande périphériques, intégrés ou non intégrés sur la même plaque substrat, pour les écrans plats utilisant des cristaux liquides. The present invention applies to all methods of manufacturing components of the semiconductor type in thin layers, and in particular to transistors, direct or reverse stages, and diodes constituting the devices for controlling the pixel electrodes and peripheral control circuits, integrated. or not integrated on the same substrate plate, for flat screens using liquid crystals.
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