JPH09511606A - 順列ユニットを含む回路配置及び一団の項目を処理する方法 - Google Patents

Abstract

(57)【要約】 この回路配置は番号の集合の疑似ランダム順列を計算する。該回路配置により計算されることのできる順列は、幾つかの基本的疑似ランダム順列の結合及び計算された順列の逆順列を含むことを要する。（結合とは累積的に繰り返される番号の順序変更に対応し、逆順列とは或る順列を元に戻すところの順列である。）基本的疑似ランダム順列、その結合、及び逆順列はすべて同じ生成器により計算され、該生成器の動作は整係数f_iの或る集合を特定することにより適切な順列を計算することが命令される。該生成器は、αをｍのすべての素因数で整除される整数の番号で、もしｍが４の倍数ならばαも４の倍数であり、そのポテンシーs(σ)は２以上であるとするとき、Ｉに対応してｎ＝0,…,m-1なる番号ｎの順列σ(n)を計算する。すべての順列に同じαが用いられとき、生成された順列のすべての結合及び逆順列は同じ生成器により同じやり方で計算できると仮定する。第１及び第２の順序はいずれもこのタイプの異なる順列に対応するとし、項目の一団を記憶媒体中に第１の順序で記憶し、該記憶媒体から第２の順序で検索することにより、上記一団を疑似ランダム的に順列置換し、前の一団が完全にそれから検索されてしまう以前に上記項目の一団を該記憶媒体中に記憶させ始めることを可能にする。

Description

【発明の詳細な説明】 順列ユニットを含む回路配置及び一団の項目を処理する方法 本発明は、一組のｍ個の番号の逐次疑似ランダム順列(successive pseudo ran do mpermutations)を生成する回路配置に関する。 疑似ランダム順列は種々の用途を持つ。それは、誤り訂正符号と組み合わせて インターリービングの目的で用いることができ、それにより符号からのシンボル を処理する順番を変えて、システマティックな誤りに対し更に強固な誤り防護プ ロセスとするのである。 単数又は複数の同じ基本的疑似ランダム順列の様々な結合(compositions)によ り、引き続く幾つかの異なる疑似ランダム順列を生成することが望ましい、とい う場合はしばしばある。 例えば、もし一組の項目の順序を変えたいと欲するなら、先ずそれらの項目を 記憶媒体内の記憶位置に或る順番で書き込み、次にそれらを前と異なる記憶位置 の順番で記憶媒体から取り出すのである。複数の組の項目の順序変更を引き続い て行わなければならないときに記憶スペースを節約するため、先行の組が完全に 読み出される以前にでも、前の組の項目が検索されて空きになった順序で、それ らの記憶位置に後の組の項目を毎回記憶させたい。各組が同じ疑似ランダム順列 を用いて順序を変えなければならないなら、これは、引き続く各組を記憶する記 憶位置の順序が前の組の記憶位置の順序にその疑似ランダム順列を結合したもの でなければならない、ということを意味する。 上記回路配置は、これらの逐次疑似ランダム順列を生成しなければならない。 しかし、すべての必要な疑似ランダム順列を生成することは、極めて複雑な時間 の掛かる演算を要求されることになろう。生成することのかなり簡単な基本的疑 似ランダム順列を用いる場合といえども、そのような基本的疑似ランダム順列の 結合を生成することの必要性は、種々の疑似ランダム順列の計算がその複雑さに おいて大幅に異なり、計算時間や所要のハードウェアの極めて高価なことが明ら かになるであろうことを意味する。 とりわけ、本発明の目的は、単数又は複数の同じ基本的疑似ランダム順列の結 合である複数の疑似ランダム順列を生成できる回路配置を提供することであり、 この回路配置は、一連の同じ計算ステップを実行するのに使われる同じ計算回路 を用いて、これらの疑似ランダム順列の各々を生成することができ、必要な計算 回路は簡単な構造のものである。 本発明のもう１つの目的は、項目を処理する順番が、項目を受け取る順番の疑 似ランダム順列となるような、項目を処理する方法を提供することであって、該 順列は項目を記憶媒体に記憶し、記憶媒体から検索することにより達成され、所 要の記憶媒体は減らす、というものである。 本発明による回路配置は、 ─ 制御信号を生成するための制御手段を有して成り、各制御信号は、ｓを１ より大きい自然数とするとき、f_i（i＝0,…,s）という(s＋1)個の整係数のそれ ぞれの一組を特定するものであり、また ─ 各サイクルが上記制御信号の１つにそれぞれ制御される繰り返しサイクル で動作する計算手段を有して成り、該計算手段は、 f_iを上記制御信号の１つによりそれぞれ特定された整係数とし；αを全サイク ルに共通の整数の番号とし、αはｍのすべての素因数で整除され且つｍに関しｓ に等しいポテンシーs(α)を持つ；とするとき、 に対応する逐次順列のそれぞれ１つを、上記サイクル中に計算するものであるこ とを特徴とする。数αのｍに関するポテンシーs(α)とは、 α^s＝０ mod ｍ となる最小の自然数と定義される、すなわちαのｓ乗幕がｍで整除される最小の 自然数のことである。 本発明は、本発明により生成される順列σ(n)が数学的概念における「群」を 形成する、という認識に立脚する。このことは、もし或る基本的疑似ランダム順 列が、その各々を一組の整係数f_iで特定することにより、このやり方で計算で きるとしたら、その場合にはこれらの基本的疑似ランダム順列のすべての結合、 及びその逆順列さえもが、その各々を整係数f_iの別のそれ自身の組で特定するこ とにより計算できる、ということを意味する。 本発明はこの認識を利用する計算手段を設けて、この計算手段により所与の公 式(formula)に対応する順列を計算し、また、整係数f_iの他の組の特定を毎回制 御して、他の順列を計算するのに該計算手段を再使用する。こうして、ある範囲 の順列と、それらの結合と、それらの逆順列とが、同一の計算手段で順次計算で きる。 本発明による回路配置の一実施例では、上記制御信号のうち少なくとも１つは 、(s＋1)個の整係数による順列が、逐次順列のうちから少なくとも２つの順列を 結合したものに対応するように、該(s＋1)個の整係数を特定する。 本発明による回路配置の一実施例では、ポテンシーｓは２である。このやり方 で計算手段の複雑さを最小のものとしてもなお、疑似ランダム順列を合理的に生 成できる。しかし更によいランダム性を考慮するならば、更に高いポテンシー、 例えば３以上の（４，５等）ポテンシーが好適な場合もあろう。 本発明による回路配置の一実施例では、整係数のそれぞれの組のうち少なくと も１つでは、f₀を除くすべてのf_iが互いに等しく且つｍとの最大公約数は１であ ることを特徴とする。これにより、選択することの特に容易な（f₀は任意である ）基本的順列が提供される。このやり方で生成された順列のそれ自身による結合 〔σ(σ(n))，σ(σ(σ(n)))等々〕に対応する更に多くの順列、及びこの順列の 逆順列が求められる。一般的には、このやり方で求められた順列は、このように 簡単な係数f_iの組で特定されないであろう。従って係数f'_iで特定される等しく ない他の順列が、少なくとも１つのこのそれぞれの順列の組に関連して使われる ことになろう。 本発明による回路配置の一実施例では、上記計算手段は：各サイクル中の逐次 順列番号を、中間変数ｕ⁽ⁱ⁾（i＝0,…,s）から、逐次ステップｎ(n＝0,…,m-1) で計算するように設定されて成り；中間変数ｕ⁽⁰⁾は、各サイクルの始めのステ ップの最初の１つで、初期化してf₀とされ；中間変数ｕ⁽ⁱ⁾（i＝1,…,p-l）は、 上記ステップの最初の１つで、初期化して ｕ⁽ⁱ⁾＝f_iα^i-1 とされ；ｕ^(s)を除く各中間変数ｕ⁽ⁱ⁾の値は、上記ステップの最初の１つを除く 各逐次ステップで、先行ステップ中の中間変数のそれぞれのモジュロ和 ｕ⁽ⁱ⁾＋ｕ⁽ⁱ⁺¹⁾mod ｍ によって置き換えられ；逐次ステップｎ(n＝0,…,m-1)における中間変数ｕ⁽⁰⁾の 値は、順列置換された番号σ(n)として用いられる；ことを特徴とする。このや り方で、順次に順列置換された値σ(n)の計算に掛け算を必要としないで、順列 を計算することができる。掛け算を実行する回路は複雑で時間の掛かるものだか ら、このことは順列の計算を更に簡単で速いものとする。 本発明による回路配置のもう１つの実施例では、該回路配置は：各々がそれぞ れのメモリエレメント及びそれぞれのモジュロ加算器(modulo adder)を含むｓ個 の再帰ユニット(recursion units)を縦つなぎに有して成り；縦つなぎの先頭の 再帰ユニットの上記それぞれのモジュロ加算器は、該先頭の再帰ユニットのそれ ぞれのメモリエレメント及びもう１つ別のメモリエレメントに結合する１番目の 被加数入力を持ち；先頭の再帰ユニットを除く各特定の再帰ユニットの上記それ ぞれのモジュロ加算器は、該特定の再帰ユニットのメモリエレメントに結合する １番目の被加数入力と、縦つなぎの中で該特定の再帰ユニットの１つ前の再帰ユ ニットのメモリエレメントに結合する２番目の被加数入力と、を持ち；各再帰ユ ニット中のそれぞれのモジュロ加算器の総和出力は、該再帰ユニットのそれぞれ のメモリエレメントの入力に接続され；上記計算手段は、縦つなぎの最終の再帰 ユニット中のメモリユニットの内容を各サイクルの始めに初期化してf₀とし、ま た、縦つなぎの最終の再帰ユニットに順次先行する再帰ユニット中のメモリユニ ットの内容をそれぞれ初期化して f_iα^i-1（i＝1,…,s-1） とするように設定され；もう１つ別のメモリユニットは初期化してf_sα^s-1とさ れ；逐次ステップｎ(n＝1,…,m)では毎回、最終の再帰ユニットのメモリユニッ トが、ランダム番号σ(n)をその逐次ステップで出力する；ものとする。 一組のデータ項目を、或る順番でメモリに書き込み、続いてそれらを別の順番 でメモリから読み出すことによる疑似ランダム順列に対して、本発明は特に有用 である。このやり方で幾つかの組を順列置換しなければならないときは、メモリ 内の１つの組からのデータ項目は、それが読み出されるのに伴って新しい組のデ ータ項目と置き換えられる。この場合には、毎回基本的順列の結合を生成するこ とによりメモリに対するアドレスを生成する必要が生じる。上記計算手段はこの 目的に極めて適している。従って、本発明による回路配置の一実施例では、メモ リを有して成り、ｍ個の番号の組に属するところの番号は該メモリ中のそれぞれ の位置を表すアドレスに対応し、また、各特定のサイクルでそれぞれ一組のデー タ項目をメモリに書き込み、該特定のサイクルに後続する逐次サイクルの１つで 上記それぞれ一組のデータ項目をメモリから読み出すための読み出し／書き込み ユニットを有して成り、上記それぞれ一組のデータ項目はその特定サイクル用に 生成された順列に対応するアドレスの順番で書き込まれ、後続サイクル用に生成 された順列に対応するアドレスの順番で読み出されることを特徴とする。 本発明による回路配置の一実施例では、上記特定サイクル用に計算された順列 の逆順列と上記後続サイクル用に計算された順列との結合が、該特定サイクルと は独立の通常の順列に等しくなるように、整係数f_iの組が選定される。このやり 方で各組内のデータ項目は同じ疑似ランダム順列により順列置換される。 データ項目の疑似ランダム順列は、誤り防護符号と組み合わせて使用するなら ば、特に有用である。このやり方は、送出又は記憶されようとするデータ項目で あって、後に受信又は検索されようとするデータ項目が、誤りに対して強固であ ることを許容する。 本発明はまた、ｍ個の項目の一団を処理する方法を提供し、該方法は：該一団 の各項目がその一団中の第１順位番号に従って受け取られるところの該一団を受 け取る段階；各特定の項目に、該特定の項目の上記第１順位番号の第１関数に従 って、記憶媒体内のそれぞれの位置を割り当てる段階；各特定の項目を、記憶媒 体内でそれに割り当てられたそれぞれの位置に記憶する段階；第２順位番号を、 記憶位置の第２関数に従って各記憶位置に割り当てる段階；記憶媒体から項目を 検索する段階；及び、特定の記憶位置から検索された上記特定の項目を、該特定 の位置の第２順位番号に従って処理する段階；を含んで成る方法であって、更に 該方法は、n1を順位番号とし；n2を記憶位置の順序での記憶位置の位置番号とし ；f_i及びg_i（i＝0,…,s）を各々が(s＋1)個の整数から成るそれぞれの集合に属 する整係数とし；αをｍのすべての素因数で整除される整数の番号とし、αはｍ に関しｓに等しいポテンシーを持つとするとき、上記第１関数及び第２関数はそ れぞれ、 に対応して計算されることを特徴とする。 この方法によれば、項目の順番は、記憶媒体を使用することにより順列置換が なされ、それらの項目は記憶媒体内のそれらの位置に従って取り扱われる。種々 の異なる順列と、それらの結合と、それらの逆順列とは、同じαに対する上記公 式を共に満足させる２つの異なる順列に従って、それぞれ記憶し検索することに より、容易に実現できる。茲でいう項目とは例えばデータ項目であるが、他の物 理的項目、例えば製造工程中の製品であって、システマティックな製造過程の影 響を排除しようと欲するときにも適用できるであろう。それは例えば１つの工程 から来る半製品を、利用可能な組立て装置のうちの１つに、システマティックに 結び付けることを防止しようと欲するとき等である。 以下に、図面を引用して本発明及びその利点を詳細に説明する。 図１は、順列ユニットを示す図である。 図２は、伝送システムを示す図である。 図３は、アドレス生成器を示す図である。 図４は、モジュロ加算器を示す図である。 図１は、本発明による回路配置用の順列ユニットを示す。この順列ユニットは 入力１と出力２とを有し、これらはいずれも読み出し／書き込み手段３に結合す る。この読み出し／書き込み手段３はメモリ５に結合する。上記順列ユニットは 更にアドレス生成器７も有し、それはメモリ５のアドレス入力に結合する。 この順列ユニットはクロック（図示されていない）の制御の下に動作する。各 クロックサイクルの間に、読み出し／書き込み手段３は、メモリ５から、すなわ ち当該サイクル用にアドレス生成器７の生成したアドレスを持つ位置から、１つ のデータ項目を読み出す。引き続いて読み出し／書き込み手段３は、当該サイク ル用に入力１で受け取ったデータ項目を、この位置に書き込む。 その次のクロックサイクルの間には、メモリ５に対し別のアドレスについてこ れが繰り返される。こうして、メモリ５の各位置からそれぞれのデータ項目が逐 次読み出されて、出力２に与えられる。これらのデータ項目が一緒になって出力 ２上のデータ項目のブロックを構成する。更にまた、入力上で受け取ったブロッ ク中の各データ項目が、メモリのそれぞれの位置に書き込まれる。 これが引き続くブロックについて繰り返され、アドレス生成器７はメモリの全 アドレスを生成する。こうして、各ブロックは逐次メモリに書き込まれ、再びメ モリから読み出される。アドレス生成器はこれらのアドレスを自分自身の順序で 生成する。従って各ブロックのデータ項目は、書き込まれたときの序列とは異な る序列で読み出される。 この順列ユニットは、例えば誤り防護符号を用いる伝送システムでインターリ ーブ器(interleaver)又はデインターリーブ器(deinterleaver)として、使用され る。 図２はそのような伝送システムを示す。このシステムは符号器10、インターリ ーブ器12、変調器14、伝送チャネル、復調器16、デインターリーブ器18、及び復 号器20を含む。 動作中にデータは符号器10の入力に与えられる。符号器はこれらのデータを誤 り訂正符号で符号化する。すべての既知の誤り訂正符号が、例えば畳み込み符号 又はターボ符号(turbo code)が、この目的に使用できる。符号化されたデータは ブロックに分割されて、その各々がシンボルの論理系列(logic succession)を含 む。 復号器20は符号器に対応するもので、符号器10から復号器20への伝送中に生じ たシンボル誤りを訂正する。誤り訂正符号は論理系列内に亙り分散して生じるシ ンボル誤りを適切に訂正できるものである。バースト誤り、すなわち論理系列中 の多数の連続したシンボルが正しくないという誤りについては、寧ろたやすく訂 正し難い。 変調器14は、同時に送出される多数の周波数チャネルを持つ信号を生成する。 各ブロックのシンボルは多数のグループに更に分割される。各グループは１つの 周波数チャネルに対応し、１グループ内の複数のシンボルの情報は、対応する周 波数チャネルで伝送される。このことは、例えば各グループのシンボルを１つの 番号として翻訳し、これらの番号を１つの数列に並べて、この数列のFFT(高速フ ーリエ変換)を形成することにより、実現できる。次いでこのFFT の結果は伝送 チャネル、例えば無線地上放送チャネル、を介して送出される。このFFT 変換及 び送出は後続のブロックに対し繰り返される。このことはそれ自身既知のOFDM（ 直交周波数分割マルチプレクシング）技術に対応する。 復調器16は変調器14に対応する。復調器は種々の周波数チャネルを同時に受信 して、その各々がそれぞれの周波数チャネルで送られて来たシンボルのグループ を再構築する。OFDM技術によれば、受信した信号の逆FFT を形成し、番号を再構 築し、それからグループを再構築することにより、このことは実現される。イン ターリーブ器12は、論理系列内で互いに直接前後して並んだシンボルが殆ど常に 異なる周波数チャネルで変調される、ということを保証するのに使われる。これ らのチャネル（中間周波数のチャネルについて云えば）は０より寧ろ大きいこと が、従って隣のシンボルが隣のチャネルではない処に入るようにするのが好適で ある。このことは、１つのチャネル又は隣合った複数のチャネルが崩壊しても論 理系列中にバースト誤りを引き起こさないことを保証するのに役立つ。 デインターリーブ器18はインターリーブ器12に対応するもので、逆動作を行う ことにより論理系列が、復号器20に与えられる前に（シンボル誤りを除いて）順 番を再構築される。 インターリーブ器12は、論理系列中で互いに並んでいる各１対のシンボルを、 複数のチャネルの距離だけそれぞれ互いに離して配列する。これらの距離はその 値がそれぞれ異なり、異なる距離は近似的に等しい頻度で起きることが保証され ている。その結果、周波数チャネルの周期的システムで低品質の受信につながる 伝送チャネルの崩壊に抵抗し得る。（茲で周期的システムとは、低品質の受信が 周波数の関数として毎回同数のチャネルの後でそれ自身反復するシステムを意味 するものと理解する。） それ以外の各１対のシンボルで、そのような１対のシンボル中の同時誤りがバ ースト誤り訂正の問題を起こし得るような互いにかなり接近しているシンボル対 は、やはり複数のチャネルの距離だけそれぞれ互いに離して配列する。これらの 距離もやはりその値がそれぞれ異なるのが好適であり、異なる距離はやはり殆ど 等しい頻度で起きることが保証される。 伝送チャネルは実例を用いて示される。本発明から逸脱することなく他のチャ ネル変調技術を用いることもできよう。 順列群Λα アドレス生成器７により各ブロックに対しメモリ５のアドレスがその中に生成 されるところのそれぞれの数列(sequences)は、各ブロックのデータ項目の順序 をどのようにして入れ換えるかを定める。本発明は、ｍを１つのブロック中のデ ータ項目の数とし、σ(i)は異なるｉに対しては互いに異なるとするとき、数列 （σ(0),σ(1),…，σ(m-1)）中のアドレスσ(i)を利用する。このような数列を 順列と称し、σという記号で表す。本発明は、二項係数： を用いて、Λαを と定義するとき、集合Λαの一部を形成する順列σを特に顕著に利用する。茲で αは、ｍの任意の素因数で整除され、またｍが４で整除されるならば４でも整除 されるように選定する。例えばｍが100(素因数は２と５)とすれば、αは20の任 意の倍数とすることができる。ｓはαの「ポテンシー」“potency”すなわち： α^s＝０ mod ｍ となる最小の自然数である。従って上の例では、α＝20であれば、α²＝400はｍ ＝100で整除されるから、ｓは２である。αがｍのすべての素因数を１回だけ含 むならば、そのときこのαは可能な限り最大のポテンシーｓを持つ。そのポテン シーはｍの素因数のうちで最大の幕を持つ素因数の幕の値に等しい。例えば、ｍ ＝45＝3*3*5,α＝15＝3*5とするとき、最高のポテンシーs＝2を持つ、それは素 因数３がｍのうちで最大の幕の値(2)を持つからである。従って、最小でもポテ ンシーが２のαを求めるためには、ｍは少なくとも１つの素数の平方で整除され なければならない：素数であるｍの値は、ポテンシーが２又はそれより大きいこ とは許容されないし、異なる素数の積となることも許容されない。それ故にｍは 、もしポテンシー２を持つαが要求されるならば、例えば1,2,3,5,6=2*3,7,10=2 *5等であることはできない。４もやはりポテンシーが２のαを許容しない。 従って、ポテンシーｓが１より大きいαの値を、ゆとりをもって選択すること ができるためには、ｍは適当に大きな数でなければならず、また多くの異なる素 因数を含んでいなければならい。有限のポテンシーを持つすべてのαの値は、基 本的なαの値の整数倍になるであろう。この基本的なαの値は、ｍのすべての素 因数の積であり、可能な限り最高のポテンシーを持つ。 数f_iは、集合Λαからのσ(i)順列が0からm−1に亙るように選定された自然数 である。（例えばすべてのi＞0に対してf_i＝1であるか、又はi＞0でｍと互いに 素すなわちf_iとｍの最大公約数が１であるときにf_iはiと独立であり；f₀＝0であ るときに、これは線形合同アルゴリズムから求めることのできる順列に対応する 。） 集合Λαの内部でσ(n)多項式は数列の中のそれらの位置ｎに従属する。この 多項式の次数はΛαの内部では最大でもｓである。疑似ランダム順列に対しては ｓは２次又はそれより高次であることが好適である。ランダム性は、種々の異な る順列を生成して最も良いものを選定することにより、最適化できる。 茲で集合Ａαのエレメントの積を定義する：順列σとπの積σ○πとは、順列σ と順列πとの結合である。すなわち （σ○π）(n)＝σ（π(n)） と定義する。集合Λαが、この積○という算法に関して、群を構成する（数学的 概念としての「群」を構成する）ことは証明できる。このことは、Λαが恒等順 列を含むこと（すなわちf₀＝0，f₁＝1，且つその他のすべてのf_i＝0）；Λαか らの任意の２つの順列の結合はΛαに属すること；及び、Λαの任意の順列に対 しその逆順列もΛαに属すること；がすべて成り立つことを意味する。（これは 、もしｍが４で整除されるとαは４で整除されないようなΛαに対しても成り立 つし、またもしΛαが順列に限定されなくても成り立つ。） 積σ○πを記述する数f_iの計算は原理的には置換の問題である。順列σと順列π とを、数g_i及び数h_iを用いてそれぞれ次のように表すことにする： そうすると、積（σ○π）は、σ(n)を表す数式に置換π(n)を施すことにより計 算できる、すなわち： 積σ○πを陽関数として表す数式は二項係数を計算することにより求められる。 Λαが群を構成することから、この陽関数としての表現は、数f_iを自然数とすれ ば、次のように書き直すことができる： これらの自然数f_iはこの数式から、例えば差分を用いて計算できる。ｎの関数π （例えば順列）の差分Δπ(n)は Δπ(n)＝π(n＋1)−π(n) と定義する。Λαから順列置換を反復して施すことにより 〔Δⁱπ(n)〕_n=0＝h_iα^i-1 が得られ、π(0)＝h₀がやはり成り立つ。同様にして積σ○πに対しても 〔Δⁱ（σ○π）(n)〕_n=0＝f_iα^i-1 と（σ○π）(0)＝f₀とが成り立つ。これを積σ○πに対する陽関数に適用する と、 数f_iが求められる。従ってｍ＝100且つα＝20とした実例で、σ(n)がg₀＝g₁＝g₂ ＝1であるときにはσ(0)＝1,σ(1)＝2,σ(2)＝23，…，σ(23)＝84となり、更に それから、σ(σ(0))＝2,σ(σ(1))＝23及びσ(σ(0))＝84となる。次いでこれ から結合σ(σ(n))はf₀＝2,f₁＝21，f₂＝2により特定される。同様にして計算す れば、σ(σ(σ(n)))がf₀＝23，f₁＝61，f₂＝3により特定される。 順列σの逆順列πを表す数h_iは、例えば、f_iに対する数式から積σ○π＝ｅに対 する解を求めることにより求められる。又はその代わりに、σ₁＝σとするとき に、σ_n＝σσ_n-1を順次ｎについて計算して行ってσ_nが恒等順列となるに至る （これが可能なことは群の性質から保証されている）ならば；σ_n-1がσの逆順 列である。 数f_iから出発すれば、Λαからの順列は再帰的(recursive)な手法で簡単に生 成できる。 図３は再帰的アドレス生成器を示し、これはαがポテンシーs＝2を持つ場合に 、Λαからの順列を生成するものである。この図では破線で区切ってあるように 、このアドレス生成器は２つのセクションＡ及びＢを含む。このセクションＡは 、第１レジスタ20、第１加算器22、第１初期化器21、及び第１マルチプレクサー 23を含む。第１レジスタ20の出力は該アドレス生成器の出力となる。この出力は 第１加算器22の入力に結合する。第１加算器22の出力及び第１初期化器21は、第 １マルチプレクサー23を介して第１レジスタ20の入力に結合する。 セクションＢは第２レジスタ24、第２加算器26、第２初期化器25、及び第２マ ルチプレクサー27を含む。第２レジスタ24の出力は第１加算器22のもう１つの入 力に結合し、また第２加算器26の入力にも結合する。第２加算器26はまた、メモ リ28からの入力信号をも受け取る。第２加算器26の出力及び第２初期化器25は、 第２マルチプレクサー27を介して第２レジスタ24の入力に結合する。 図４は、モジュロ加算器(modulo adder)の実施例を示す。加算器22及び加算器 26はモジュロ加算器として構成される。図４は、２進(binary)加算器22a,減算器 22b,及びマルチプレクサー22c を示している。モジュロ加算器22の入力は２進加 算器22a の入力を構成する。２進加算器22a の出力は減算器22b 及びマルチプレ クサー22c に結合する。減算器22b の出力はまた、マルチプレクサー22c にも結 合する。減算器22b の（引き算で上の位から借りる）借り出力(borrow output) はマルチプレクサー22c の制御入力に結合する。マルチプレクサーの出力はモジ ュロ加算器22の出力を構成する。 ２進加算器22a は動作中に入力信号の和を計算する。減算器22b はこの和から ｍを引き算する。もしこの引き算の結果が０より小さければ、マルチプレクサー 22c が、上記の和をただ送出する。もし引き算の結果が０より大きければ、減算 器が、和ではなくて該引き算の結果を送出する。 図３のアドレス生成器は、データ項目クロック（図示されていない）と同期し て動作する；このクロックは、データ項目が読み出され書き込まれると、その都 度１パルスを出力する。レジスタ20及び24の内容はこのパルスに応じて更新され る。１つのブロック内でｎ番目のデータ項目を処理している時におけるレジスタ 20及び24の内容をｕ_n及びｖ_nと記すと、 ｕ_n+1＝ｕ_n＋ｖ_n mod ｍ ｖ_n+1＝ｕ_n＋ｄ mod ｍ が成り立つ。n＝0に対するレジスタ20及び24の内容は初期化器21，25により初期 化される。 それから、第１レジスタ20，第２レジスタ24がf₀，f₁に初期化され、メモリが 第２加算器にf₂αを与えると、アドレス生成器は次の級数： を生成するであろう。ポテンシーの高い方のα値を用いるときは、セクションＢ のような複数のセクションがセクションＡとセクションＢの間に縦つなぎに(in cascade)配置される。これらのセクションＡ，Ｂ間に縦つなぎに配置されたセク ションには、（Ａ，Ｂも含んで）順番にi＝1,…,s-1と番号が付され、これら種 々のセクション中のレジスタは、f_iα^i-1という値に初期化される。 Λαから順列を生成するのに用いられるもう１つの差分技術は、変形された差 分Δλ、すなわち： Δλσ(n)＝σ(n＋1)−(1＋αλ)σ(n) と定義されたΔλを利用する。もしσ(n＋1)がこのΔλσ(n)の式を用いて計算 されようとするなら、掛け算が必要となろう。しかしλを適切に選定すれば、こ の計算に必要な再帰的なセクションの数は限定される。 順列群Λαの応用 Λαの群としての性質から、順列の結合により得られた順列は再びΛαに属す る順列の簡単な形に書ける。本発明は、疑似ランダム順列を実行するための簡単 な順列ユニットの構築に、この態様を利用する。 最初の応用は、同じ順列π(n)を各ブロックで実行しようと意図する順列ユニ ットに関する。この順列ユニットは所与のブロックのデータ項目を一連のアドレ スσ_j(n)に従って（すなわち先行のブロックのデータ項目が読み出されたシーケ ンス内に）書き込む。それに続いて順列ユニットは一連のアドレスσ_j+1(n)に従 ってデータ項目を読み出す。すると、ｎ番目のデータ項目として書き込まれたデ ータ項目は、π(n)番目のデータ項目として読み出されなければならない。 これは、もしσ_j+1(n)＝π（σ_j(n)）ならば、従ってσ_j+1＝π○σ_jならば成り 立つ。引き続くブロックの順列に対し、毎回ｊを増しながらこれが繰り返される 。Λαからの順列π及びσ_jが用いられればσ_j+1も常にΛαに属することになろ う。その結果、すべてのσ_jが簡単に生成できる。この目的のために、例えば図 ３に示すアドレス生成器が使用され、又はその代わりにΛαからの順列のエレメ ントに対する陽関数が使用される。 ２番目の応用は、引き続くブロックに対し異なる順列π_j(n),π_j+1(n)を実行 することに関する。そのときはσ_j+1(n)＝π_j(σ_j(n))が成り立っている。もし 順列π_j(n),π_j+1(n)が共に同じΛαから選ばれているならば、一連のσ_jもまた Λαからの順列となり、簡単に生成できる。 反対に、もしσ_j（j＝1,…）がすべて１つの集合Λのエレメントとして選ばれ ているならば、順次ブロックｊに対する順列π_j及びその逆順列はそのΛのエレ メントであることが保証され、簡単に生成できる。これは例えば、出力２から送 出されたデータ項目“ｎ”がどのように順列置換されたかを信号する必要がある とき、すなわちこのデータ項目を入力１が受け取ったときにブロックｊ内のその 位置π_j ^-1(n)を信号する必要があるときに、応用できる。π_j ^-1(n)がΛのエレメ ントであるという事実を用いれば、一連のπ_j ^-1(n)が、ｎの引き続く値に対して 簡単に生成できる。 これは、疑似ランダム順列（αの最高次数に対する係数ｆ_iが０でない）と恒 等順列（σ(n)＝0,1,…,m-1）とがσ_jとして交互に使われるときにも当てはまる 。（結果として得られる順列π_jが疑似ランダムであるためには、少なくとも１ つ置きに順列σ_jが疑似ランダムであることが必要で、すべてのσ_jがランダムで あるには及ばない。）適切に選択されたf_iに対して、これは各ブロックにおける 引き続くアドレス間の差がほぼ均等に分布するインターリービングをもたらす。 僅かに２つの異なる順列のみを使用することはインターリービングを簡単なもの にする。 順列π_j(n)及び順列π_j+1(n)が異なる集合Λα及びΛα’から選択されるとき は、両方を含むΛα''が求められることになり、茲ではα''がαとα’の最大公 約数を構成し；そうするとα''のポテンシーはΛα及びΛα’のそれよりも高く なるであろう。するとσ_jを書き込み、読み出すのに必要なシーケンスはΛαに 属し、従って簡単に生成できる。 シーケンスσ_jを記述する番号f_i ^(j)は、上記の順列の結合を表す陽関数を用い て計算できる。しかし多くの場合にこれらの番号は再帰的に計算できることが判 っている。もしαのポテンシーｓが２ならば、 とするときに： が成り立つ（これらの数式はすべてmodulo ｍとする）。 本発明は図１及び図２に示す回路配置に応用できる。この回路配置は一連のデ ータ項目のブロックを受け取り、これらのブロックを出力するための順列ユニッ トを含み、各ブロックのデータ項目は順列置換された形で出力される。茲で順列 ユニットは、 ─ メモリと； ─ データ項目をメモリに書き込み、またメモリから読み出すための書き込み／ 読み出しユニットと； ─ データ項目がメモリに書き込まれ、またメモリから読み出された位置のそれ ぞれのアドレスから成るアドレス列を生成するためのアドレス生成器と； を含む。該順列ユニットは、一組のメモリ位置のうちそれぞれのアドレス列を持 つ各ブロックからデータを読み出し；最初のブロックを除く各ブロックからのデ ータ項目を、直前のブロックのデータ項目が読み出されたアドレス列の一組の中 に書き込む。 この回路配置では、上記アドレス生成器は各ブロックに対してそれぞれのアド レス列を生成するように配置され、該アドレス列では、各ｎに対しｎ番目のアド レスが： ｍをブロック内のデータ項目の数とし；αをｍのすべての素因数で整除され、ポ テンシーs(α)は２か又はそれ以上の整数とし；f_i（i＝0,…,s）をブロックが変 われば常に変わる自然数とするとき、次の関係式： に一致するところの、番号0,…,m-1の順列σ(n)に対応する。 ｍが４の倍数ならαは４の倍数であることが好適である。また、アドレス生成 器は、アドレス列を生成するための再帰ユニットと、或るブロックに対しアドレ ス列を生成する前に再帰ユニットを初期化するための初期化手段とを有すること が好適である。簡単な順列を得るためには、ポテンシーs(α)は２であり、ｎはf₀ を除きすべてのf_iが等しく且つｍとの最大公約数は１であることが好適である 。この回路配置の１つの応用では、順列ユニットの動作は各ブロックに対しそれ ぞれの順列をもたらし、その順列は書き込むときのアドレス列を当該ブロックの 読み出すときのアドレス列に関連させ、f_i（i＝0,…,s）はすべてのブロックに 対しそれぞれの順列が同一であるように選定されているものである。 本発明が集合Λαの群としての性質から導かれていることは明らかであろう。 データ項目のブロックが毎回この集合からの順列に従って順列置換されるときに は、そのような動作はデータ項目のブロックをこの集合からの順列と一致するア ドレス列内のメモリに毎回書き込み、続いてこの集合からの別の順列と一致して メモリからこれらのデータ項目を読み出すことにより実行できる。もしαが少な くとも２で且つαの非０の最大幕の係数f_iが０でないならば、これらの順列は疑 似ランダムな性格を持つであろう。するとアドレス生成の複雑さは常に同じのま まである。アドレス生成器は例えば再帰的な回路を用いて実現できる。このやり 方で最も簡単な疑似ランダム順列を生成する方法はポテンシー２のαを使うこと である、その訳はそのとき順列を生成するのに必要な計算の数が最少だからであ る。しかし、ポテンシーの更に高いα値、例えばポテンシー３のα値を使うこと は、更によいランダム性を更に容易に実現できるから望ましい、という場合もあ ろう。それは選択の問題である：生成されたアドレス列を試験して、当該の応用 に必要なランダム性を持つかどうかが判断されることになる。 本発明が、例として示した伝送システム又はもっと一般的にはアドレス生成器 に限定されるものではない、ということは明らかであろう。基本的な疑似ランダ ム順列の結合である幾つかの疑似ランダム順列を生成しなければならない任意の 利用分野に本発明は当てはまる。本発明は、図３に示すような同じ基本的生成器 を用い、レジスタ23,27及びメモリ28を各特定の順列を規定する特定の値に初期 化することにより、これら幾つかの順列を生成するのに用いられる。適切にプロ グラムされたコンピュータを用いてもこれを達成できることは勿論であって、そ こでは一組の係数f_iで特定されるような異なる順列を生成するのに同じプログラ ム符号が用いられる。 本発明はまた、メモリに記憶されたデータ項目に限定されるものでもない。こ の順列置換の方法は、任意の物理的種類の一団の項目に適用でき、それは該一団 の項目を記憶媒体に記憶させ、その記憶媒体中の位置によりそれらの項目の処理 の順序を定める。記憶と検索のそれぞれに同じ群Λαの異なる順列を用いる。こ のことは、記憶媒体から前の一団の項目が完全に検索される前に次の一団の項目 を記憶するとき、更に複雑な順列を必要とせずに記憶媒体中のスペースの節約を 可能にする。この一団の項目が、送出することにより処理されるデータ項目であ ってもよいが、例えば製造工程で処理される製品であってもよいのである。

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 ９５２００５８０．９ (32)優先日 1995年３月９日 (33)優先権主張国 オランダ（ＮＬ） (31)優先権主張番号 ９５２００６４２．７ (32)優先日 1995年３月16日 (33)優先権主張国 オランダ（ＮＬ） (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＪＰ，ＫＲ 【要約の続き】 団を疑似ランダム的に順列置換し、前の一団が完全にそ れから検索されてしまう以前に上記項目の一団を該記憶 媒体中に記憶させ始めることを可能にする。

Claims (1)

1. 【特許請求の範囲】 １．一組のｍ個の番号の逐次疑似ランダム順列を生成する回路配置において、 該回路配置は： ─ 制御信号を生成するための制御手段を有して成り、各制御信号は、ｓを１ より大きい自然数とするとき、f_i（i＝0,…,s）という(s＋1)個の整係数のそれ ぞれの一組を特定するものであり、また ─ 各サイクルが上記制御信号の１つにそれぞれ制御される繰り返しサイクル で動作する計算手段を有して成り、該計算手段は、 f_iを上記制御信号の１つによりそれぞれ特定された整係数とし；αを全サイク ルに共通の整数の番号とし、αはｍのすべての素因数で整除され且つｍに関しｓ に等しいポテンシーs(α)を持つ；とするとき、 に対応する逐次順列のそれぞれ１つを、上記サイクル中に計算するものである ことを特徴とする回路配置。 ２．請求項１に記載の回路配置において、 上記制御信号のうち少なくとも１つは、(s＋1)個の整係数による順列が、逐 次順列のうちから少なくとも２つの順列を結合したものに対応するように、該(s ＋1)個の整係数を特定することを特徴とする回路配置。 ３．請求項１又は２に記載の回路配置において、もしｍが４の倍数なら、αも４ の倍数であることを特徴とする回路配置。 ４．請求項１，２又は３に記載の回路配置において、ポテンシーｓは２であるこ とを特徴とする回路配置。 ５．請求項１ないし４のうちのいずれか１項に記載の回路配置において、整係数 のそれぞれの組のうち少なくとも１つでは、f₀を除くすべてのf_iが互いに等しく 且つｍとの最大公約数は１であることを特徴とする回路配置。 ６．請求項１ないし５のうちのいずれか１項に記載の回路配置において、 上記計算手段は、各サイクル中の逐次順列番号を、中間変数ｕ⁽ⁱ⁾（i＝0,… ,s）から、逐次ステップｎ(n＝0,…,m-1)で計算するように設定されて成り、 中間変数ｕ⁽⁰⁾は、各サイクルの始めのステップの最初の１つで、初期化し てf₀とされ、 中間変数ｕ⁽ⁱ⁾（i＝1,…,p-1）は、上記ステップの最初の１つで、初期化し て ｕ⁽ⁱ⁾＝f_iα^i-1 とされ、 ｕ^(s)を除く各中間変数ｕ⁽ⁱ⁾の値は、上記ステップの最初の１つを除く各逐 次ステップで、先行ステップ中の中間変数のそれぞれのモジュロ和 ｕ⁽ⁱ⁾＋ｕ⁽ⁱ⁺¹⁾mod ｍ によって置き換えられ、 逐次ステップｎ(n＝0,…,m-1)における中間変数ｕ⁽⁰⁾の値は、順列置換され た番号σ(n)として用いられる ことを特徴とする回路配置。 ７．請求項６に記載の回路配置において、 各々がそれぞれのメモリエレメント及びそれぞれのモジュロ加算器を含むｓ 個の再帰ユニットを縦つなぎに有して成り、 縦つなぎの先頭の再帰ユニットの上記それぞれのモジュロ加算器は、該先頭 の再帰ユニットのそれぞれのメモリエレメント及びもう１つ別のメモリエレメン トに結合する１目の被加数入力を持ち、 先頭の再帰ユニットを除く各特定の再帰ユニットの上記それぞれのモジュロ 加算器は、該特定の再帰ユニットのメモリエレメントに結合する１番目の被加数 入力と、縦つなぎの中で該特定の再帰ユニットの１つ前の再帰ユニットのメモリ エレメントに結合する２番目の被加数入力と、を持ち、 各再帰ユニット中のそれぞれのモジュロ加算器の総和出力は、該再帰ユニッ トのそれぞれのメモリエレメントの入力に接続され、 上記計算手段は、縦つなぎの最終の再帰ユニット中のメモリユニットの内容 を各サイクルの始めに初期化してf₀し、また、縦つなぎの最終の再帰ユニッ トに順次先行する再帰ユニット中のメモリユニットの内容をそれぞれ初期化して f_iα^i-1(i＝1,…,s-1) とするように設定され、 もう１つ別のメモリユニットは初期化してf_sα^s-1とされ、 逐次ステップｎ(n＝1,…,m)では毎回、最終の再帰ユニットのメモリユニッ トが、ランダム番号σ(n)をその逐次ステップで出力する ことを特徴とする回路配置。 ８．請求項１ないし７のうちのいずれか１項に記載の回路配置において、 メモリを有して成り、ｍ個の番号の組に属するところの番号は該メモリ中の それぞれの位置を表すアドレスに対応し、また 各特定のサイクルでそれぞれ一組のデータ項目をメモリに書き込み、該特定 のサイクルに後続する逐次サイクルの１つで上記それぞれ一組のデータ項目をメ モリから読み出すための読み出し／書き込みユニットを有して成り、上記それぞ れ一組のデータ項目はその特定サイクル用に生成された順列に対応するアドレス の順番で書き込まれ、後続サイクル用に生成された順列に対応するアドレスの順 番で読み出される ことを特徴とする回路配置。 ９．請求項８に記載の回路配置において、上記特定サイクル用に計算された順列 の逆順列と上記後続サイクル用に計算された順列との結合が、該特定サイクルと は独立の通常の順列に等しくなるように、整係数f_iの組が選定されること を特 徴とする回路配置。 10．請求項８又は９に記載の回路配置において、符号器を含み、該符号器は上記 一組のデータ項目を誤り防護符号で構築するものであることを特徴とする回路配 置。 11．請求項８又は９に記載の回路配置において、誤り訂正器を含み、該誤り訂正 器は、上記のデータ項目にそれが読み出された順序で与えられた誤り防護符号に 従って上記一組のデータ項目を訂正するものであることを特徴とする回路配置。 12．ｍ個の項目の一団を処理する方法であって、 ─ 該一団の各項目がその一団中の第１順位番号に従って受け取られるところ の該一団を受け取る段階、 ─ 各特定の項目に、該特定の項目の上記第１順位番号の第１関数に従って、 記憶媒体内のそれぞれの位置を割り当てる段階、 ─ 各特定の項目を、記憶媒体内でそれに割り当てられたそれぞれの位置に記 憶する段階、 ─ 第２順位番号を、記憶位置の第２関数に従って各記憶位置に割り当てる段 階、 ─ 記憶媒体から項目を検索する段階、及び ─ 特定の記憶位置から検索された上記特定の項目を、該特定の位置の第２順 位番号に従って処理する段階 を含んで成る方法において、 n1を順位番号とし；n2を記憶位置の順序での記憶位置の位置番号とし；f_i及 びg_i（i＝0,…,s）を各々が(s＋1)個の整数から成るそれぞれの集合に属する整 係数とし：αをｍのすべての素因数で整除される整数の番号とし、αはｍに関し ｓに等しいポテンシーを持つとするとき、上記第１関数及び第２関数はそれぞれ 、 に対応して計算されることを特徴とする方法。 13．請求項12に記載の方法において、もしｍが４の倍数なら、αも４の倍数であ ることを特徴とする方法。 14．請求項12又は13に記載の方法において、ポテンシーs(σ)は２であることを 特徴とする方法。 15．請求項12，13又は14に記載の方法において、f₀を除くすべてのf_iが互いに等 しく且つｍとの最大公約数は１であることを特徴とする方法。 16．請求項12ないし15のうちのいずれか１項に記載の方法において、 各サイクル中で逐次順列置換される番号s(σ)は、中間変数ｕ⁽ⁱ⁾（i＝0,…, s）から、逐次ステップｎ(n＝0,…,m-1)で計算され、 中間変数ｕ⁽⁰⁾は、各サイクルの始めのステップの最初の１つで、初期化し てf₀とされ、 中間変数ｕ⁽ⁱ⁾（i＝1,…,p-1）は、上記ステップの最初の１つで、初期化し て ｕ⁽ⁱ⁾＝f_iα^i-1 とされ、 ｕ^(s)を除く各中間変数ｕ⁽ⁱ⁾の値は、上記ステップの最初の１つを除く各逐 次ステップで、先行ステップ中の中間変数のそれぞれのモジュロ和 ｕ(ⁱ⁾＋ｕ⁽ⁱ⁺¹⁾mod ｍ によって置き換えられ、 逐次ステップｎ(n=0,…,m-1)における中間変数ｕ⁽⁰⁾の値は、順列置換され た番号σ(n)として用いられる ことを特徴とする方法。