JPH0951045A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JPH0951045A JPH0951045A JP7266972A JP26697295A JPH0951045A JP H0951045 A JPH0951045 A JP H0951045A JP 7266972 A JP7266972 A JP 7266972A JP 26697295 A JP26697295 A JP 26697295A JP H0951045 A JPH0951045 A JP H0951045A
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- insulating film
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Abstract
(57)【要約】
【課題】 同一の半導体基板上にバイポーラトランジス
タとＭＯＳトランジスタとが集積された半導体集積回路
装置において、各素子の動作特性を独立に最適化し、さ
らにエミッタ・ベース間のリークを防止しエミッタ抵抗
値を下げて、バイポーラトランジスタの性能向上を図
る。 【解決手段】 Ｐ型半導体基板１０上にはバイポーラト
ランジスタ１と両ＭＯＳトランジスタ２、３とが集積さ
れている。バイポーラトランジスタ１にはベ−ス引出し
電極側面部の酸化膜２０Ａ、ベ−ス引出し電極側面のシ
リコン窒化膜２１Ａ及びベ−ス引出し電極側面の多結晶
シリコン膜２２Ａ、２２Ｂが形成され、両ＭＯＳトラン
ジスタ２、３にはゲート電極側面部の酸化膜２０Ｃ、２
０Ｄ、ゲート電極側面のシリコン窒化膜２１Ｃ、２１Ｄ
及びゲート電極の絶縁側壁２９Ａ、２９Ｂが形成されて
いる。
タとＭＯＳトランジスタとが集積された半導体集積回路
装置において、各素子の動作特性を独立に最適化し、さ
らにエミッタ・ベース間のリークを防止しエミッタ抵抗
値を下げて、バイポーラトランジスタの性能向上を図
る。 【解決手段】 Ｐ型半導体基板１０上にはバイポーラト
ランジスタ１と両ＭＯＳトランジスタ２、３とが集積さ
れている。バイポーラトランジスタ１にはベ−ス引出し
電極側面部の酸化膜２０Ａ、ベ−ス引出し電極側面のシ
リコン窒化膜２１Ａ及びベ−ス引出し電極側面の多結晶
シリコン膜２２Ａ、２２Ｂが形成され、両ＭＯＳトラン
ジスタ２、３にはゲート電極側面部の酸化膜２０Ｃ、２
０Ｄ、ゲート電極側面のシリコン窒化膜２１Ｃ、２１Ｄ
及びゲート電極の絶縁側壁２９Ａ、２９Ｂが形成されて
いる。
Description
【０００１】
【発明の属する技術分野】本発明は、自己整合型の超高
速バイポーラトランジスタ及びＣＭＯＳトランジスタが
同一の半導体基板上に形成された半導体集積回路装置と
その製造方法に関するものである。
速バイポーラトランジスタ及びＣＭＯＳトランジスタが
同一の半導体基板上に形成された半導体集積回路装置と
その製造方法に関するものである。
【０００２】
【従来の技術】近年、携帯電話等の移動体通信機器の著
しい進歩に伴い、半導体集積回路において高周波回路と
高集積ロジック回路とを集積化することが必要となって
きている。従って、高速ＥＣＬ回路やアナログ回路等に
適した自己整合型の超高速バイポーラトランジスタと、
高集積かつ低消費電力のＣＭＯＳロジック回路とを同一
半導体基板上に集積する技術が強く要望されている。
しい進歩に伴い、半導体集積回路において高周波回路と
高集積ロジック回路とを集積化することが必要となって
きている。従って、高速ＥＣＬ回路やアナログ回路等に
適した自己整合型の超高速バイポーラトランジスタと、
高集積かつ低消費電力のＣＭＯＳロジック回路とを同一
半導体基板上に集積する技術が強く要望されている。
【０００３】以下、自己整合技術の中でも広く用いられ
ている、ベース引出し電極及びエミッタ引出し部が自己
整合的に形成される２層多結晶シリコン自己整合型トラ
ンジスタとＣＭＯＳトランジスタとを同一半導体基板上
に集積した、特開昭６３−２８１４５６にも示されてい
る従来の技術を、図面を参照しながら説明する。
ている、ベース引出し電極及びエミッタ引出し部が自己
整合的に形成される２層多結晶シリコン自己整合型トラ
ンジスタとＣＭＯＳトランジスタとを同一半導体基板上
に集積した、特開昭６３−２８１４５６にも示されてい
る従来の技術を、図面を参照しながら説明する。
【０００４】図８は従来の半導体集積回路装置の断面図
である。図８において、５４はシリコンよりなるＰ型半
導体基板、５１はＰ型半導体基板５４上のＮＰＮバイポ
ーラトランジスタ、５２はＰ型半導体基板５４上のＰチ
ャネルＭＯＳトランジスタ、５３はＰ型半導体基板５４
上のＮチャネルＭＯＳトランジスタ、５７はＰ型半導体
基板５４上の全面に堆積したＮ型半導体のエピタキシャ
ル層内の素子分離領域にイオン注入及び熱処理によりＰ
型半導体基板５４に達するように形成された第１のＰ型
ウエル層、５９は素子を分離するＬＯＣＯＳ膜である。
以下においては、ＮＰＮバイポーラトランジスタ５１、
ＰチャネルＭＯＳトランジスタ５２及びＮチャネルＭＯ
Ｓトランジスタ５３の各素子ごとに説明する。
である。図８において、５４はシリコンよりなるＰ型半
導体基板、５１はＰ型半導体基板５４上のＮＰＮバイポ
ーラトランジスタ、５２はＰ型半導体基板５４上のＰチ
ャネルＭＯＳトランジスタ、５３はＰ型半導体基板５４
上のＮチャネルＭＯＳトランジスタ、５７はＰ型半導体
基板５４上の全面に堆積したＮ型半導体のエピタキシャ
ル層内の素子分離領域にイオン注入及び熱処理によりＰ
型半導体基板５４に達するように形成された第１のＰ型
ウエル層、５９は素子を分離するＬＯＣＯＳ膜である。
以下においては、ＮＰＮバイポーラトランジスタ５１、
ＰチャネルＭＯＳトランジスタ５２及びＮチャネルＭＯ
Ｓトランジスタ５３の各素子ごとに説明する。
【０００５】まず、図８のＮＰＮバイポーラトランジス
タ５１において、５５Ａはイオン注入及び熱処理により
Ｐ型半導体基板５４に形成されたＮ型埋込みコレクタ
層、５６ＡはＰ型半導体基板５４上の全面に堆積したＮ
型半導体のエピタキシャル層内にイオン注入及び熱処理
により形成されたＮ型コレクタ層、６１は自己整合的に
形成されたエミッタ・ベース形成領域、６２ＡはＰ型不
純物が導入された多結晶シリコンにより形成されたＮＰ
Ｎバイポーラトランジスタ５１のベース引出し電極、６
３ＡはＴＥＯＳ膜等により形成されたベース引出し電極
上面の絶縁膜、６４Ａ、６４Ｂ、６４Ｃ及び６４ＤはＴ
ＥＯＳ膜等により形成されたベース引出し電極の絶縁側
壁、６５はベース引出し電極の絶縁側壁６４Ｂ及び６４
Ｃにより自己整合的に形成されたエミッタ引出し開口
部、６６はＮ型不純物が導入された多結晶シリコンより
なるエミッタ引出し電極、６７はＮ型不純物が導入され
た多結晶シリコンよりなるコレクタ引出し電極、６８は
ベース引出し電極極６２Ａを通して熱処理により不純物
が導入された外部ベース層、６９は熱処理により形成さ
れた活性ベース層、７０はエミッタ引出し電極６６を通
して熱処理にてベース引出し電極の絶縁側壁６４Ｂ及び
６４Ｃにより自己整合的に形成されたエミッタ層、７１
は熱処理により形成されたコレクタコンタクト層であ
る。
タ５１において、５５Ａはイオン注入及び熱処理により
Ｐ型半導体基板５４に形成されたＮ型埋込みコレクタ
層、５６ＡはＰ型半導体基板５４上の全面に堆積したＮ
型半導体のエピタキシャル層内にイオン注入及び熱処理
により形成されたＮ型コレクタ層、６１は自己整合的に
形成されたエミッタ・ベース形成領域、６２ＡはＰ型不
純物が導入された多結晶シリコンにより形成されたＮＰ
Ｎバイポーラトランジスタ５１のベース引出し電極、６
３ＡはＴＥＯＳ膜等により形成されたベース引出し電極
上面の絶縁膜、６４Ａ、６４Ｂ、６４Ｃ及び６４ＤはＴ
ＥＯＳ膜等により形成されたベース引出し電極の絶縁側
壁、６５はベース引出し電極の絶縁側壁６４Ｂ及び６４
Ｃにより自己整合的に形成されたエミッタ引出し開口
部、６６はＮ型不純物が導入された多結晶シリコンより
なるエミッタ引出し電極、６７はＮ型不純物が導入され
た多結晶シリコンよりなるコレクタ引出し電極、６８は
ベース引出し電極極６２Ａを通して熱処理により不純物
が導入された外部ベース層、６９は熱処理により形成さ
れた活性ベース層、７０はエミッタ引出し電極６６を通
して熱処理にてベース引出し電極の絶縁側壁６４Ｂ及び
６４Ｃにより自己整合的に形成されたエミッタ層、７１
は熱処理により形成されたコレクタコンタクト層であ
る。
【０００６】次に、図８のＰチャネルＭＯＳトランジス
タ５２において、５５Ｂはイオン注入法によりＰ型半導
体基板５４に形成されたＮ型埋込みウエル層、５６Ｂは
前記エピタキシャル層内のイオン注入及び熱処理により
形成されたＮ型ウエル層、６０Ａは前記エピタキシャル
層の表面が酸化されて形成された第１のゲート絶縁膜、
６２ＣはＮ型不純物が導入された多結晶シリコンよりな
る第１のゲート電極、６３ＣはＴＥＯＳ膜等よりなる第
１のゲート電極上面の絶縁膜、６４ＥはＴＥＯＳ膜等よ
りなる第１のゲート電極の絶縁側壁、７２Ａは第１のゲ
ート電極６２Ｃの側面をサイドウォールとして形成され
た第１のＬＤＤ層、７３Ａは第１のゲート電極の絶縁側
壁６４Ｅをサイドウォールとしてイオン注入することに
より自己整合的に形成された第１のソース・ドレイン層
である。
タ５２において、５５Ｂはイオン注入法によりＰ型半導
体基板５４に形成されたＮ型埋込みウエル層、５６Ｂは
前記エピタキシャル層内のイオン注入及び熱処理により
形成されたＮ型ウエル層、６０Ａは前記エピタキシャル
層の表面が酸化されて形成された第１のゲート絶縁膜、
６２ＣはＮ型不純物が導入された多結晶シリコンよりな
る第１のゲート電極、６３ＣはＴＥＯＳ膜等よりなる第
１のゲート電極上面の絶縁膜、６４ＥはＴＥＯＳ膜等よ
りなる第１のゲート電極の絶縁側壁、７２Ａは第１のゲ
ート電極６２Ｃの側面をサイドウォールとして形成され
た第１のＬＤＤ層、７３Ａは第１のゲート電極の絶縁側
壁６４Ｅをサイドウォールとしてイオン注入することに
より自己整合的に形成された第１のソース・ドレイン層
である。
【０００７】次に、図８のＮチャネルＭＯＳトランジス
タ５３において、５８は前記エピタキシャル層内のイオ
ン注入及び熱処理によりＰ型半導体基板５４に達するよ
うに形成された第２のＰ型ウエル層、６０Ｂは前記エピ
タキシャル層の表面が酸化されて形成された第２のゲー
ト絶縁膜、６２ＤはＮ型不純物が導入された多結晶シリ
コンよりなる第２のゲート電極、６３ＤはＴＥＯＳ膜等
よりなる第２のゲート電極上面の絶縁膜、６４ＧはＴＥ
ＯＳ膜等よりなる第２のゲート電極の絶縁側壁、７２Ｃ
は第２のゲート電極６２Ｄの側面をサイドウォールとし
て形成された第２のＬＤＤ層、７３Ｃは第２のゲート電
極の絶縁側壁６４Ｇをサイドウォールとしてイオン注入
することにより自己整合的に形成された第２のソース・
ドレイン層である。
タ５３において、５８は前記エピタキシャル層内のイオ
ン注入及び熱処理によりＰ型半導体基板５４に達するよ
うに形成された第２のＰ型ウエル層、６０Ｂは前記エピ
タキシャル層の表面が酸化されて形成された第２のゲー
ト絶縁膜、６２ＤはＮ型不純物が導入された多結晶シリ
コンよりなる第２のゲート電極、６３ＤはＴＥＯＳ膜等
よりなる第２のゲート電極上面の絶縁膜、６４ＧはＴＥ
ＯＳ膜等よりなる第２のゲート電極の絶縁側壁、７２Ｃ
は第２のゲート電極６２Ｄの側面をサイドウォールとし
て形成された第２のＬＤＤ層、７３Ｃは第２のゲート電
極の絶縁側壁６４Ｇをサイドウォールとしてイオン注入
することにより自己整合的に形成された第２のソース・
ドレイン層である。
【０００８】以上の構成により、各ＭＯＳトランジスタ
例えばＰチャネルＭＯＳトランジスタ５２においては、
動作特性を劣化させるホットキャリアが生じにくいＬＤ
Ｄ構造を実現するため、第１のゲート電極６２Ｃの側面
と第１のゲート電極の絶縁側壁６４Ｅとをサイドウォー
ルとして利用している。
例えばＰチャネルＭＯＳトランジスタ５２においては、
動作特性を劣化させるホットキャリアが生じにくいＬＤ
Ｄ構造を実現するため、第１のゲート電極６２Ｃの側面
と第１のゲート電極の絶縁側壁６４Ｅとをサイドウォー
ルとして利用している。
【０００９】ＮＰＮバイポーラトランジスタ５１は、第
１のゲート電極の絶縁側壁６４Ｅと同じ工程による、ベ
ース引出し電極の絶縁側壁６４Ｂ及び６４Ｃが自己整合
的に形成されることにより、エミッタ層７０の寸法を縮
小して接合容量を下げ、ベース引出し電極６２Ａとエミ
ッタ層７０との距離を縮めてベース抵抗を低減し、高周
波特性の大幅な改善を果たしている。
１のゲート電極の絶縁側壁６４Ｅと同じ工程による、ベ
ース引出し電極の絶縁側壁６４Ｂ及び６４Ｃが自己整合
的に形成されることにより、エミッタ層７０の寸法を縮
小して接合容量を下げ、ベース引出し電極６２Ａとエミ
ッタ層７０との距離を縮めてベース抵抗を低減し、高周
波特性の大幅な改善を果たしている。
【００１０】
【発明が解決しようとする課題】バイポーラトランジス
タ５１の動作特性を左右するベース抵抗値及びベース中
のキャリア走行時間にとって外部ベース層６８とエミッ
タ層７０との間隔（以下「第１のパラメータ」と略称す
る）は重要な要因であり、例えば、ＭＯＳトランジスタ
５２の動作特性を左右する耐ホットキャリア性及び飽和
ドレイン電流値にとっては、第１のゲート電極６２Ｃと
第１のソース・ドレイン層７３Ａとの間隔（以下「第２
のパラメータ」と略称する）は重要な要因である。
タ５１の動作特性を左右するベース抵抗値及びベース中
のキャリア走行時間にとって外部ベース層６８とエミッ
タ層７０との間隔（以下「第１のパラメータ」と略称す
る）は重要な要因であり、例えば、ＭＯＳトランジスタ
５２の動作特性を左右する耐ホットキャリア性及び飽和
ドレイン電流値にとっては、第１のゲート電極６２Ｃと
第１のソース・ドレイン層７３Ａとの間隔（以下「第２
のパラメータ」と略称する）は重要な要因である。
【００１１】しかしながら、前記従来の半導体集積回路
装置では、一つの工程で自己整合的に形成されるベース
引出し電極の絶縁側壁６４Ｂ及び第１のゲート電極の絶
縁側壁６４Ｅの膜厚により、第１のパラメータと第２の
パラメータとが決定される。従って、該絶縁側壁６４Ｂ
及び６４Ｅの膜厚を一度の工程により、すべての動作特
性を最適化することは極めて困難であるので、従来はＭ
ＯＳトランジスタ５２の性能を確保するためにＬＤＤ構
造を決定する第１のゲート電極の絶縁側壁６４Ｅをベー
ス引出し電極の絶縁側壁６４Ｂよりも優先させて最適化
する傾向にあり、工程のマージンを十分に確保すること
も難しいという問題を有していた。
装置では、一つの工程で自己整合的に形成されるベース
引出し電極の絶縁側壁６４Ｂ及び第１のゲート電極の絶
縁側壁６４Ｅの膜厚により、第１のパラメータと第２の
パラメータとが決定される。従って、該絶縁側壁６４Ｂ
及び６４Ｅの膜厚を一度の工程により、すべての動作特
性を最適化することは極めて困難であるので、従来はＭ
ＯＳトランジスタ５２の性能を確保するためにＬＤＤ構
造を決定する第１のゲート電極の絶縁側壁６４Ｅをベー
ス引出し電極の絶縁側壁６４Ｂよりも優先させて最適化
する傾向にあり、工程のマージンを十分に確保すること
も難しいという問題を有していた。
【００１２】また、ＮＰＮバイポーラトランジスタ５１
において、エミッタ・ベース接合の周辺部に厚い絶縁膜
よりなるベース引出し電極の絶縁側壁６４Ｂ及び６４Ｃ
が形成されているため、熱容量の大きな該絶縁側壁が冷
える際に、その収縮する応力がエミッタ・ベース接合の
周辺部にかかるので、エミッタ・ベース間のリーク特性
等が劣化したり、エミッタ層の幅が微細化により狭くな
るため、エミッタ引出し開口部６５のアスペクト比（エ
ミッタ引出し開口部の高さと直径との比）が大きくなる
ので、エミッタ引出し電極６６によるエミッタ抵抗が増
大したりするという問題を有していた。
において、エミッタ・ベース接合の周辺部に厚い絶縁膜
よりなるベース引出し電極の絶縁側壁６４Ｂ及び６４Ｃ
が形成されているため、熱容量の大きな該絶縁側壁が冷
える際に、その収縮する応力がエミッタ・ベース接合の
周辺部にかかるので、エミッタ・ベース間のリーク特性
等が劣化したり、エミッタ層の幅が微細化により狭くな
るため、エミッタ引出し開口部６５のアスペクト比（エ
ミッタ引出し開口部の高さと直径との比）が大きくなる
ので、エミッタ引出し電極６６によるエミッタ抵抗が増
大したりするという問題を有していた。
【００１３】そこで、本発明は前記従来の問題を解決す
るもので、バイポーラトランジスタ及びＭＯＳトランジ
スタの動作特性を素子ごとに最適化し、エミッタ・ベー
ス間のリーク特性等を改善し、かつエミッタ抵抗を小さ
くすることにより、さらに性能が向上する半導体集積回
路装置を提供するものである。
るもので、バイポーラトランジスタ及びＭＯＳトランジ
スタの動作特性を素子ごとに最適化し、エミッタ・ベー
ス間のリーク特性等を改善し、かつエミッタ抵抗を小さ
くすることにより、さらに性能が向上する半導体集積回
路装置を提供するものである。
【００１４】
【課題を解決するための手段】前記の目的を達成するた
め、本発明は、ベース引出し電極の側面の第１の側壁と
ゲート電極の側面の第２の側壁とを異なる工程により形
成し、また前記第１の側壁を絶縁膜及び導体膜により構
成し、前記第２の側壁を絶縁膜により構成するものであ
る。
め、本発明は、ベース引出し電極の側面の第１の側壁と
ゲート電極の側面の第２の側壁とを異なる工程により形
成し、また前記第１の側壁を絶縁膜及び導体膜により構
成し、前記第２の側壁を絶縁膜により構成するものであ
る。
【００１５】具体的に請求項１の発明が講じた解決手段
は、ベース層を取り囲む外部ベース層に接続された、上
面に第１の絶縁膜を有すると共に側面に第１の側壁を有
するベース引出し電極と、前記第１の側壁により自己整
合的に形成されたエミッタ層及びエミッタ引出し電極と
を備えたバイポーラトランジスタ、並びに上面に第２の
絶縁膜を有すると共に側面に第２の側壁を有するゲート
電極と、前記第２の側壁により自己整合的に形成された
ソース・ドレイン層とを備えたＭＯＳトランジスタが同
一の半導体基板上に混載された半導体集積回路装置を前
提とし、前記第１の側壁はベース引出し電極側の第３の
絶縁膜及び反ベース引出し電極側の導体膜により構成さ
れ、前記第２の側壁は前記第３の絶縁膜と同一の工程に
より形成された第４の絶縁膜により構成されているもの
である。
は、ベース層を取り囲む外部ベース層に接続された、上
面に第１の絶縁膜を有すると共に側面に第１の側壁を有
するベース引出し電極と、前記第１の側壁により自己整
合的に形成されたエミッタ層及びエミッタ引出し電極と
を備えたバイポーラトランジスタ、並びに上面に第２の
絶縁膜を有すると共に側面に第２の側壁を有するゲート
電極と、前記第２の側壁により自己整合的に形成された
ソース・ドレイン層とを備えたＭＯＳトランジスタが同
一の半導体基板上に混載された半導体集積回路装置を前
提とし、前記第１の側壁はベース引出し電極側の第３の
絶縁膜及び反ベース引出し電極側の導体膜により構成さ
れ、前記第２の側壁は前記第３の絶縁膜と同一の工程に
より形成された第４の絶縁膜により構成されているもの
である。
【００１６】請求項１の構成により、バイポーラトラン
ジスタの第１の側壁が、ベース引出し電極側の薄い絶縁
膜及び反ベース引出し電極側の導体膜により構成されて
いるため、厚い絶縁膜にて形成されている場合よりも第
１の側壁の熱容量が下がるので、エミッタ・ベース接合
の周辺部にかかる収縮する応力が減少すると共に、第１
の側壁の導体膜とエミッタ引出し電極とが一体となるた
め、エミッタ引出し開口部の実質的な直径が大きくなる
ので、アスペクト比（エミッタ引出し開口部の高さと直
径との比）が小さくなる。また、バイポーラトランジス
タのベース引出し電極の側面に形成される第１の側壁
と、ＭＯＳトランジスタのゲート電極の側面に形成され
る第２の側壁とを異なる工程により形成することができ
る。バイポーラトランジスタの外部ベース層とエミッタ
層との間隔及びＭＯＳトランジスタのゲート電極とソー
ス・ドレイン層との間隔が独立に調整できる。
ジスタの第１の側壁が、ベース引出し電極側の薄い絶縁
膜及び反ベース引出し電極側の導体膜により構成されて
いるため、厚い絶縁膜にて形成されている場合よりも第
１の側壁の熱容量が下がるので、エミッタ・ベース接合
の周辺部にかかる収縮する応力が減少すると共に、第１
の側壁の導体膜とエミッタ引出し電極とが一体となるた
め、エミッタ引出し開口部の実質的な直径が大きくなる
ので、アスペクト比（エミッタ引出し開口部の高さと直
径との比）が小さくなる。また、バイポーラトランジス
タのベース引出し電極の側面に形成される第１の側壁
と、ＭＯＳトランジスタのゲート電極の側面に形成され
る第２の側壁とを異なる工程により形成することができ
る。バイポーラトランジスタの外部ベース層とエミッタ
層との間隔及びＭＯＳトランジスタのゲート電極とソー
ス・ドレイン層との間隔が独立に調整できる。
【００１７】請求項２の発明は、請求項１における第２
の側壁がゲート電極側の前記第４の絶縁膜及び反ゲート
電極側の第５の絶縁膜により構成されているものであ
る。
の側壁がゲート電極側の前記第４の絶縁膜及び反ゲート
電極側の第５の絶縁膜により構成されているものであ
る。
【００１８】請求項２の構成により、ＭＯＳトランジス
タのゲート電極の第２の側壁は第４の絶縁膜及び第５の
絶縁膜により構成されているため、バイポーラトランジ
スタの外部ベース層とエミッタ層との間隔及びＭＯＳト
ランジスタのゲート電極とソース・ドレイン層との間隔
が独立に調整できる自由度が増すと共に第４の絶縁膜と
同一の工程により形成された第３の絶縁膜が薄くなる。
タのゲート電極の第２の側壁は第４の絶縁膜及び第５の
絶縁膜により構成されているため、バイポーラトランジ
スタの外部ベース層とエミッタ層との間隔及びＭＯＳト
ランジスタのゲート電極とソース・ドレイン層との間隔
が独立に調整できる自由度が増すと共に第４の絶縁膜と
同一の工程により形成された第３の絶縁膜が薄くなる。
【００１９】請求項３の発明は、請求項２の構成に、前
記第５の絶縁膜はシリコン酸化膜である構成を付加する
ものである。
記第５の絶縁膜はシリコン酸化膜である構成を付加する
ものである。
【００２０】請求項４の発明は、請求項１の構成に、前
記第２の側壁は、前記ベース引出し電極が前記外部ベー
スを取り囲む素子分離膜上に延びる側の側面にも形成さ
れている構成を付加するものである。
記第２の側壁は、前記ベース引出し電極が前記外部ベー
スを取り囲む素子分離膜上に延びる側の側面にも形成さ
れている構成を付加するものである。
【００２１】請求項５の発明は、請求項１の構成に、前
記第３の絶縁膜は、前記ベース引出し電極に接する側か
ら順に形成された前記電極の酸化膜及びシリコン窒化膜
よりなる構成を付加するものである。
記第３の絶縁膜は、前記ベース引出し電極に接する側か
ら順に形成された前記電極の酸化膜及びシリコン窒化膜
よりなる構成を付加するものである。
【００２２】請求項６の発明は、請求項１の構成に、前
記導体膜は多結晶シリコンよりなる構成を付加するもの
である。
記導体膜は多結晶シリコンよりなる構成を付加するもの
である。
【００２３】請求項７の発明は、半導体集積回路装置の
製造方法を、半導体基板上にバイポーラトランジスタ及
びＭＯＳトランジスタを絶縁する素子分離膜を形成する
と共に、該素子分離膜を除く素子領域にゲート絶縁膜を
形成する第１の工程と、バイポーラトランジスタを形成
する領域の前記ゲート絶縁膜をエッチングにより除去し
た後、前記半導体基板上の全面に第１の導体膜及び第１
の絶縁膜を順次堆積する第２の工程と、前記第１の絶縁
膜及び第１の導体膜に対してエッチングを行なって、前
記バイポーラトランジスタのベース引出し電極及び該ベ
ース引出し電極上の絶縁膜と、前記ＭＯＳトランジスタ
のゲート電極及び該ゲート電極上の絶縁膜とを形成する
第３の工程と、前記ベース引出し電極の側面、ベース引
出し電極に取り囲まれたエミッタ形成領域の上面及びゲ
ート電極の側面に第２の絶縁膜を形成した後、前記半導
体基板上の全面に第３の絶縁膜及び第２の導体膜を順次
堆積する第４の工程と、前記第２の導体膜に対してエッ
チングを行なって、前記ベース電極の側面及びゲート電
極の側面に前記第２の絶縁膜、第３の絶縁膜及び第２の
導体膜から構成される第１の側壁を形成する第５の工程
と、前記エミッタ形成領域及びソース・ドレイン形成領
域上の前記第３の絶縁膜及び第２の絶縁膜を前記第１の
側壁をマスクにしてエッチングにより除去することによ
って、エミッタ引出し電極の開口部を自己整合的に形成
する第６の工程と、前記半導体基板上の全面に第３の導
体膜を堆積した後、該第３の導体膜を選択的にエッチン
グすることにより、前記エミッタ引出し電極の開口部上
にエミッタ引出し電極を形成すると共に、前記エミッタ
引出し電極に覆われた前記ベース引出し電極の側面以外
の該ベース電極の側面及びゲート電極の側面における前
記第１の側壁内の前記第２の導体膜をエッチングにより
除去し第２の側壁を形成する第７の工程と、前記ソース
・ドレイン形成領域を前記第２の側壁により自己整合的
に形成する第８の工程とを備えている構成とするもので
ある。
製造方法を、半導体基板上にバイポーラトランジスタ及
びＭＯＳトランジスタを絶縁する素子分離膜を形成する
と共に、該素子分離膜を除く素子領域にゲート絶縁膜を
形成する第１の工程と、バイポーラトランジスタを形成
する領域の前記ゲート絶縁膜をエッチングにより除去し
た後、前記半導体基板上の全面に第１の導体膜及び第１
の絶縁膜を順次堆積する第２の工程と、前記第１の絶縁
膜及び第１の導体膜に対してエッチングを行なって、前
記バイポーラトランジスタのベース引出し電極及び該ベ
ース引出し電極上の絶縁膜と、前記ＭＯＳトランジスタ
のゲート電極及び該ゲート電極上の絶縁膜とを形成する
第３の工程と、前記ベース引出し電極の側面、ベース引
出し電極に取り囲まれたエミッタ形成領域の上面及びゲ
ート電極の側面に第２の絶縁膜を形成した後、前記半導
体基板上の全面に第３の絶縁膜及び第２の導体膜を順次
堆積する第４の工程と、前記第２の導体膜に対してエッ
チングを行なって、前記ベース電極の側面及びゲート電
極の側面に前記第２の絶縁膜、第３の絶縁膜及び第２の
導体膜から構成される第１の側壁を形成する第５の工程
と、前記エミッタ形成領域及びソース・ドレイン形成領
域上の前記第３の絶縁膜及び第２の絶縁膜を前記第１の
側壁をマスクにしてエッチングにより除去することによ
って、エミッタ引出し電極の開口部を自己整合的に形成
する第６の工程と、前記半導体基板上の全面に第３の導
体膜を堆積した後、該第３の導体膜を選択的にエッチン
グすることにより、前記エミッタ引出し電極の開口部上
にエミッタ引出し電極を形成すると共に、前記エミッタ
引出し電極に覆われた前記ベース引出し電極の側面以外
の該ベース電極の側面及びゲート電極の側面における前
記第１の側壁内の前記第２の導体膜をエッチングにより
除去し第２の側壁を形成する第７の工程と、前記ソース
・ドレイン形成領域を前記第２の側壁により自己整合的
に形成する第８の工程とを備えている構成とするもので
ある。
【００２４】請求項７の構成により、バイポーラトラン
ジスタの第１の側壁を、ベース引出し電極側の薄い絶縁
膜及び反ベース引出し電極側の導体膜により構成するた
め、厚い絶縁膜を用いて形成する場合よりも第１の側壁
の熱容量が下がるので、エミッタ・ベース接合の周辺部
にかかる収縮する応力が減少する。また、第１の側壁の
反ベース引出し電極側の導体膜とエミッタ引出し電極と
が一体となるため、エミッタ引出し開口部の実質的な直
径が大きくなるので、アスペクト比（エミッタ引出し開
口部の高さと直径との比）が小さくなる。さらに、バイ
ポーラトランジスタのベース引出し電極の側面に形成す
る第１の側壁とＭＯＳトランジスタのゲート電極の側面
に形成する第２の側壁とを異なる工程により形成するた
め、バイポーラトランジスタの外部ベース層とエミッタ
層との間隔及びＭＯＳトランジスタのゲート電極とソー
ス・ドレイン層との間隔を独立して決定できる。
ジスタの第１の側壁を、ベース引出し電極側の薄い絶縁
膜及び反ベース引出し電極側の導体膜により構成するた
め、厚い絶縁膜を用いて形成する場合よりも第１の側壁
の熱容量が下がるので、エミッタ・ベース接合の周辺部
にかかる収縮する応力が減少する。また、第１の側壁の
反ベース引出し電極側の導体膜とエミッタ引出し電極と
が一体となるため、エミッタ引出し開口部の実質的な直
径が大きくなるので、アスペクト比（エミッタ引出し開
口部の高さと直径との比）が小さくなる。さらに、バイ
ポーラトランジスタのベース引出し電極の側面に形成す
る第１の側壁とＭＯＳトランジスタのゲート電極の側面
に形成する第２の側壁とを異なる工程により形成するた
め、バイポーラトランジスタの外部ベース層とエミッタ
層との間隔及びＭＯＳトランジスタのゲート電極とソー
ス・ドレイン層との間隔を独立して決定できる。
【００２５】請求項８の発明は、請求項７の構成に、前
記第７の工程の後に、前記半導体基板上の全面に第４の
絶縁膜を堆積した後、該第４の絶縁膜に対してエッチン
グを行なって、前記ゲート電極の側面に前記第２の絶縁
膜、第３の絶縁膜及び第４の絶縁膜から構成される第２
の側壁を形成する工程をさらに備えている構成を付加す
るものである。
記第７の工程の後に、前記半導体基板上の全面に第４の
絶縁膜を堆積した後、該第４の絶縁膜に対してエッチン
グを行なって、前記ゲート電極の側面に前記第２の絶縁
膜、第３の絶縁膜及び第４の絶縁膜から構成される第２
の側壁を形成する工程をさらに備えている構成を付加す
るものである。
【００２６】請求項８の構成により、ＭＯＳトランジス
タのゲート電極の側面の第２の側壁を、第２の絶縁膜、
第３の絶縁膜及び第４の絶縁膜から構成するため、バイ
ポーラトランジスタの外部ベース層とエミッタ層との間
隔及びＭＯＳトランジスタのゲート電極とソース・ドレ
イン層との間隔を独立に調整する自由度が増すと共に第
３の絶縁膜を薄く形成することができる。
タのゲート電極の側面の第２の側壁を、第２の絶縁膜、
第３の絶縁膜及び第４の絶縁膜から構成するため、バイ
ポーラトランジスタの外部ベース層とエミッタ層との間
隔及びＭＯＳトランジスタのゲート電極とソース・ドレ
イン層との間隔を独立に調整する自由度が増すと共に第
３の絶縁膜を薄く形成することができる。
【００２７】
【発明の実施の形態】以下本発明の第１の実施形態を図
面に基づいて説明する。
面に基づいて説明する。
【００２８】図１は本発明の第１の実施形態に係る半導
体集積回路装置の断面構造を示している。図１におい
て、１０はシリコンよりなるＰ型半導体基板、１はＰ型
半導体基板１０上のＮＰＮバイポーラトランジスタ、２
はＰ型半導体基板１０上のＰチャネルＭＯＳトランジス
タ、３はＰ型半導体基板１０上のＮチャネルＭＯＳトラ
ンジスタ、１４ＡはＰ型半導体基板１０上の全面に堆積
したＮ型半導体のエピタキシャル層内の素子分離領域に
イオン注入及び熱処理によりＰ型半導体基板１０に達す
るように形成された素子分離層、１４ＢはＰ型半導体基
板１０上の全面に堆積したＮ型半導体のエピタキシャル
層内にイオン注入及び熱処理によりＰ型半導体基板１０
に達するように形成されたＰ型ウエル層、１５Ａ、１５
Ｂ、１５Ｃ、１５Ｄ及び１５Ｅは素子を分離するＬＯＣ
ＯＳ膜である。以下においては、ＮＰＮバイポーラトラ
ンジスタ１、ＰチャネルＭＯＳトランジスタ２及びＮチ
ャネルＭＯＳトランジスタ３の各素子ごとにその構造を
説明する。
体集積回路装置の断面構造を示している。図１におい
て、１０はシリコンよりなるＰ型半導体基板、１はＰ型
半導体基板１０上のＮＰＮバイポーラトランジスタ、２
はＰ型半導体基板１０上のＰチャネルＭＯＳトランジス
タ、３はＰ型半導体基板１０上のＮチャネルＭＯＳトラ
ンジスタ、１４ＡはＰ型半導体基板１０上の全面に堆積
したＮ型半導体のエピタキシャル層内の素子分離領域に
イオン注入及び熱処理によりＰ型半導体基板１０に達す
るように形成された素子分離層、１４ＢはＰ型半導体基
板１０上の全面に堆積したＮ型半導体のエピタキシャル
層内にイオン注入及び熱処理によりＰ型半導体基板１０
に達するように形成されたＰ型ウエル層、１５Ａ、１５
Ｂ、１５Ｃ、１５Ｄ及び１５Ｅは素子を分離するＬＯＣ
ＯＳ膜である。以下においては、ＮＰＮバイポーラトラ
ンジスタ１、ＰチャネルＭＯＳトランジスタ２及びＮチ
ャネルＭＯＳトランジスタ３の各素子ごとにその構造を
説明する。
【００２９】まず、図１に示すＮＰＮバイポーラトラン
ジスタ１において、１２Ａはイオン注入及び熱処理によ
りＰ型半導体基板１０に形成されたＮ型埋込みコレクタ
層、１３ＡはＰ型半導体基板１０上の全面に堆積したＮ
型半導体のエピタキシャル層内にイオン注入及び熱処理
により形成されたＮ型コレクタ層、１７は自己整合的に
形成されるエミッタ・ベース形成領域、１８ＡはＰ型不
純物が導入された多結晶シリコンよりなるＮＰＮバイポ
ーラトランジスタ１のベース引出し電極、１９ＡはＴＥ
ＯＳ膜等よりなるベース引出し電極上面の絶縁膜、２０
Ａはベース引出し電極１８Ａを熱処理により酸化して形
成されたベース引出し電極側面部の酸化膜、２１Ａは減
圧ＣＶＤ法により堆積されエッチングにより形成された
ベース引出し電極側面のシリコン窒化膜、２２Ａ及び２
２Ｂは減圧ＣＶＤ法により堆積されエッチングにより形
成されたベース引出し電極側面の多結晶シリコン膜、２
３はエミッタ引出し電極２５を通して熱処理にてベース
引出し電極側面の多結晶シリコン膜２２Ａ及び２２Ｂに
より自己整合的に形成されたエミッタ層、２４は熱処理
により形成されたコレクタコンタクト層、２５はＮ型不
純物が導入された多結晶シリコンよりなるエミッタ引出
し電極、２６はＮ型不純物が導入された多結晶シリコン
よりなるコレクタ引出し電極、３２ＡはＴＥＯＳ膜等よ
りなるベース引出し電極の絶縁側壁、３３はベース引出
し電極の絶縁側壁２２Ａ及び２２Ｂにより自己整合的に
形成されたエミッタ引出し開口部、３４はベース引出し
電極１８Ａを通して熱処理により不純物が導入された外
部ベース層、３５は熱処理により形成された活性ベース
層である。
ジスタ１において、１２Ａはイオン注入及び熱処理によ
りＰ型半導体基板１０に形成されたＮ型埋込みコレクタ
層、１３ＡはＰ型半導体基板１０上の全面に堆積したＮ
型半導体のエピタキシャル層内にイオン注入及び熱処理
により形成されたＮ型コレクタ層、１７は自己整合的に
形成されるエミッタ・ベース形成領域、１８ＡはＰ型不
純物が導入された多結晶シリコンよりなるＮＰＮバイポ
ーラトランジスタ１のベース引出し電極、１９ＡはＴＥ
ＯＳ膜等よりなるベース引出し電極上面の絶縁膜、２０
Ａはベース引出し電極１８Ａを熱処理により酸化して形
成されたベース引出し電極側面部の酸化膜、２１Ａは減
圧ＣＶＤ法により堆積されエッチングにより形成された
ベース引出し電極側面のシリコン窒化膜、２２Ａ及び２
２Ｂは減圧ＣＶＤ法により堆積されエッチングにより形
成されたベース引出し電極側面の多結晶シリコン膜、２
３はエミッタ引出し電極２５を通して熱処理にてベース
引出し電極側面の多結晶シリコン膜２２Ａ及び２２Ｂに
より自己整合的に形成されたエミッタ層、２４は熱処理
により形成されたコレクタコンタクト層、２５はＮ型不
純物が導入された多結晶シリコンよりなるエミッタ引出
し電極、２６はＮ型不純物が導入された多結晶シリコン
よりなるコレクタ引出し電極、３２ＡはＴＥＯＳ膜等よ
りなるベース引出し電極の絶縁側壁、３３はベース引出
し電極の絶縁側壁２２Ａ及び２２Ｂにより自己整合的に
形成されたエミッタ引出し開口部、３４はベース引出し
電極１８Ａを通して熱処理により不純物が導入された外
部ベース層、３５は熱処理により形成された活性ベース
層である。
【００３０】次に、図１に示すＰチャネルＭＯＳトラン
ジスタ２において、１２Ｂはイオン注入法によりＰ型半
導体基板１０に形成されたＮ型埋込みウエル層、１３Ｂ
は前記エピタキシャル層内のイオン注入及び熱処理によ
り形成されたＮ型ウエル層、１６Ｃは前記エピタキシャ
ル層の表面を酸化して形成された第１のゲート絶縁膜、
１８ＣはＮ型不純物が導入された多結晶シリコンよりな
る第１のゲート電極、１９ＣはＴＥＯＳ膜等よりなる第
１のゲート電極上面の絶縁膜、２０Ｃは第１のゲート電
極１８Ｃを熱処理により酸化して形成された第１のゲー
ト電極側面部の酸化膜、２１Ｃは減圧ＣＶＤ法により堆
積されエッチングにより形成された第１のゲート電極側
面のシリコン窒化膜、２７Ａは第１のゲート電極側面の
シリコン窒化膜２１Ｃをサイドウォールとして形成され
た第１のＬＤＤ層、２９ＡはＴＥＯＳ膜等よりなる第１
のゲート電極の絶縁側壁、３０Ａは第１のゲート電極の
絶縁側壁２９Ａをサイドウォールとしてイオン注入する
ことにより自己整合的に形成された第１のソース・ドレ
イン層である。
ジスタ２において、１２Ｂはイオン注入法によりＰ型半
導体基板１０に形成されたＮ型埋込みウエル層、１３Ｂ
は前記エピタキシャル層内のイオン注入及び熱処理によ
り形成されたＮ型ウエル層、１６Ｃは前記エピタキシャ
ル層の表面を酸化して形成された第１のゲート絶縁膜、
１８ＣはＮ型不純物が導入された多結晶シリコンよりな
る第１のゲート電極、１９ＣはＴＥＯＳ膜等よりなる第
１のゲート電極上面の絶縁膜、２０Ｃは第１のゲート電
極１８Ｃを熱処理により酸化して形成された第１のゲー
ト電極側面部の酸化膜、２１Ｃは減圧ＣＶＤ法により堆
積されエッチングにより形成された第１のゲート電極側
面のシリコン窒化膜、２７Ａは第１のゲート電極側面の
シリコン窒化膜２１Ｃをサイドウォールとして形成され
た第１のＬＤＤ層、２９ＡはＴＥＯＳ膜等よりなる第１
のゲート電極の絶縁側壁、３０Ａは第１のゲート電極の
絶縁側壁２９Ａをサイドウォールとしてイオン注入する
ことにより自己整合的に形成された第１のソース・ドレ
イン層である。
【００３１】次に、図１に示すＮチャネルＭＯＳトラン
ジスタ３において、１４Ｂは前記エピタキシャル層内の
イオン注入及び熱処理によりＰ型半導体基板１０に達す
るように形成された第２のＰ型ウエル層、１６Ｄは前記
エピタキシャル層の表面を酸化して形成された第２のゲ
ート絶縁膜、１８ＤはＮ型不純物が導入された多結晶シ
リコンよりなる第２のゲート電極、１９ＤはＴＥＯＳ膜
等よりなる第２のゲート電極上面の絶縁膜、２０Ｄは第
２のゲート電極１８Ｄを熱処理により酸化して形成され
た第２のゲート電極側面部の酸化膜、２１Ｄは減圧ＣＶ
Ｄ法により堆積されエッチングにより形成された第２の
ゲート電極側面のシリコン窒化膜、２８Ａは第２のゲー
ト電極側面のシリコン窒化膜２１Ｄをサイドウォールと
して形成された第２のＬＤＤ層、２９ＢはＴＥＯＳ膜等
よりなる第２のゲート電極の絶縁側壁、３１Ａは第２の
ゲート電極の絶縁側壁２９Ｂをサイドウォールとしてイ
オン注入することにより自己整合的に形成された第２の
ソース・ドレイン層である。
ジスタ３において、１４Ｂは前記エピタキシャル層内の
イオン注入及び熱処理によりＰ型半導体基板１０に達す
るように形成された第２のＰ型ウエル層、１６Ｄは前記
エピタキシャル層の表面を酸化して形成された第２のゲ
ート絶縁膜、１８ＤはＮ型不純物が導入された多結晶シ
リコンよりなる第２のゲート電極、１９ＤはＴＥＯＳ膜
等よりなる第２のゲート電極上面の絶縁膜、２０Ｄは第
２のゲート電極１８Ｄを熱処理により酸化して形成され
た第２のゲート電極側面部の酸化膜、２１Ｄは減圧ＣＶ
Ｄ法により堆積されエッチングにより形成された第２の
ゲート電極側面のシリコン窒化膜、２８Ａは第２のゲー
ト電極側面のシリコン窒化膜２１Ｄをサイドウォールと
して形成された第２のＬＤＤ層、２９ＢはＴＥＯＳ膜等
よりなる第２のゲート電極の絶縁側壁、３１Ａは第２の
ゲート電極の絶縁側壁２９Ｂをサイドウォールとしてイ
オン注入することにより自己整合的に形成された第２の
ソース・ドレイン層である。
【００３２】Ｐ型半導体基板１０は、ホウ素が導入され
た比抵抗が１０Ω・ｃｍ程度の面方位が（１００）のシ
リコンであって、基板上にＮＰＮバイポーラトランジス
タ１、ＰチャネルＭＯＳトランジスタ２及びＮチャネル
ＭＯＳトランジスタ３が集積されている。
た比抵抗が１０Ω・ｃｍ程度の面方位が（１００）のシ
リコンであって、基板上にＮＰＮバイポーラトランジス
タ１、ＰチャネルＭＯＳトランジスタ２及びＮチャネル
ＭＯＳトランジスタ３が集積されている。
【００３３】ＮＰＮバイポーラトランジスタ１のＮ型埋
込みコレクタ層１２Ａは、ヒ素又はアンチモンの不純物
がシート抵抗５０〜１５０Ω／□で導入され、１〜２μ
ｍの接合深さに形成される。ＰチャネルＭＯＳトランジ
スタ２のＮ型埋込みウエル層１２Ｂは、ヒ素又はアンチ
モンの不純物がシート抵抗５０〜１５０Ω／□で導入さ
れ、１〜２μｍの接合深さに形成される。Ｎ型埋込みウ
エル層１２Ｂを形成することにより、ＰチャネルＭＯＳ
トランジスタ２の第１のソース・ドレイン層３０ＡとＰ
型半導体基板１０との電気的耐圧を改善できる。
込みコレクタ層１２Ａは、ヒ素又はアンチモンの不純物
がシート抵抗５０〜１５０Ω／□で導入され、１〜２μ
ｍの接合深さに形成される。ＰチャネルＭＯＳトランジ
スタ２のＮ型埋込みウエル層１２Ｂは、ヒ素又はアンチ
モンの不純物がシート抵抗５０〜１５０Ω／□で導入さ
れ、１〜２μｍの接合深さに形成される。Ｎ型埋込みウ
エル層１２Ｂを形成することにより、ＰチャネルＭＯＳ
トランジスタ２の第１のソース・ドレイン層３０ＡとＰ
型半導体基板１０との電気的耐圧を改善できる。
【００３４】Ｐ型半導体基板１０の上部の全面には、厚
さ０．８〜１．５μｍのヒ素又はリンの不純物が導入さ
れ、比抵抗１〜５Ω・ｃｍのＮ型エピタキシャルが堆積
している。エピタキシャル層の厚さはＮ型コレクタ層１
３Ａ及びＮ型ウエル層１３Ｂの垂直方向に示す領域であ
る。Ｎ型コレクタ層１３Ａは、ＮＰＮバイポーラトラン
ジスタ１のＮ型埋込みコレクタ層１２Ａに達するように
表面濃度が５×１０16ｃｍ-3程度のリンの不純物を導入
してエピタキシャル層に形成され、その拡散層の深さは
０．８〜１．５μｍである。Ｎ型ウエル層１３Ｂは、Ｐ
チャネルＭＯＳトランジスタ２のＮ型埋込みウエル層１
２Ｂに達するように表面濃度が５×１０16ｃｍ-3程度の
リンの不純物を導入してエピタキシャル層に形成され、
その拡散層の深さは０．８〜１．５μｍである。
さ０．８〜１．５μｍのヒ素又はリンの不純物が導入さ
れ、比抵抗１〜５Ω・ｃｍのＮ型エピタキシャルが堆積
している。エピタキシャル層の厚さはＮ型コレクタ層１
３Ａ及びＮ型ウエル層１３Ｂの垂直方向に示す領域であ
る。Ｎ型コレクタ層１３Ａは、ＮＰＮバイポーラトラン
ジスタ１のＮ型埋込みコレクタ層１２Ａに達するように
表面濃度が５×１０16ｃｍ-3程度のリンの不純物を導入
してエピタキシャル層に形成され、その拡散層の深さは
０．８〜１．５μｍである。Ｎ型ウエル層１３Ｂは、Ｐ
チャネルＭＯＳトランジスタ２のＮ型埋込みウエル層１
２Ｂに達するように表面濃度が５×１０16ｃｍ-3程度の
リンの不純物を導入してエピタキシャル層に形成され、
その拡散層の深さは０．８〜１．５μｍである。
【００３５】エピタキシャル層の厚さ、Ｎ型埋込みコレ
クタ層１２Ａ及びＮ型ウエル層１３Ｂの不純物濃度は、
ＮＰＮバイポーラトランジスタ１における素子耐圧、キ
ャリア走行時間及びベース接合容量、並びにＰチャネル
ＭＯＳトランジスタ２の素子耐圧及びソース・ドレイン
接合容量等の素子性能を決定する重要なパラメータであ
り、前記のような条件により最適化される。
クタ層１２Ａ及びＮ型ウエル層１３Ｂの不純物濃度は、
ＮＰＮバイポーラトランジスタ１における素子耐圧、キ
ャリア走行時間及びベース接合容量、並びにＰチャネル
ＭＯＳトランジスタ２の素子耐圧及びソース・ドレイン
接合容量等の素子性能を決定する重要なパラメータであ
り、前記のような条件により最適化される。
【００３６】素子分離層１４Ａは、ＮＰＮバイポーラト
ランジスタ１の素子分離領域のＰ型半導体基板１０に達
するように表面濃度が７×１０16ｃｍ-3程度のホウ素の
不純物を導入してエピタキシャル層に形成され、その拡
散層の深さは１．２〜２．０μｍである。Ｐ型ウエル層
１４Ｂは、ＮチャネルＭＯＳトランジスタ３のＰ型半導
体基板１０に達するように表面濃度が７×１０16ｃｍ-3
程度のホウ素の不純物を導入してエピタキシャル層に形
成され、その拡散層の深さは１．２〜２．０μｍであ
る。
ランジスタ１の素子分離領域のＰ型半導体基板１０に達
するように表面濃度が７×１０16ｃｍ-3程度のホウ素の
不純物を導入してエピタキシャル層に形成され、その拡
散層の深さは１．２〜２．０μｍである。Ｐ型ウエル層
１４Ｂは、ＮチャネルＭＯＳトランジスタ３のＰ型半導
体基板１０に達するように表面濃度が７×１０16ｃｍ-3
程度のホウ素の不純物を導入してエピタキシャル層に形
成され、その拡散層の深さは１．２〜２．０μｍであ
る。
【００３７】素子分離層１４Ａ及びＰ型ウエル層１４Ｂ
の拡散層の深さ及び不純物濃度は、ＮチャネルＭＯＳト
ランジスタ３の素子耐圧や接合容量等の素子性能だけで
なく、ＮＰＮバイポーラトランジスタ１の素子分離耐圧
をも決定する。従って、素子分離層１４Ａ及びＰ型ウエ
ル層１４Ｂの拡散層の深さや不純物濃度が不十分な場合
は、Ｎ型埋め込みコレクタ層１２ＡとＮ型埋め込みウエ
ル層１２Ｂとの間の耐圧が低下する。
の拡散層の深さ及び不純物濃度は、ＮチャネルＭＯＳト
ランジスタ３の素子耐圧や接合容量等の素子性能だけで
なく、ＮＰＮバイポーラトランジスタ１の素子分離耐圧
をも決定する。従って、素子分離層１４Ａ及びＰ型ウエ
ル層１４Ｂの拡散層の深さや不純物濃度が不十分な場合
は、Ｎ型埋め込みコレクタ層１２ＡとＮ型埋め込みウエ
ル層１２Ｂとの間の耐圧が低下する。
【００３８】ＬＯＣＯＳ膜１５Ａ、１５Ｃ、１５Ｄ及び
１５Ｅは、ＮＰＮバイポーラトランジスタ１、Ｐチャネ
ルＭＯＳトランジスタ２及びＮチャネルＭＯＳトランジ
スタ３の素子分離領域に、またＬＯＣＯＳ膜１５ＢはＮ
ＰＮバイポーラトランジスタ１のベース・コレクタ電極
引出し部分離領域に、選択的に酸化して形成された厚さ
４００〜８００ｎｍの素子分離膜である。
１５Ｅは、ＮＰＮバイポーラトランジスタ１、Ｐチャネ
ルＭＯＳトランジスタ２及びＮチャネルＭＯＳトランジ
スタ３の素子分離領域に、またＬＯＣＯＳ膜１５ＢはＮ
ＰＮバイポーラトランジスタ１のベース・コレクタ電極
引出し部分離領域に、選択的に酸化して形成された厚さ
４００〜８００ｎｍの素子分離膜である。
【００３９】ＬＯＣＯＳ膜１５Ｂが薄い場合は、ＮＰＮ
バイポーラトランジスタ１のベース・コレクタ間寄生容
量の増加につながり、ＬＯＣＯＳ膜１５Ｄが薄い場合
は、ＰチャネルＭＯＳトランジスタ２及びＮチャネルＭ
ＯＳトランジスタ３の素子分離耐圧の低下につながる。
また厚い場合はＬＯＣＯＳ膜端での段差の増加につなが
る。
バイポーラトランジスタ１のベース・コレクタ間寄生容
量の増加につながり、ＬＯＣＯＳ膜１５Ｄが薄い場合
は、ＰチャネルＭＯＳトランジスタ２及びＮチャネルＭ
ＯＳトランジスタ３の素子分離耐圧の低下につながる。
また厚い場合はＬＯＣＯＳ膜端での段差の増加につなが
る。
【００４０】第１のゲート酸化膜１６Ｃは、Ｐチャネル
ＭＯＳトランジスタ２のエピタキシャル層の表面にパイ
ロジェニック酸化法により形成された厚さ１０ｎｍ程度
の絶縁膜である。第２のゲート酸化膜１６Ｄは、Ｎチャ
ネルＭＯＳトランジスタ３のエピタキシャル層の表面に
パイロジェニック酸化法により形成された厚さ１０ｎｍ
程度の絶縁膜である。
ＭＯＳトランジスタ２のエピタキシャル層の表面にパイ
ロジェニック酸化法により形成された厚さ１０ｎｍ程度
の絶縁膜である。第２のゲート酸化膜１６Ｄは、Ｎチャ
ネルＭＯＳトランジスタ３のエピタキシャル層の表面に
パイロジェニック酸化法により形成された厚さ１０ｎｍ
程度の絶縁膜である。
【００４１】ベース引出し電極１８Ａは、ＮＰＮバイポ
ーラトランジスタ１において、片方の端は外部ベース層
３４に接着し、もう片方の端はＬＯＣＯＳ膜１５Ｂ及び
１５Ｃに乗り上げるように厚さ３００〜４００ｎｍの多
結晶シリコン膜が堆積した後、シート抵抗が１００〜２
００Ω／□となるＰ型不純物のホウ素が導入され、エッ
チングにより形成される。
ーラトランジスタ１において、片方の端は外部ベース層
３４に接着し、もう片方の端はＬＯＣＯＳ膜１５Ｂ及び
１５Ｃに乗り上げるように厚さ３００〜４００ｎｍの多
結晶シリコン膜が堆積した後、シート抵抗が１００〜２
００Ω／□となるＰ型不純物のホウ素が導入され、エッ
チングにより形成される。
【００４２】ゲート電極１８Ｃ及び１８Ｄは、Ｐチャネ
ルＭＯＳトランジスタ２及びＮチャネルＭＯＳトランジ
スタ３に、厚さ３００〜４００ｎｍの多結晶シリコン膜
が堆積した後、シート抵抗２０〜４０Ω／□となるＮ型
不純物のリン又はヒ素が導入され、エッチングにより形
成される。
ルＭＯＳトランジスタ２及びＮチャネルＭＯＳトランジ
スタ３に、厚さ３００〜４００ｎｍの多結晶シリコン膜
が堆積した後、シート抵抗２０〜４０Ω／□となるＮ型
不純物のリン又はヒ素が導入され、エッチングにより形
成される。
【００４３】ベース引出し電極上面の絶縁膜１９Ａ、第
１のゲート電極上面の絶縁膜１９Ｃ及び第２のゲート電
極上面の絶縁膜１９Ｄは、それぞれの電極上に厚さ１２
０〜２５０ｎｍのＴＥＯＳ膜等が堆積し、エッチングに
より形成される。
１のゲート電極上面の絶縁膜１９Ｃ及び第２のゲート電
極上面の絶縁膜１９Ｄは、それぞれの電極上に厚さ１２
０〜２５０ｎｍのＴＥＯＳ膜等が堆積し、エッチングに
より形成される。
【００４４】ＰチャネルＭＯＳトランジスタ２におい
て、第１のゲート電極側面部の酸化膜２０Ｃ、第１のゲ
ート電極側面のシリコン窒化膜２１Ｃ及び第１のゲート
電極の絶縁側壁２９Ａよりなる厚さ１００〜２００ｎｍ
の側壁は、第１のゲート電極１８Ｃに対して第１のソー
ス・ドレイン層３０Ａを自己整合的に形成する。
て、第１のゲート電極側面部の酸化膜２０Ｃ、第１のゲ
ート電極側面のシリコン窒化膜２１Ｃ及び第１のゲート
電極の絶縁側壁２９Ａよりなる厚さ１００〜２００ｎｍ
の側壁は、第１のゲート電極１８Ｃに対して第１のソー
ス・ドレイン層３０Ａを自己整合的に形成する。
【００４５】第１のソース・ドレイン層３０Ａは、接合
深さが０．２μｍ程度でホウ素の不純物が表面濃度１×
１０20ｃｍ-3程度で導入されて形成される。第１のＬＤ
Ｄ層２７Ａは、接合深さ０．２μｍ程度でホウ素の不純
物を表面濃度１×１０18ｃｍ-3程度で導入され、第１の
ゲート電極側面のシリコン窒化膜２１Ｃをサイドウォー
ルとして形成される。
深さが０．２μｍ程度でホウ素の不純物が表面濃度１×
１０20ｃｍ-3程度で導入されて形成される。第１のＬＤ
Ｄ層２７Ａは、接合深さ０．２μｍ程度でホウ素の不純
物を表面濃度１×１０18ｃｍ-3程度で導入され、第１の
ゲート電極側面のシリコン窒化膜２１Ｃをサイドウォー
ルとして形成される。
【００４６】ＮチャネルＭＯＳトランジスタ３におい
て、第２のゲート電極側面部の酸化膜２０Ｄ、第２のゲ
ート電極側面のシリコン窒化膜２１Ｄ及び第２のゲート
電極の絶縁側壁２９Ｂよりなる厚さ１００〜２００ｎｍ
の側壁は、第２のゲート電極１８Ｄに対して第２のソー
ス・ドレイン層３１Ａを自己整合的に形成する。
て、第２のゲート電極側面部の酸化膜２０Ｄ、第２のゲ
ート電極側面のシリコン窒化膜２１Ｄ及び第２のゲート
電極の絶縁側壁２９Ｂよりなる厚さ１００〜２００ｎｍ
の側壁は、第２のゲート電極１８Ｄに対して第２のソー
ス・ドレイン層３１Ａを自己整合的に形成する。
【００４７】第２のソース・ドレイン層３１Ａは、接合
深さが０．１μｍ程度でヒ素の不純物が表面濃度１×１
０20ｃｍ-3程度で導入されて形成される。第２のＬＤＤ
層２８Ａは、接合深さ０．２μｍ程度でリンの不純物が
表面濃度１×１０18ｃｍ-3程度で導入され、第２のゲー
ト電極側面のシリコン窒化膜２１Ｄをサイドウォールと
して形成される。
深さが０．１μｍ程度でヒ素の不純物が表面濃度１×１
０20ｃｍ-3程度で導入されて形成される。第２のＬＤＤ
層２８Ａは、接合深さ０．２μｍ程度でリンの不純物が
表面濃度１×１０18ｃｍ-3程度で導入され、第２のゲー
ト電極側面のシリコン窒化膜２１Ｄをサイドウォールと
して形成される。
【００４８】これらのＬＤＤ構造によりＰチャネルＭＯ
Ｓトランジスタ２及びＮチャネルＭＯＳトランジスタ３
の耐ホットキャリア性を向上させると共に、第１のゲー
ト電極の絶縁側壁２９Ａ及び第２のゲート電極の絶縁側
壁２９Ｂの厚さを前述のように１００〜２００ｎｍと最
適化することにより、耐ホットキャリア性や飽和ドレイ
ン電流値等の素子特性が十分なものにできる。
Ｓトランジスタ２及びＮチャネルＭＯＳトランジスタ３
の耐ホットキャリア性を向上させると共に、第１のゲー
ト電極の絶縁側壁２９Ａ及び第２のゲート電極の絶縁側
壁２９Ｂの厚さを前述のように１００〜２００ｎｍと最
適化することにより、耐ホットキャリア性や飽和ドレイ
ン電流値等の素子特性が十分なものにできる。
【００４９】ＮＰＮバイポーラトランジスタ１におい
て、厚さ１５〜３０ｎｍの第１のベース引出し電極側面
部の酸化膜２０Ａ、厚さ４０〜８０ｎｍの第１のベース
引出し電極側面のシリコン窒化膜２１Ａ及び厚さ２００
ｎｍ程度の第１のベース引出し電極側面の多結晶シリコ
ン膜２２Ａの３層よりなる厚さ２００〜３００ｎｍの側
壁は、エミッタ引出し開口部３３を自己整合的に形成す
る。
て、厚さ１５〜３０ｎｍの第１のベース引出し電極側面
部の酸化膜２０Ａ、厚さ４０〜８０ｎｍの第１のベース
引出し電極側面のシリコン窒化膜２１Ａ及び厚さ２００
ｎｍ程度の第１のベース引出し電極側面の多結晶シリコ
ン膜２２Ａの３層よりなる厚さ２００〜３００ｎｍの側
壁は、エミッタ引出し開口部３３を自己整合的に形成す
る。
【００５０】エミッタ引出し電極２５及びコレクタ引出
し電極２６は、膜厚が１５０〜３００ｎｍでシート抵抗
が１５０〜３００Ω／□となるＮ型不純物のヒ素が導入
され、エッチングにより形成される。
し電極２６は、膜厚が１５０〜３００ｎｍでシート抵抗
が１５０〜３００Ω／□となるＮ型不純物のヒ素が導入
され、エッチングにより形成される。
【００５１】外部ベース層３４は、接合深さ０．２〜
０．４μｍで表面濃度が１×１０20ｃｍ-3〜３×１０20
ｃｍ-3となるベース引出し電極１８Ａから不純物のホウ
素が導入されて形成される。
０．４μｍで表面濃度が１×１０20ｃｍ-3〜３×１０20
ｃｍ-3となるベース引出し電極１８Ａから不純物のホウ
素が導入されて形成される。
【００５２】活性ベース層３５は、接合深さが０．１５
〜０．２５μｍで表面濃度が１×１０19ｃｍ-3〜３×１
０19ｃｍ-3となる不純物のホウ素が導入されて形成され
る。
〜０．２５μｍで表面濃度が１×１０19ｃｍ-3〜３×１
０19ｃｍ-3となる不純物のホウ素が導入されて形成され
る。
【００５３】エミッタ層２３は、接合深さが０．０５〜
０．１μｍで表面濃度が１×１０20ｃｍ-3〜３×１０20
ｃｍ-3となる不純物のヒ素がエミッタ引出し電極２５か
ら導入されて形成される。
０．１μｍで表面濃度が１×１０20ｃｍ-3〜３×１０20
ｃｍ-3となる不純物のヒ素がエミッタ引出し電極２５か
ら導入されて形成される。
【００５４】コレクタコンタクト層２４は、接合深さが
０．０５〜０．１μｍで表面濃度が１×１０20ｃｍ-3〜
３×１０20ｃｍ-3となる不純物のヒ素がコレクタ引出し
電極２６から導入されて形成される。
０．０５〜０．１μｍで表面濃度が１×１０20ｃｍ-3〜
３×１０20ｃｍ-3となる不純物のヒ素がコレクタ引出し
電極２６から導入されて形成される。
【００５５】前述のように、ベース引出し電極１８Ａの
側面において、ベース引出し電極１８Ａの側面部から順
にベース引出し電極側面部の酸化膜２０Ａ、ベース引出
し電極側面のシリコン窒化膜２１Ａ及びベース引出し電
極側面の多結晶シリコン膜２２Ａの３層よりなる側壁が
形成されることにより、ベース引出し電極１８Ａと外部
ベース層３４とに対し、エミッタ引出し開口部３３とエ
ミッタ層２３とが自己整合的に形成されると共に、ベー
ス引出し電極側面部の酸化膜２０Ａ及びベース引出し電
極側面のシリコン窒化膜２１Ａがベース引出し電極１８
Ａとエミッタ引出し電極２５との間の電気的絶縁膜とな
る。
側面において、ベース引出し電極１８Ａの側面部から順
にベース引出し電極側面部の酸化膜２０Ａ、ベース引出
し電極側面のシリコン窒化膜２１Ａ及びベース引出し電
極側面の多結晶シリコン膜２２Ａの３層よりなる側壁が
形成されることにより、ベース引出し電極１８Ａと外部
ベース層３４とに対し、エミッタ引出し開口部３３とエ
ミッタ層２３とが自己整合的に形成されると共に、ベー
ス引出し電極側面部の酸化膜２０Ａ及びベース引出し電
極側面のシリコン窒化膜２１Ａがベース引出し電極１８
Ａとエミッタ引出し電極２５との間の電気的絶縁膜とな
る。
【００５６】本実施形態の特徴として、従来のベース引
出し電極１８Ａの側壁の厚い絶縁膜が薄い２層の絶縁膜
により構成されているため、エミッタ・ベース接合の周
辺部にかかる絶縁膜の収縮する応力が小さくなり、エミ
ッタ・ベース間に発生するリーク等を抑止できる。さら
に、ベース引出し電極１８Ａの側面のエミッタ引出し電
極２５に接する側を導体である多結晶シリコンにて構成
することにより、エミッタ引出し開口部３３の多結晶シ
リコンの実質的な直径が大きくなるため、アスペクト比
（エミッタ引出し開口部の高さと直径との比）が小さく
なるので、多結晶シリコンよりなるエミッタ引出し電極
２５のエミッタ抵抗が低減する。
出し電極１８Ａの側壁の厚い絶縁膜が薄い２層の絶縁膜
により構成されているため、エミッタ・ベース接合の周
辺部にかかる絶縁膜の収縮する応力が小さくなり、エミ
ッタ・ベース間に発生するリーク等を抑止できる。さら
に、ベース引出し電極１８Ａの側面のエミッタ引出し電
極２５に接する側を導体である多結晶シリコンにて構成
することにより、エミッタ引出し開口部３３の多結晶シ
リコンの実質的な直径が大きくなるため、アスペクト比
（エミッタ引出し開口部の高さと直径との比）が小さく
なるので、多結晶シリコンよりなるエミッタ引出し電極
２５のエミッタ抵抗が低減する。
【００５７】また、ベース引出し電極１８Ａの側面に形
成された多結晶シリコン膜２２Ａと同一の工程によりＬ
ＯＣＯＳ膜１５Ｂに延びる側の側面にも形成される多結
晶シリコン膜は、除去されない場合には、導体膜である
該多結晶シリコン膜を介して他の配線層同士をリークさ
せたり寄生容量を増大させたりしてＮＰＮバイポーラト
ランジスタ１の特性を劣化させることも十分に考えられ
るが、第１のゲート電極の絶縁側壁２９Ａを形成する工
程により除去されているため、特に工程を増やす必要も
なくこの問題を回避できる。
成された多結晶シリコン膜２２Ａと同一の工程によりＬ
ＯＣＯＳ膜１５Ｂに延びる側の側面にも形成される多結
晶シリコン膜は、除去されない場合には、導体膜である
該多結晶シリコン膜を介して他の配線層同士をリークさ
せたり寄生容量を増大させたりしてＮＰＮバイポーラト
ランジスタ１の特性を劣化させることも十分に考えられ
るが、第１のゲート電極の絶縁側壁２９Ａを形成する工
程により除去されているため、特に工程を増やす必要も
なくこの問題を回避できる。
【００５８】ＮＰＮバイポーラトランジスタ１のベース
引出し電極１８Ａの３層よりなる側壁は、側壁の幅が厚
い場合はベース抵抗の増加につながり、薄い場合は高不
純物濃度の外部ベース層３４の影響するキャリア走行時
間の増加につながる。ＮＰＮバイポーラトランジスタ１
の動作特性の第１パラメータを決定する３層よりなる側
壁の厚さは、前述のように２００〜３００ｎｍに最適化
されている。また、ＰチャネルＭＯＳトランジスタ２及
びＮチャネルＭＯＳトランジスタ３の動作特性の第２パ
ラメータを決定する、第１のゲート電極１８Ｃ及び第２
のゲート電極１８Ｄの側壁の厚さは、前述のように１０
０〜２００ｎｍと最適化されていて、ＮＰＮバイポーラ
トランジスタ１とＭＯＳトランジスタ２及び３との各電
極の側壁の厚さを独立に最適化する効果は極めて大き
い。
引出し電極１８Ａの３層よりなる側壁は、側壁の幅が厚
い場合はベース抵抗の増加につながり、薄い場合は高不
純物濃度の外部ベース層３４の影響するキャリア走行時
間の増加につながる。ＮＰＮバイポーラトランジスタ１
の動作特性の第１パラメータを決定する３層よりなる側
壁の厚さは、前述のように２００〜３００ｎｍに最適化
されている。また、ＰチャネルＭＯＳトランジスタ２及
びＮチャネルＭＯＳトランジスタ３の動作特性の第２パ
ラメータを決定する、第１のゲート電極１８Ｃ及び第２
のゲート電極１８Ｄの側壁の厚さは、前述のように１０
０〜２００ｎｍと最適化されていて、ＮＰＮバイポーラ
トランジスタ１とＭＯＳトランジスタ２及び３との各電
極の側壁の厚さを独立に最適化する効果は極めて大き
い。
【００５９】以下本発明の第２の実施形態を図面に基づ
いて説明する。
いて説明する。
【００６０】図２〜図７は本発明の第２の実施形態に係
る半導体集積回路装置の製造方法の工程順断面図であ
る。図２において、１０はシリコンよりなるＰ型半導体
基板、１１はＰ型半導体基板１０上の全面に堆積したＮ
型半導体のエピタキシャル層、１はＰ型半導体基板１０
上のＮＰＮバイポーラトランジスタ、２はＰ型半導体基
板１０上のＰチャネルＭＯＳトランジスタ、３はＰ型半
導体基板１０上のＮチャネルＭＯＳトランジスタ、１２
ＡはＰ型半導体基板１０の上部に形成されたＮＰＮバイ
ポーラトランジスタ１のＮ型埋込みコレクタ層、１２Ｂ
はＰ型半導体基板１０の上部に形成されたＰチャネルＭ
ＯＳトランジスタ２のＮ型埋込みウエル層である。
る半導体集積回路装置の製造方法の工程順断面図であ
る。図２において、１０はシリコンよりなるＰ型半導体
基板、１１はＰ型半導体基板１０上の全面に堆積したＮ
型半導体のエピタキシャル層、１はＰ型半導体基板１０
上のＮＰＮバイポーラトランジスタ、２はＰ型半導体基
板１０上のＰチャネルＭＯＳトランジスタ、３はＰ型半
導体基板１０上のＮチャネルＭＯＳトランジスタ、１２
ＡはＰ型半導体基板１０の上部に形成されたＮＰＮバイ
ポーラトランジスタ１のＮ型埋込みコレクタ層、１２Ｂ
はＰ型半導体基板１０の上部に形成されたＰチャネルＭ
ＯＳトランジスタ２のＮ型埋込みウエル層である。
【００６１】以下に示す本実施形態に係る半導体集積回
路装置は、ホウ素を導入した比抵抗が１０Ω・ｃｍ程度
で面方位が（１００）のシリコンよりなるＰ型半導体基
板１０上に、ＮＰＮバイポーラトランジスタ１、Ｐチャ
ネルＭＯＳトランジスタ２及びＮチャネルＭＯＳトラン
ジスタ３を集積する構成である。
路装置は、ホウ素を導入した比抵抗が１０Ω・ｃｍ程度
で面方位が（１００）のシリコンよりなるＰ型半導体基
板１０上に、ＮＰＮバイポーラトランジスタ１、Ｐチャ
ネルＭＯＳトランジスタ２及びＮチャネルＭＯＳトラン
ジスタ３を集積する構成である。
【００６２】まず、Ｐ型半導体基板１０の表面に、フォ
トリソグラフィを用いてレジストのＮＰＮバイポーラト
ランジスタ１、ＰチャネルＭＯＳトランジスタ２を形成
する領域に窓を開ける。このレジストパターンをマスク
として、Ｐ型半導体基板１０の表面からヒ素又はアンチ
モンのイオンを注入する。イオン注入のドーズ量は１×
１０15ｃｍ-2程度で加速エネルギーは４０〜６０ｋｅＶ
である。
トリソグラフィを用いてレジストのＮＰＮバイポーラト
ランジスタ１、ＰチャネルＭＯＳトランジスタ２を形成
する領域に窓を開ける。このレジストパターンをマスク
として、Ｐ型半導体基板１０の表面からヒ素又はアンチ
モンのイオンを注入する。イオン注入のドーズ量は１×
１０15ｃｍ-2程度で加速エネルギーは４０〜６０ｋｅＶ
である。
【００６３】次に、酸素ガスを用いたプラズマアッシン
グによりレジストを除いた後、温度１１５０〜１２００
℃で１５〜３０分程度の熱処理を行ない、接合深さが１
〜２μｍでシート抵抗が５０〜１５０Ω／□のＮ型埋込
みコレクタ層１２Ａ及びＮ型埋込みウエル層１２Ｂを形
成する。
グによりレジストを除いた後、温度１１５０〜１２００
℃で１５〜３０分程度の熱処理を行ない、接合深さが１
〜２μｍでシート抵抗が５０〜１５０Ω／□のＮ型埋込
みコレクタ層１２Ａ及びＮ型埋込みウエル層１２Ｂを形
成する。
【００６４】次に、Ｐ型半導体基板１０の表面に厚さが
０．８〜１．５μｍでヒ素又はリンの不純物により比抵
抗が１〜５Ω・ｃｍとなるＮ型エピタキシャル層１１を
堆積する。Ｎ型エピタキシャル層１１は、ジクロールシ
ランとアルシンとの混合ガスを用いて温度が１０５０
℃、圧力が８０×１３３．３２２Ｐａ程度で堆積する。
０．８〜１．５μｍでヒ素又はリンの不純物により比抵
抗が１〜５Ω・ｃｍとなるＮ型エピタキシャル層１１を
堆積する。Ｎ型エピタキシャル層１１は、ジクロールシ
ランとアルシンとの混合ガスを用いて温度が１０５０
℃、圧力が８０×１３３．３２２Ｐａ程度で堆積する。
【００６５】次に、図３において、図２に新たに追加さ
れた符号を説明した後、製造方法の説明をする。１３Ａ
はＮ型エピタキシャル層１１の上部に形成されたＮ型コ
レクタ層、１３ＢはＮ型エピタキシャル層１１の上部に
形成されたＮ型ウエル層、１４ＡはＮ型エピタキシャル
層１１の上部に形成されたＰ型半導体基板１０に達する
ように形成された素子分離層、１４ＢはＮ型エピタキシ
ャル層１１の上部にＰ型半導体基板１０に達するように
形成されたＮチャネルＭＯＳトランジスタ３のＰ型ウエ
ル層、１５Ａ、１５Ｂ、１５Ｃ、１５Ｄ及び１５Ｅは各
素子を分離するＬＯＣＯＳ膜、１６ＡはＮ型エピタキシ
ャル層１１の表面を酸化して形成された絶縁膜、１６Ｃ
はＮ型エピタキシャル層１１の表面を酸化して形成され
たＰチャネルＭＯＳトランジスタ２の第１のゲート絶縁
膜、１６ＤはＮ型エピタキシャル層１１の表面を酸化し
て形成されたＮチャネルＭＯＳトランジスタ３の第２の
ゲート絶縁膜である。
れた符号を説明した後、製造方法の説明をする。１３Ａ
はＮ型エピタキシャル層１１の上部に形成されたＮ型コ
レクタ層、１３ＢはＮ型エピタキシャル層１１の上部に
形成されたＮ型ウエル層、１４ＡはＮ型エピタキシャル
層１１の上部に形成されたＰ型半導体基板１０に達する
ように形成された素子分離層、１４ＢはＮ型エピタキシ
ャル層１１の上部にＰ型半導体基板１０に達するように
形成されたＮチャネルＭＯＳトランジスタ３のＰ型ウエ
ル層、１５Ａ、１５Ｂ、１５Ｃ、１５Ｄ及び１５Ｅは各
素子を分離するＬＯＣＯＳ膜、１６ＡはＮ型エピタキシ
ャル層１１の表面を酸化して形成された絶縁膜、１６Ｃ
はＮ型エピタキシャル層１１の表面を酸化して形成され
たＰチャネルＭＯＳトランジスタ２の第１のゲート絶縁
膜、１６ＤはＮ型エピタキシャル層１１の表面を酸化し
て形成されたＮチャネルＭＯＳトランジスタ３の第２の
ゲート絶縁膜である。
【００６６】まず、Ｎ型エピタキシャル層１１の表面
に、フォトリソグラフィを用いてレジストのＮＰＮバイ
ポーラトランジスタ１、ＰチャネルＭＯＳトランジスタ
２を形成する所定の領域に窓を開ける。このレジストパ
ターンをマスクとして、Ｎ型エピタキシャル層１１の表
面からリンのイオンを注入する。イオン注入のドーズ量
は１×１０13ｃｍ-2程度で加速エネルギーは１００ｋｅ
Ｖ程度である。
に、フォトリソグラフィを用いてレジストのＮＰＮバイ
ポーラトランジスタ１、ＰチャネルＭＯＳトランジスタ
２を形成する所定の領域に窓を開ける。このレジストパ
ターンをマスクとして、Ｎ型エピタキシャル層１１の表
面からリンのイオンを注入する。イオン注入のドーズ量
は１×１０13ｃｍ-2程度で加速エネルギーは１００ｋｅ
Ｖ程度である。
【００６７】次に、酸素ガスを用いたプラズマアッシン
グによりレジストを除いた後、ＮＰＮバイポーラトラン
ジスタ１の素子分離領域及びＮチャネルＭＯＳトランジ
スタ３の形成領域にフォトリソグラフィを用いてレジス
トの窓を開け、このレジストパターンをマスクとしてホ
ウ素イオンを注入する。イオン注入のドーズ量は１×１
０13ｃｍ-2〜２×１０13ｃｍ-2で加速エネルギーは２０
ｋｅＶ程度である。酸素ガスによるプラズマアッシング
でレジストを除いた後、窒素ガス雰囲気中で温度が１１
００℃程度で９０〜１５０分の熱処理を行なう。
グによりレジストを除いた後、ＮＰＮバイポーラトラン
ジスタ１の素子分離領域及びＮチャネルＭＯＳトランジ
スタ３の形成領域にフォトリソグラフィを用いてレジス
トの窓を開け、このレジストパターンをマスクとしてホ
ウ素イオンを注入する。イオン注入のドーズ量は１×１
０13ｃｍ-2〜２×１０13ｃｍ-2で加速エネルギーは２０
ｋｅＶ程度である。酸素ガスによるプラズマアッシング
でレジストを除いた後、窒素ガス雰囲気中で温度が１１
００℃程度で９０〜１５０分の熱処理を行なう。
【００６８】これにより、ＮＰＮバイポーラトランジス
タ１のＮ型埋込みコレクタ層１２Ａに達する、拡散層の
深さが０．８〜１．５μｍで表面濃度が５×１０16ｃｍ
-3程度のＮ型コレクタ層１３Ａと、ＰチャネルＭＯＳト
ランジスタ２のＮ型埋込みウエル層１２Ｂに達する、拡
散層の深さが０．８〜１．５μｍで表面濃度が５×１０
16ｃｍ-3程度のＮ型ウエル層１３Ｂとが形成される。ま
た、ＮＰＮバイポーラトランジスタ１の素子分離領域に
Ｐ型半導体基板１０に達する、拡散層の深さが１．２〜
２．０μｍで表面濃度が７×１０16ｃｍ-3程度の素子分
離層１４Ａと、ＮチャネルＭＯＳトランジスタ３のＰ型
半導体基板１０に達する、拡散層の深さが１．２〜２．
０μｍで表面濃度が７×１０16ｃｍ-3程度のＰ型ウエル
層１４Ｂとが形成される。
タ１のＮ型埋込みコレクタ層１２Ａに達する、拡散層の
深さが０．８〜１．５μｍで表面濃度が５×１０16ｃｍ
-3程度のＮ型コレクタ層１３Ａと、ＰチャネルＭＯＳト
ランジスタ２のＮ型埋込みウエル層１２Ｂに達する、拡
散層の深さが０．８〜１．５μｍで表面濃度が５×１０
16ｃｍ-3程度のＮ型ウエル層１３Ｂとが形成される。ま
た、ＮＰＮバイポーラトランジスタ１の素子分離領域に
Ｐ型半導体基板１０に達する、拡散層の深さが１．２〜
２．０μｍで表面濃度が７×１０16ｃｍ-3程度の素子分
離層１４Ａと、ＮチャネルＭＯＳトランジスタ３のＰ型
半導体基板１０に達する、拡散層の深さが１．２〜２．
０μｍで表面濃度が７×１０16ｃｍ-3程度のＰ型ウエル
層１４Ｂとが形成される。
【００６９】次に、エピタキシャル層１１の表面にＬＯ
ＣＯＳ膜生成時の選択的マスクとして用いるシリコン窒
化膜を形成する。シリコン窒化膜は、ジクロールシラン
とアンモニアとの混合ガスを用いて減圧ＣＶＤ法により
１２０ｎｍ程度の厚さに堆積する。このシリコン窒化膜
上にフォトリソグラフィを用いて、ＮＰＮバイポーラト
ランジスタ１、ＰチャネルＭＯＳトランジスタ２及びＮ
チャネルＭＯＳトランジスタ３の素子分離領域並びにＮ
ＰＮバイポーラトランジスタ１のベースコレクタ電極引
出し部分離領域の所定のレジストパターンをマスクとし
て、ドライエッチングによりシリコン窒化膜を除去す
る。ドライエッチングにはフロンガスと臭素系ガスとの
混合ガスを用いる。このドライエッチングにより素子分
離領域の所定の位置のシリコン窒化膜が除去される。酸
素プラズマアッシングによりレジストを除いた後、温度
１０５０℃程度でパイロジェニック酸化を６０分程度行
ない、素子分離用のＬＯＣＯＳ膜１５Ａ、１５Ｂ、１５
Ｃ、１５Ｄ及び１５Ｅを形成する。これらＬＯＣＯＳ膜
の膜厚は４００〜８００ｎｍである。
ＣＯＳ膜生成時の選択的マスクとして用いるシリコン窒
化膜を形成する。シリコン窒化膜は、ジクロールシラン
とアンモニアとの混合ガスを用いて減圧ＣＶＤ法により
１２０ｎｍ程度の厚さに堆積する。このシリコン窒化膜
上にフォトリソグラフィを用いて、ＮＰＮバイポーラト
ランジスタ１、ＰチャネルＭＯＳトランジスタ２及びＮ
チャネルＭＯＳトランジスタ３の素子分離領域並びにＮ
ＰＮバイポーラトランジスタ１のベースコレクタ電極引
出し部分離領域の所定のレジストパターンをマスクとし
て、ドライエッチングによりシリコン窒化膜を除去す
る。ドライエッチングにはフロンガスと臭素系ガスとの
混合ガスを用いる。このドライエッチングにより素子分
離領域の所定の位置のシリコン窒化膜が除去される。酸
素プラズマアッシングによりレジストを除いた後、温度
１０５０℃程度でパイロジェニック酸化を６０分程度行
ない、素子分離用のＬＯＣＯＳ膜１５Ａ、１５Ｂ、１５
Ｃ、１５Ｄ及び１５Ｅを形成する。これらＬＯＣＯＳ膜
の膜厚は４００〜８００ｎｍである。
【００７０】次に、リン酸液を用いてシリコン窒化膜を
除いた後、ＰチャネルＭＯＳトランジスタ２を形成する
所定領域にフォトリソグラフィを用いてレジストの窓を
開け、このレジストパターンをマスクとしてドーズ量が
４×１０12ｃｍ-2程度で加速エネルギーが２０ＫｅＶ程
度のホウ素イオンを注入する。これはＰチャネルＭＯＳ
トランジスタ２のしきい値電圧を制御するための不純物
導入である。酸素プラズマアッシングによりレジストを
除いた後、同様にＮチャネルＭＯＳトランジスタ３を形
成する所定領域にフォトリソグラフィを用いてレジスト
の窓を開け、このレジストパターンをマスクとしてドー
ズ量が３×１０12ｃｍ-2程度で加速エネルギーが４０Ｋ
ｅＶ程度のホウ素イオンを注入する。これによりＮチャ
ネルＭＯＳトランジスタ３のしきい値電圧を制御する。
前記のしきい値制御のイオン注入により、ＰチャネルＭ
ＯＳトランジスタ２のしきい値電圧は−０．５〜−０．
８Ｖ、ＮチャネルＭＯＳトランジスタ３のしきい値電圧
０．５〜０．８Ｖとなる。
除いた後、ＰチャネルＭＯＳトランジスタ２を形成する
所定領域にフォトリソグラフィを用いてレジストの窓を
開け、このレジストパターンをマスクとしてドーズ量が
４×１０12ｃｍ-2程度で加速エネルギーが２０ＫｅＶ程
度のホウ素イオンを注入する。これはＰチャネルＭＯＳ
トランジスタ２のしきい値電圧を制御するための不純物
導入である。酸素プラズマアッシングによりレジストを
除いた後、同様にＮチャネルＭＯＳトランジスタ３を形
成する所定領域にフォトリソグラフィを用いてレジスト
の窓を開け、このレジストパターンをマスクとしてドー
ズ量が３×１０12ｃｍ-2程度で加速エネルギーが４０Ｋ
ｅＶ程度のホウ素イオンを注入する。これによりＮチャ
ネルＭＯＳトランジスタ３のしきい値電圧を制御する。
前記のしきい値制御のイオン注入により、ＰチャネルＭ
ＯＳトランジスタ２のしきい値電圧は−０．５〜−０．
８Ｖ、ＮチャネルＭＯＳトランジスタ３のしきい値電圧
０．５〜０．８Ｖとなる。
【００７１】次に、酸素プラズマアッシングによりレジ
ストを除いた後、Ｎ型エピタキシャル層１１上の全面
に、温度９００℃程度で３０分程度のパイロジェニック
酸化をし、厚さ１０ｎｍ程度の絶縁膜１６Ａ、第１のゲ
ート絶縁膜１６Ｃ並びに第２のゲート絶縁膜１６Ｄを形
成する。
ストを除いた後、Ｎ型エピタキシャル層１１上の全面
に、温度９００℃程度で３０分程度のパイロジェニック
酸化をし、厚さ１０ｎｍ程度の絶縁膜１６Ａ、第１のゲ
ート絶縁膜１６Ｃ並びに第２のゲート絶縁膜１６Ｄを形
成する。
【００７２】次に、図４において、図３に新たに追加さ
れた符号を説明した後、製造方法の説明をする。１７は
自己整合的に形成されるエミッタ・ベース形成領域、１
８Ａは多結晶シリコンよりなるＮＰＮバイポーラトラン
ジスタ１のベース引出し電極、１８ＣはＰチャネルＭＯ
Ｓトランジスタ２の多結晶シリコンよりなる第１のゲー
ト電極、１８ＤはＮチャネルＭＯＳトランジスタ３の多
結晶シリコンよりなる第２のゲート電極、１９ＡはＮＰ
Ｎバイポーラトランジスタ１のＴＥＯＳ膜よりなるベー
ス引出し電極上面の絶縁膜、１９ＣはＰチャネルＭＯＳ
トランジスタ２のＴＥＯＳ膜よりなる第１のゲート電極
上面の絶縁膜、１９ＤはＮチャネルＭＯＳトランジスタ
３のＴＥＯＳ膜よりなる第２のゲート電極上面の絶縁
膜、２０ＡはＮＰＮバイポーラトランジスタ１の熱処理
により酸化して形成されたベース引出し電極側面部の酸
化膜、２０ＣはＰチャネルＭＯＳトランジスタ２の熱処
理により酸化して形成された第１のゲート電極側面部の
酸化膜、２０ＤはＮチャネルＭＯＳトランジスタ３の熱
処理により酸化して形成された第２のゲート電極側面部
の酸化膜、３４はＮＰＮバイポーラトランジスタ１の外
部ベース層、３５はＮＰＮバイポーラトランジスタ１の
活性ベース層である。
れた符号を説明した後、製造方法の説明をする。１７は
自己整合的に形成されるエミッタ・ベース形成領域、１
８Ａは多結晶シリコンよりなるＮＰＮバイポーラトラン
ジスタ１のベース引出し電極、１８ＣはＰチャネルＭＯ
Ｓトランジスタ２の多結晶シリコンよりなる第１のゲー
ト電極、１８ＤはＮチャネルＭＯＳトランジスタ３の多
結晶シリコンよりなる第２のゲート電極、１９ＡはＮＰ
Ｎバイポーラトランジスタ１のＴＥＯＳ膜よりなるベー
ス引出し電極上面の絶縁膜、１９ＣはＰチャネルＭＯＳ
トランジスタ２のＴＥＯＳ膜よりなる第１のゲート電極
上面の絶縁膜、１９ＤはＮチャネルＭＯＳトランジスタ
３のＴＥＯＳ膜よりなる第２のゲート電極上面の絶縁
膜、２０ＡはＮＰＮバイポーラトランジスタ１の熱処理
により酸化して形成されたベース引出し電極側面部の酸
化膜、２０ＣはＰチャネルＭＯＳトランジスタ２の熱処
理により酸化して形成された第１のゲート電極側面部の
酸化膜、２０ＤはＮチャネルＭＯＳトランジスタ３の熱
処理により酸化して形成された第２のゲート電極側面部
の酸化膜、３４はＮＰＮバイポーラトランジスタ１の外
部ベース層、３５はＮＰＮバイポーラトランジスタ１の
活性ベース層である。
【００７３】まず、フォトリソグラフィを用いた所定の
レジストパターンをマスクとして、フッ化アンモニウム
とフッ酸との混合液を用いてＮＰＮバイポーラトランジ
スタ１の領域の図３に示す絶縁膜１６Ａを選択的にエッ
チングして除去する。
レジストパターンをマスクとして、フッ化アンモニウム
とフッ酸との混合液を用いてＮＰＮバイポーラトランジ
スタ１の領域の図３に示す絶縁膜１６Ａを選択的にエッ
チングして除去する。
【００７４】次に、酸素プラズマアッシングによりレジ
ストを除いた後、エピタキシャル層１１上の全面にシラ
ンガスを用いた減圧ＣＶＤ法により厚さ３００〜４００
ｎｍの、各素子の電極を形成するための多結晶シリコン
膜を堆積した後、ＮＰＮバイポーラトランジスタ１の所
定のレジストパターンをマスクとして、ドーズ量が５×
１０15ｃｍ-2〜１×１０16ｃｍ-2で加速エネルギーが４
０ＫｅＶ程度のホウ素イオンを注入する。その後、酸素
プラズマアッシングによりレジストを除く。次に、Ｐチ
ャネルＭＯＳトランジスタ２及びＮチャネルＭＯＳトラ
ンジスタ３の所定のレジストパターンをマスクとして、
ドーズ量が１．５×１０16ｃｍ-2〜３×１０16ｃｍ-2で
加速エネルギーが４０ＫｅＶ程度のリンのイオンを注入
する。
ストを除いた後、エピタキシャル層１１上の全面にシラ
ンガスを用いた減圧ＣＶＤ法により厚さ３００〜４００
ｎｍの、各素子の電極を形成するための多結晶シリコン
膜を堆積した後、ＮＰＮバイポーラトランジスタ１の所
定のレジストパターンをマスクとして、ドーズ量が５×
１０15ｃｍ-2〜１×１０16ｃｍ-2で加速エネルギーが４
０ＫｅＶ程度のホウ素イオンを注入する。その後、酸素
プラズマアッシングによりレジストを除く。次に、Ｐチ
ャネルＭＯＳトランジスタ２及びＮチャネルＭＯＳトラ
ンジスタ３の所定のレジストパターンをマスクとして、
ドーズ量が１．５×１０16ｃｍ-2〜３×１０16ｃｍ-2で
加速エネルギーが４０ＫｅＶ程度のリンのイオンを注入
する。
【００７５】次に、酸素プラズマアッシングによりレジ
ストを除いた後、堆積した多結晶シリコン膜上の全面
に、ＴＥＯＳと酸素の混合ガスを用いて温度７００℃程
度の減圧ＣＶＤ法により、厚さ１２０〜２５０ｎｍの酸
化膜を堆積する。次に、所定のレジストパターンをマス
クとして、ＣＨＦ3 、アンモニア及び酸素の混合ガスを
用いて堆積した酸化膜をドライエッチングする。続いて
ＳＦ6 とＣ2 ＣｌＦ5 との混合ガスを用いて堆積した多
結晶シリコン膜に異方性エッチングを行ない、ＮＰＮバ
イポーラトランジスタ１のシート抵抗が１００〜２００
Ω／□となるベース引出し電極１８Ａを形成すると共
に、ＰチャネルＭＯＳトランジスタ２及びＮチャネルＭ
ＯＳトランジスタ３のシート抵抗が２０〜４０Ω／□と
なる第１のゲート電極１８Ｃ及び第２のゲート電極１８
Ｄを形成する。各電極上には厚さ１２０〜２５０ｎｍの
酸化膜よりなる絶縁膜１９Ａ、１９Ｃ及び１９Ｄが形成
され、同時にＮＰＮバイポーラトランジスタ１のエミッ
タ・ベース形成領域１７が開口する。
ストを除いた後、堆積した多結晶シリコン膜上の全面
に、ＴＥＯＳと酸素の混合ガスを用いて温度７００℃程
度の減圧ＣＶＤ法により、厚さ１２０〜２５０ｎｍの酸
化膜を堆積する。次に、所定のレジストパターンをマス
クとして、ＣＨＦ3 、アンモニア及び酸素の混合ガスを
用いて堆積した酸化膜をドライエッチングする。続いて
ＳＦ6 とＣ2 ＣｌＦ5 との混合ガスを用いて堆積した多
結晶シリコン膜に異方性エッチングを行ない、ＮＰＮバ
イポーラトランジスタ１のシート抵抗が１００〜２００
Ω／□となるベース引出し電極１８Ａを形成すると共
に、ＰチャネルＭＯＳトランジスタ２及びＮチャネルＭ
ＯＳトランジスタ３のシート抵抗が２０〜４０Ω／□と
なる第１のゲート電極１８Ｃ及び第２のゲート電極１８
Ｄを形成する。各電極上には厚さ１２０〜２５０ｎｍの
酸化膜よりなる絶縁膜１９Ａ、１９Ｃ及び１９Ｄが形成
され、同時にＮＰＮバイポーラトランジスタ１のエミッ
タ・ベース形成領域１７が開口する。
【００７６】次に、レジストパターンを酸素プラズマア
ッシングにより除いた後、酸素雰囲気中の温度９００℃
程度で３０分程度の熱処理により、厚さ１５〜３０ｎｍ
のＮＰＮバイポーラトランジスタ１のベース引出し電極
側面部の酸化膜２０Ａ、ＰチャネルＭＯＳトランジスタ
２の第１のゲート電極側面部の酸化膜２０Ｃ並びにＮチ
ャネルＭＯＳトランジスタ３の第２のゲート電極側面部
の酸化膜２０Ｄを形成する。
ッシングにより除いた後、酸素雰囲気中の温度９００℃
程度で３０分程度の熱処理により、厚さ１５〜３０ｎｍ
のＮＰＮバイポーラトランジスタ１のベース引出し電極
側面部の酸化膜２０Ａ、ＰチャネルＭＯＳトランジスタ
２の第１のゲート電極側面部の酸化膜２０Ｃ並びにＮチ
ャネルＭＯＳトランジスタ３の第２のゲート電極側面部
の酸化膜２０Ｄを形成する。
【００７７】次に、窒素雰囲気中の温度９５０℃程度で
３０分程度の熱処理により、ＮＰＮバイポーラトランジ
スタ１のベース引出し電極１８Ａ中のホウ素の不純物を
Ｎ型コレクタ層１３Ａに導入し、接合深さが０．２〜
０．４μｍで表面濃度が１×１０20ｃｍ-3〜３×１０20
ｃｍ-3の外部ベース層３４を形成する。
３０分程度の熱処理により、ＮＰＮバイポーラトランジ
スタ１のベース引出し電極１８Ａ中のホウ素の不純物を
Ｎ型コレクタ層１３Ａに導入し、接合深さが０．２〜
０．４μｍで表面濃度が１×１０20ｃｍ-3〜３×１０20
ｃｍ-3の外部ベース層３４を形成する。
【００７８】次に、フォトリソグラフィによるレジスト
パターンとＮＰＮバイポーラトランジスタ１のベース引
出し電極１８Ａとをマスクとして、ドーズ量が１×１０
13ｃｍ-2程度で加速エネルギーが１０ＫｅＶ程度のホウ
素イオンをエミッタ・ベース形成領域１７に注入し、接
合深さが１５０〜２５０ｎｍで表面濃度が１×１０19ｃ
ｍ-3〜３×１０19ｃｍ-3の活性ベース層３５を形成す
る。その後、レジストパターンを酸素プラズマアッシン
グにより除去する。
パターンとＮＰＮバイポーラトランジスタ１のベース引
出し電極１８Ａとをマスクとして、ドーズ量が１×１０
13ｃｍ-2程度で加速エネルギーが１０ＫｅＶ程度のホウ
素イオンをエミッタ・ベース形成領域１７に注入し、接
合深さが１５０〜２５０ｎｍで表面濃度が１×１０19ｃ
ｍ-3〜３×１０19ｃｍ-3の活性ベース層３５を形成す
る。その後、レジストパターンを酸素プラズマアッシン
グにより除去する。
【００７９】次に、図５において、図４に新たに追加さ
れた符号を説明した後、製造方法の説明をする。２１Ａ
はＮＰＮバイポーラトランジスタ１のベース引出し電極
側面のシリコン窒化膜、２１ＣはＰチャネルＭＯＳトラ
ンジスタ２の第１のゲート電極側面のシリコン窒化膜、
２１ＤはＮチャネルＭＯＳトランジスタ３の第２のゲー
ト電極側面のシリコン窒化膜、２２Ａ及び２２ＢはＮＰ
Ｎバイポーラトランジスタ１のベース引出し電極側面の
多結晶シリコン膜、２２ＥはＰチャネルＭＯＳトランジ
スタ２の第１のゲート電極側面の多結晶シリコン膜、２
２ＦはＮチャネルＭＯＳトランジスタ３の第２のゲート
電極側面の多結晶シリコン膜、３３はＮＰＮバイポーラ
トランジスタ１のベース引出し電極の絶縁側壁２２Ａ及
び２２Ｂにより自己整合的に形成されたエミッタ引出し
開口部である。
れた符号を説明した後、製造方法の説明をする。２１Ａ
はＮＰＮバイポーラトランジスタ１のベース引出し電極
側面のシリコン窒化膜、２１ＣはＰチャネルＭＯＳトラ
ンジスタ２の第１のゲート電極側面のシリコン窒化膜、
２１ＤはＮチャネルＭＯＳトランジスタ３の第２のゲー
ト電極側面のシリコン窒化膜、２２Ａ及び２２ＢはＮＰ
Ｎバイポーラトランジスタ１のベース引出し電極側面の
多結晶シリコン膜、２２ＥはＰチャネルＭＯＳトランジ
スタ２の第１のゲート電極側面の多結晶シリコン膜、２
２ＦはＮチャネルＭＯＳトランジスタ３の第２のゲート
電極側面の多結晶シリコン膜、３３はＮＰＮバイポーラ
トランジスタ１のベース引出し電極の絶縁側壁２２Ａ及
び２２Ｂにより自己整合的に形成されたエミッタ引出し
開口部である。
【００８０】まず、Ｎ型エピタキシャル層１１上の各素
子の全面に、ジクロールシランとアンモニアとの混合ガ
スを用いて減圧ＣＶＤ法により４０〜８０ｎｍの各電極
の側面の絶縁膜を形成するためのシリコン窒化膜を堆積
する。
子の全面に、ジクロールシランとアンモニアとの混合ガ
スを用いて減圧ＣＶＤ法により４０〜８０ｎｍの各電極
の側面の絶縁膜を形成するためのシリコン窒化膜を堆積
する。
【００８１】次に、シランガスを用いた減圧ＣＶＤ法に
より堆積したシリコン窒化膜上に厚さ２００ｎｍ程度
の、ＮＰＮバイポーラトランジスタ１のベース引出し電
極１８Ａ及び１８Ｃの側壁を形成するための多結晶シリ
コン膜を堆積する。
より堆積したシリコン窒化膜上に厚さ２００ｎｍ程度
の、ＮＰＮバイポーラトランジスタ１のベース引出し電
極１８Ａ及び１８Ｃの側壁を形成するための多結晶シリ
コン膜を堆積する。
【００８２】次に、ＳＦ6 とＣＣｌ4 との混合ガスを用
いて堆積した多結晶シリコン膜に異方性エッチングを行
なって、ベース引出し電極側面の多結晶シリコン膜２２
Ａ及び２２Ｂ、第１のゲート電極側面の多結晶シリコン
膜２２Ｅ並びに第２のゲート電極側面の多結晶シリコン
膜２２Ｆを形成する。
いて堆積した多結晶シリコン膜に異方性エッチングを行
なって、ベース引出し電極側面の多結晶シリコン膜２２
Ａ及び２２Ｂ、第１のゲート電極側面の多結晶シリコン
膜２２Ｅ並びに第２のゲート電極側面の多結晶シリコン
膜２２Ｆを形成する。
【００８３】次に、フロンガスと臭素系ガスとの混合ガ
スを用いてエッチングを行ない、前記多結晶シリコン膜
よりなる側壁をマスクとして、ベース引出し電極側面の
シリコン窒化膜２１Ａ、第１のゲート電極側面のシリコ
ン窒化膜２１Ｃ並びに第２のゲート電極側面のシリコン
窒化膜２１Ｄを形成する。
スを用いてエッチングを行ない、前記多結晶シリコン膜
よりなる側壁をマスクとして、ベース引出し電極側面の
シリコン窒化膜２１Ａ、第１のゲート電極側面のシリコ
ン窒化膜２１Ｃ並びに第２のゲート電極側面のシリコン
窒化膜２１Ｄを形成する。
【００８４】次に、フッ化アンモニウムとフッ酸との混
合液を用いて、ＮＰＮバイポーラトランジスタ１のコレ
クタ電極形成領域及びエミッタ引出し開口部３３並びに
ＭＯＳトランジスタ２及び３のソース・ドレイン形成領
域をエッチングして酸化膜を除く。これにより、ＮＰＮ
バイポーラトランジスタ１において、ベース引出し電極
側面部の酸化膜２０Ａ、ベース引出し電極側面のシリコ
ン窒化膜２１Ａ及びベース引出し電極側面の多結晶シリ
コン膜２２Ａの３層よりなる厚さ２００〜３００ｎｍの
側壁が形成され、同時にエミッタ引出し開口部３３が自
己整合的に形成される。
合液を用いて、ＮＰＮバイポーラトランジスタ１のコレ
クタ電極形成領域及びエミッタ引出し開口部３３並びに
ＭＯＳトランジスタ２及び３のソース・ドレイン形成領
域をエッチングして酸化膜を除く。これにより、ＮＰＮ
バイポーラトランジスタ１において、ベース引出し電極
側面部の酸化膜２０Ａ、ベース引出し電極側面のシリコ
ン窒化膜２１Ａ及びベース引出し電極側面の多結晶シリ
コン膜２２Ａの３層よりなる厚さ２００〜３００ｎｍの
側壁が形成され、同時にエミッタ引出し開口部３３が自
己整合的に形成される。
【００８５】本実施形態の特徴として、ＮＰＮバイポー
ラトランジスタ１のベース抵抗値及びベース中のキャリ
ア走行時間を左右する第１のパラメータは、以上の工程
で構成された３層よりなる側壁により自己整合的に決定
される。
ラトランジスタ１のベース抵抗値及びベース中のキャリ
ア走行時間を左右する第１のパラメータは、以上の工程
で構成された３層よりなる側壁により自己整合的に決定
される。
【００８６】次に、図６において、図５に新たに追加さ
れた符号を説明した後、製造方法の説明をする。２３は
ＮＰＮバイポーラトランジスタ１のベース引出し電極側
面の多結晶シリコン膜２２Ａ及び２２Ｂにより自己整合
的に形成されたエミッタ層、２４はＮＰＮバイポーラト
ランジスタ１の熱処理により形成されたコレクタコンタ
クト層、２５はＮＰＮバイポーラトランジスタ１の多結
晶シリコンよりなるエミッタ引出し電極、２６はＮＰＮ
バイポーラトランジスタ１の多結晶シリコンよりなるコ
レクタ引出し電極、２７ＡはＰチャネルＭＯＳトランジ
スタ２の第１のゲート電極側面のシリコン窒化膜２１Ｃ
をサイドウォールとして形成された第１のＬＤＤ層、２
８ＡはＮチャネルＭＯＳトランジスタ３の第２のゲート
電極側面のシリコン窒化膜２１Ｄをサイドウォールとし
て形成された第２のＬＤＤ層である。
れた符号を説明した後、製造方法の説明をする。２３は
ＮＰＮバイポーラトランジスタ１のベース引出し電極側
面の多結晶シリコン膜２２Ａ及び２２Ｂにより自己整合
的に形成されたエミッタ層、２４はＮＰＮバイポーラト
ランジスタ１の熱処理により形成されたコレクタコンタ
クト層、２５はＮＰＮバイポーラトランジスタ１の多結
晶シリコンよりなるエミッタ引出し電極、２６はＮＰＮ
バイポーラトランジスタ１の多結晶シリコンよりなるコ
レクタ引出し電極、２７ＡはＰチャネルＭＯＳトランジ
スタ２の第１のゲート電極側面のシリコン窒化膜２１Ｃ
をサイドウォールとして形成された第１のＬＤＤ層、２
８ＡはＮチャネルＭＯＳトランジスタ３の第２のゲート
電極側面のシリコン窒化膜２１Ｄをサイドウォールとし
て形成された第２のＬＤＤ層である。
【００８７】まず、Ｎ型エピタキシャル層１１上の各素
子の全面に、シランガスを用いた減圧ＣＶＤ法により膜
厚１５０〜３００ｎｍの、エミッタ引出し電極２５及び
コレクタ引出し電極２６を形成するための多結晶シリコ
ン膜を堆積する。堆積したシリコン膜にドーズ量が１×
１０16ｃｍ-2程度で加速エネルギーが６０ＫｅＶ程度の
ヒ素イオンを注入する。
子の全面に、シランガスを用いた減圧ＣＶＤ法により膜
厚１５０〜３００ｎｍの、エミッタ引出し電極２５及び
コレクタ引出し電極２６を形成するための多結晶シリコ
ン膜を堆積する。堆積したシリコン膜にドーズ量が１×
１０16ｃｍ-2程度で加速エネルギーが６０ＫｅＶ程度の
ヒ素イオンを注入する。
【００８８】次に、窒素雰囲気中において温度９００℃
で３０〜６０分の熱処理を行ない、堆積したシリコン膜
中のヒ素の不純物をＮＰＮバイポーラトランジスタ１の
Ｎ型コレクタ層１３Ａに拡散してコレクタコンタクト層
２４を形成し、また活性ベース層３５に拡散してエミッ
タ層２３を形成する。コレクタコンタクト層２４及びエ
ミッタ層２３の接合深さは５０〜１００ｎｍで表面濃度
は１×１０20ｃｍ-3〜３×１０20ｃｍ-3である。
で３０〜６０分の熱処理を行ない、堆積したシリコン膜
中のヒ素の不純物をＮＰＮバイポーラトランジスタ１の
Ｎ型コレクタ層１３Ａに拡散してコレクタコンタクト層
２４を形成し、また活性ベース層３５に拡散してエミッ
タ層２３を形成する。コレクタコンタクト層２４及びエ
ミッタ層２３の接合深さは５０〜１００ｎｍで表面濃度
は１×１０20ｃｍ-3〜３×１０20ｃｍ-3である。
【００８９】次に、フォトリソグラフィによる所定のレ
ジストパターンをマスクとしてＨＣｌ、ＨＢｒ及び酸素
の混合ガスを用いて圧力１００×１３３．３２２ｍＰａ
〜２００×１３３．３２２ｍＰａにて、堆積した多結晶
シリコン膜にＲＦエッチングを行ない、シート抵抗が１
５０〜３００Ω／□のＮＰＮバイポーラトランジスタ１
のエミッタ引出し電極２５及びコレクタ引出し電極２６
を形成する。
ジストパターンをマスクとしてＨＣｌ、ＨＢｒ及び酸素
の混合ガスを用いて圧力１００×１３３．３２２ｍＰａ
〜２００×１３３．３２２ｍＰａにて、堆積した多結晶
シリコン膜にＲＦエッチングを行ない、シート抵抗が１
５０〜３００Ω／□のＮＰＮバイポーラトランジスタ１
のエミッタ引出し電極２５及びコレクタ引出し電極２６
を形成する。
【００９０】次に、前記エッチングと同条件のＲＦエッ
チングを連続して行ない、ＮＰＮバイポーラトランジス
タ１のエミッタ・ベース形成領域１７以外のベース引出
し電極１８Ａの側面、ＰチャネルＭＯＳトランジスタ２
の第１のゲート電極側面の多結晶シリコン膜２２Ｅ並び
にＮチャネルＭＯＳトランジスタ３の第２のゲート電極
側面の多結晶シリコン膜２２Ｆを除く。その後、酸素プ
ラズマアッシングによりレジストを除去する。
チングを連続して行ない、ＮＰＮバイポーラトランジス
タ１のエミッタ・ベース形成領域１７以外のベース引出
し電極１８Ａの側面、ＰチャネルＭＯＳトランジスタ２
の第１のゲート電極側面の多結晶シリコン膜２２Ｅ並び
にＮチャネルＭＯＳトランジスタ３の第２のゲート電極
側面の多結晶シリコン膜２２Ｆを除く。その後、酸素プ
ラズマアッシングによりレジストを除去する。
【００９１】次に、フォトリソグラフィによりレジスト
パターンとＰチャネルＭＯＳトランジスタ２の第１のゲ
ート電極側面のシリコン窒化膜２１Ｃとをマスクとし
て、ドーズ量が５×１０12ｃｍ-2程度で加速エネルギー
が２０ＫｅＶ程度のホウ素イオンを注入して、第１のゲ
ート電極側面のシリコン窒化膜２１Ｃに対して自己整合
的にＰチャネルＭＯＳトランジスタ２の第１のＬＤＤ層
２７Ａを形成する。第１のＬＤＤ層２７Ａの接合深さは
０．２μｍ程度で表面濃度は１×１０18ｃｍ-3程度であ
る。その後、酸素プラズマアッシングによりレジストを
除去する。
パターンとＰチャネルＭＯＳトランジスタ２の第１のゲ
ート電極側面のシリコン窒化膜２１Ｃとをマスクとし
て、ドーズ量が５×１０12ｃｍ-2程度で加速エネルギー
が２０ＫｅＶ程度のホウ素イオンを注入して、第１のゲ
ート電極側面のシリコン窒化膜２１Ｃに対して自己整合
的にＰチャネルＭＯＳトランジスタ２の第１のＬＤＤ層
２７Ａを形成する。第１のＬＤＤ層２７Ａの接合深さは
０．２μｍ程度で表面濃度は１×１０18ｃｍ-3程度であ
る。その後、酸素プラズマアッシングによりレジストを
除去する。
【００９２】次に、フォトリソグラフィによりレジスト
パターンとＮチャネルＭＯＳトランジスタ３の第２のゲ
ート電極側面のシリコン窒化膜２１Ｄをマスクとして、
ドーズ量が１×１０13ｃｍ-2程度で加速エネルギーが４
０ＫｅＶ程度のリンのイオンを注入して、第２のゲート
電極側面のシリコン窒化膜２１Ｄに対し自己整合的にＮ
チャネルＭＯＳトランジスタ３の第２のＬＤＤ層２８Ａ
を形成する。第２のＬＤＤ層２８Ａの接合深さは０．２
μｍ程度で表面濃度は１×１０18ｃｍ-3程度である。そ
の後、酸素プラズマアッシングによりレジストを除去す
る。
パターンとＮチャネルＭＯＳトランジスタ３の第２のゲ
ート電極側面のシリコン窒化膜２１Ｄをマスクとして、
ドーズ量が１×１０13ｃｍ-2程度で加速エネルギーが４
０ＫｅＶ程度のリンのイオンを注入して、第２のゲート
電極側面のシリコン窒化膜２１Ｄに対し自己整合的にＮ
チャネルＭＯＳトランジスタ３の第２のＬＤＤ層２８Ａ
を形成する。第２のＬＤＤ層２８Ａの接合深さは０．２
μｍ程度で表面濃度は１×１０18ｃｍ-3程度である。そ
の後、酸素プラズマアッシングによりレジストを除去す
る。
【００９３】本実施形態の特徴として、従来のエミッタ
引出し電極１８Ａの側壁の厚い絶縁膜を薄い２層の絶縁
膜としたため、エミッタ・ベース接合の周辺部にかかる
絶縁膜の収縮する応力が小さくなり、エミッタ・ベース
間のリーク等を抑止することができる。さらに、ベース
引出し電極１８Ａの側面のエミッタ引出し電極２５に接
する側壁を導体である多結晶シリコンとするため、エミ
ッタ引出し開口部３３の実質的な直径が大きくなるの
で、アスペクト比（エミッタ引出し開口部の高さと直径
との比）が小さくなり、多結晶シリコンよりなるエミッ
タ引出し電極２５のエミッタ抵抗が低減する。
引出し電極１８Ａの側壁の厚い絶縁膜を薄い２層の絶縁
膜としたため、エミッタ・ベース接合の周辺部にかかる
絶縁膜の収縮する応力が小さくなり、エミッタ・ベース
間のリーク等を抑止することができる。さらに、ベース
引出し電極１８Ａの側面のエミッタ引出し電極２５に接
する側壁を導体である多結晶シリコンとするため、エミ
ッタ引出し開口部３３の実質的な直径が大きくなるの
で、アスペクト比（エミッタ引出し開口部の高さと直径
との比）が小さくなり、多結晶シリコンよりなるエミッ
タ引出し電極２５のエミッタ抵抗が低減する。
【００９４】また、ＮＰＮバイポーラトランジスタ１の
エミッタ・ベース形成領域１７以外のベース引出し電極
１８Ａの側面に形成される多結晶シリコン膜は、除去し
ない場合は、導体膜である該多結晶シリコン膜を介して
他の導体層同士をリークさせたり寄生容量を増大させた
りしてＮＰＮバイポーラトランジスタ１の特性を劣化さ
せる可能性がある。しかし、この多結晶シリコン膜は第
１のゲート電極側面の多結晶シリコン膜２２Ｅ等を除去
する工程により除かれているため、特に工程を増やすこ
となくこの問題を回避できる。
エミッタ・ベース形成領域１７以外のベース引出し電極
１８Ａの側面に形成される多結晶シリコン膜は、除去し
ない場合は、導体膜である該多結晶シリコン膜を介して
他の導体層同士をリークさせたり寄生容量を増大させた
りしてＮＰＮバイポーラトランジスタ１の特性を劣化さ
せる可能性がある。しかし、この多結晶シリコン膜は第
１のゲート電極側面の多結晶シリコン膜２２Ｅ等を除去
する工程により除かれているため、特に工程を増やすこ
となくこの問題を回避できる。
【００９５】次に、図７において、図６に新たに追加さ
れた符号を説明した後、製造方法の説明をする。２９Ａ
はＰチャネルＭＯＳトランジスタ２のＴＥＯＳ膜よりな
る第１のゲート電極の絶縁側壁、２９ＢはＮチャネルＭ
ＯＳトランジスタ３のＴＥＯＳ膜よりなる第２のゲート
電極の絶縁側壁、３０ＡはＰチャネルＭＯＳトランジス
タ２の第１のゲート電極の絶縁側壁２９Ａをサイドウォ
ールとして自己整合的に形成された第１のソース・ドレ
イン層、３１ＡはＮチャネルＭＯＳトランジスタ３の第
２のゲート電極の絶縁側壁２９Ｂをサイドウォールとし
て自己整合的に形成された第２のソース・ドレイン層、
３２ＡはＮＰＮバイポーラトランジスタ１のＴＥＯＳ膜
よりなるベース引出し電極の絶縁側壁である。
れた符号を説明した後、製造方法の説明をする。２９Ａ
はＰチャネルＭＯＳトランジスタ２のＴＥＯＳ膜よりな
る第１のゲート電極の絶縁側壁、２９ＢはＮチャネルＭ
ＯＳトランジスタ３のＴＥＯＳ膜よりなる第２のゲート
電極の絶縁側壁、３０ＡはＰチャネルＭＯＳトランジス
タ２の第１のゲート電極の絶縁側壁２９Ａをサイドウォ
ールとして自己整合的に形成された第１のソース・ドレ
イン層、３１ＡはＮチャネルＭＯＳトランジスタ３の第
２のゲート電極の絶縁側壁２９Ｂをサイドウォールとし
て自己整合的に形成された第２のソース・ドレイン層、
３２ＡはＮＰＮバイポーラトランジスタ１のＴＥＯＳ膜
よりなるベース引出し電極の絶縁側壁である。
【００９６】まず、Ｎ型エピタキシャル層１１上の各素
子の全面に、ＴＥＯＳと酸素との混合ガスを用いて温度
７００℃程度の減圧ＣＶＤ法により厚さ１５０ｎｍ程度
の、ゲート電極側壁の絶縁膜を形成するための酸化膜を
堆積する。
子の全面に、ＴＥＯＳと酸素との混合ガスを用いて温度
７００℃程度の減圧ＣＶＤ法により厚さ１５０ｎｍ程度
の、ゲート電極側壁の絶縁膜を形成するための酸化膜を
堆積する。
【００９７】次に、ＣＨＦ3 、酸素及びヘリウムの混合
ガスを用いて堆積した酸化膜に異方性エッチングを行な
って、ＰチャネルＭＯＳトランジスタ２の第１のゲート
電極の絶縁側壁２９Ａ、ＮチャネルＭＯＳトランジスタ
３の第２のゲート電極の絶縁側壁２９Ｂ及びＮＰＮバイ
ポーラトランジスタ１のベース引出し電極の絶縁側壁３
２Ａを形成する。
ガスを用いて堆積した酸化膜に異方性エッチングを行な
って、ＰチャネルＭＯＳトランジスタ２の第１のゲート
電極の絶縁側壁２９Ａ、ＮチャネルＭＯＳトランジスタ
３の第２のゲート電極の絶縁側壁２９Ｂ及びＮＰＮバイ
ポーラトランジスタ１のベース引出し電極の絶縁側壁３
２Ａを形成する。
【００９８】これにより、ＰチャネルＭＯＳトランジス
タ２の第１のゲート電極側面部の酸化膜２０Ｃ、第１の
ゲート電極側面のシリコン窒化膜２１Ｃ及び第１のゲー
ト電極の絶縁側壁２９Ａの３層よりなる側壁が形成され
る。また、ＮチャネルＭＯＳトランジスタ３の第２のゲ
ート電極側面部の酸化膜２０Ｄ、第２のゲート電極側面
のシリコン窒化膜２１Ｄ及び第２のゲート電極の絶縁側
壁２９Ｂの３層よりなる側壁が形成される。
タ２の第１のゲート電極側面部の酸化膜２０Ｃ、第１の
ゲート電極側面のシリコン窒化膜２１Ｃ及び第１のゲー
ト電極の絶縁側壁２９Ａの３層よりなる側壁が形成され
る。また、ＮチャネルＭＯＳトランジスタ３の第２のゲ
ート電極側面部の酸化膜２０Ｄ、第２のゲート電極側面
のシリコン窒化膜２１Ｄ及び第２のゲート電極の絶縁側
壁２９Ｂの３層よりなる側壁が形成される。
【００９９】本実施形態の特徴として、ＰチャネルＭＯ
Ｓトランジスタ２の耐ホットキャリア性及び飽和ドレイ
ン電流値を左右する第２のパラメータは、以上の工程で
形成された３層よりなる側壁により自己整合的に決定さ
れる。また、ＮチャネルＭＯＳトランジスタ３において
も同様である。従って、ＮＰＮバイポーラトランジスタ
１の動作特性を決める第１のパラメータとＰチャネルＭ
ＯＳトランジスタ２及びＮチャネルＭＯＳトランジスタ
３の動作特性を決める第２のパラメータとは独立に決定
でき、それぞれの最適値を得ることができる。
Ｓトランジスタ２の耐ホットキャリア性及び飽和ドレイ
ン電流値を左右する第２のパラメータは、以上の工程で
形成された３層よりなる側壁により自己整合的に決定さ
れる。また、ＮチャネルＭＯＳトランジスタ３において
も同様である。従って、ＮＰＮバイポーラトランジスタ
１の動作特性を決める第１のパラメータとＰチャネルＭ
ＯＳトランジスタ２及びＮチャネルＭＯＳトランジスタ
３の動作特性を決める第２のパラメータとは独立に決定
でき、それぞれの最適値を得ることができる。
【０１００】次に、フォトリソグラフィによりレジスト
パターン及びＰチャネルＭＯＳトランジスタ２の第１の
ゲート電極の絶縁側壁２９Ａをマスクとして、ドーズ量
が５×１０15ｃｍ-2程度で加速エネルギーが１０ＫｅＶ
程度のホウ素イオンを注入し、第１のゲート電極の絶縁
側壁２９Ａに対しＰチャネルＭＯＳトランジスタ２の第
１のソース・ドレイン層３０Ａを自己整合的に形成す
る。第１のソース・ドレイン層３０Ａは接合深さが０．
２μｍ程度で表面濃度が１×１０20ｃｍ-3程度である。
パターン及びＰチャネルＭＯＳトランジスタ２の第１の
ゲート電極の絶縁側壁２９Ａをマスクとして、ドーズ量
が５×１０15ｃｍ-2程度で加速エネルギーが１０ＫｅＶ
程度のホウ素イオンを注入し、第１のゲート電極の絶縁
側壁２９Ａに対しＰチャネルＭＯＳトランジスタ２の第
１のソース・ドレイン層３０Ａを自己整合的に形成す
る。第１のソース・ドレイン層３０Ａは接合深さが０．
２μｍ程度で表面濃度が１×１０20ｃｍ-3程度である。
【０１０１】次に、酸素プラズマアッシングによりレジ
ストを除いた後、フォトリソグラフィによるレジストパ
ターン及びＮチャネルＭＯＳトランジスタ３の第２のゲ
ート電極の絶縁側壁２９Ｂをマスクとして、ドーズ量が
５×１０15ｃｍ-2程度で加速エネルギーが４０ＫｅＶ程
度のヒ素イオンを注入し、第２のゲート電極の絶縁側壁
２９Ｂに対しＮチャネルＭＯＳトランジスタ３の第２の
ソース・ドレイン層３１Ａを自己整合的に形成する。第
２のソース・ドレイン層３１Ａは接合深さが０．１μｍ
程度で表面濃度が１×１０20ｃｍ-3程度である。その
後、酸素プラズマアッシングによりレジストを除去す
る。
ストを除いた後、フォトリソグラフィによるレジストパ
ターン及びＮチャネルＭＯＳトランジスタ３の第２のゲ
ート電極の絶縁側壁２９Ｂをマスクとして、ドーズ量が
５×１０15ｃｍ-2程度で加速エネルギーが４０ＫｅＶ程
度のヒ素イオンを注入し、第２のゲート電極の絶縁側壁
２９Ｂに対しＮチャネルＭＯＳトランジスタ３の第２の
ソース・ドレイン層３１Ａを自己整合的に形成する。第
２のソース・ドレイン層３１Ａは接合深さが０．１μｍ
程度で表面濃度が１×１０20ｃｍ-3程度である。その
後、酸素プラズマアッシングによりレジストを除去す
る。
【０１０２】
【発明の効果】以上説明したように、請求項１の発明に
係る半導体集積回路装置によると、バイポーラトランジ
スタのベース引出し電極の側面に形成される第１の側壁
と、ＭＯＳトランジスタのゲート電極の側面に形成され
る第２の側壁とを異なる工程により形成することができ
る。バイポーラトランジスタの外部ベース層とエミッタ
層との間隔及びＭＯＳトランジスタのゲート電極とソー
ス・ドレイン層との間隔が独立に調整できるため、これ
らの間隔はそれぞれ最適化されている。
係る半導体集積回路装置によると、バイポーラトランジ
スタのベース引出し電極の側面に形成される第１の側壁
と、ＭＯＳトランジスタのゲート電極の側面に形成され
る第２の側壁とを異なる工程により形成することができ
る。バイポーラトランジスタの外部ベース層とエミッタ
層との間隔及びＭＯＳトランジスタのゲート電極とソー
ス・ドレイン層との間隔が独立に調整できるため、これ
らの間隔はそれぞれ最適化されている。
【０１０３】また、バイポーラトランジスタのベース引
出し電極の側面に形成された第１の側壁は、ベース引出
し電極側の薄い絶縁膜及び反ベース引出し電極側の導体
膜により構成されているため、該絶縁膜に起因するエミ
ッタ・ベース接合の周辺部にかかる収縮する応力が減少
するので、エミッタ・ベース間のリーク等の特性劣化を
避けることができる。
出し電極の側面に形成された第１の側壁は、ベース引出
し電極側の薄い絶縁膜及び反ベース引出し電極側の導体
膜により構成されているため、該絶縁膜に起因するエミ
ッタ・ベース接合の周辺部にかかる収縮する応力が減少
するので、エミッタ・ベース間のリーク等の特性劣化を
避けることができる。
【０１０４】さらに、第１の側壁の導体膜は、エミッタ
引出し電極と一体となり実質的にエミッタ引出し電極の
直径が大きくなるため、アスペクト比（エミッタ引出し
開口部の高さと直径との比）が小さくなるので、エミッ
タ引出し電極のエミッタ抵抗が低減する。
引出し電極と一体となり実質的にエミッタ引出し電極の
直径が大きくなるため、アスペクト比（エミッタ引出し
開口部の高さと直径との比）が小さくなるので、エミッ
タ引出し電極のエミッタ抵抗が低減する。
【０１０５】請求項２の発明に係る半導体集積回路装置
によると、請求項１の発明に係る半導体集積回路装置の
効果が得られる上に、バイポーラトランジスタの外部ベ
ース層とエミッタ層との間隔及びＭＯＳトランジスタの
ゲート電極とソース・ドレイン層との間隔が独立に調整
できる自由度が増すため、第１及び第２のパラメータは
さらに最適化されている。また、第３の絶縁膜が薄くな
り導体膜が厚くなるため、エミッタ・ベース間のリーク
等の特性劣化はさらに改善されると共にエミッタ抵抗も
さらに低減する。
によると、請求項１の発明に係る半導体集積回路装置の
効果が得られる上に、バイポーラトランジスタの外部ベ
ース層とエミッタ層との間隔及びＭＯＳトランジスタの
ゲート電極とソース・ドレイン層との間隔が独立に調整
できる自由度が増すため、第１及び第２のパラメータは
さらに最適化されている。また、第３の絶縁膜が薄くな
り導体膜が厚くなるため、エミッタ・ベース間のリーク
等の特性劣化はさらに改善されると共にエミッタ抵抗も
さらに低減する。
【０１０６】請求項３の発明に係る半導体集積回路装置
によると、請求項２の発明に係る半導体集積回路装置の
効果が得られる上に、第５の絶縁膜を確実に得ることが
できる。
によると、請求項２の発明に係る半導体集積回路装置の
効果が得られる上に、第５の絶縁膜を確実に得ることが
できる。
【０１０７】請求項４の発明に係る半導体集積回路装置
によると、請求項１の発明に係る半導体集積回路装置の
効果が得られる上に、第２の側壁は、前記ベース引出し
電極が前記外部ベースを取り囲む素子分離膜上に延びる
側の側面にも形成されているため、導体膜が除去されて
いない場合と比べて、この導体膜を介して他の導体層同
士がリークしたり寄生容量が増大したりするバイポーラ
トランジスタの特性劣化を工程を増やすことなく防止す
ることができる。
によると、請求項１の発明に係る半導体集積回路装置の
効果が得られる上に、第２の側壁は、前記ベース引出し
電極が前記外部ベースを取り囲む素子分離膜上に延びる
側の側面にも形成されているため、導体膜が除去されて
いない場合と比べて、この導体膜を介して他の導体層同
士がリークしたり寄生容量が増大したりするバイポーラ
トランジスタの特性劣化を工程を増やすことなく防止す
ることができる。
【０１０８】請求項５の発明に係る半導体集積回路装置
によると、請求項１の発明に係る半導体集積回路装置の
効果が得られる上に、第３の絶縁膜を確実に得ることが
できる。
によると、請求項１の発明に係る半導体集積回路装置の
効果が得られる上に、第３の絶縁膜を確実に得ることが
できる。
【０１０９】請求項６の発明に係る半導体集積回路装置
によると、請求項１の発明に係る半導体集積回路装置の
効果が得られる上に、導体膜を確実に得ることができ
る。
によると、請求項１の発明に係る半導体集積回路装置の
効果が得られる上に、導体膜を確実に得ることができ
る。
【０１１０】請求項７の発明に係る半導体集積回路装置
の製造方法によると、バイポーラトランジスタの外部ベ
ース層とエミッタ層との間隔と、ＭＯＳトランジスタの
ゲート電極とソース・ドレイン層との間隔とを独立して
決定できるため、バイポーラトランジスタの動作特性を
左右するベース抵抗値及びベース中のキャリア走行時間
と、ＭＯＳトランジスタの動作特性を左右する耐ホット
キャリア性及び飽和ドレイン電流値とが最適化される。
の製造方法によると、バイポーラトランジスタの外部ベ
ース層とエミッタ層との間隔と、ＭＯＳトランジスタの
ゲート電極とソース・ドレイン層との間隔とを独立して
決定できるため、バイポーラトランジスタの動作特性を
左右するベース抵抗値及びベース中のキャリア走行時間
と、ＭＯＳトランジスタの動作特性を左右する耐ホット
キャリア性及び飽和ドレイン電流値とが最適化される。
【０１１１】また、バイポーラトランジスタのベース引
出し電極の側面に形成された第１の側壁は、ベース引出
し電極側の薄い絶縁膜及び反ベース引出し電極側の導体
膜により構成されているため、該絶縁膜に起因するエミ
ッタ・ベース接合の周辺部にかかる収縮する応力が減少
するので、エミッタ・ベース間のリーク等の特性劣化を
防止することができる。
出し電極の側面に形成された第１の側壁は、ベース引出
し電極側の薄い絶縁膜及び反ベース引出し電極側の導体
膜により構成されているため、該絶縁膜に起因するエミ
ッタ・ベース接合の周辺部にかかる収縮する応力が減少
するので、エミッタ・ベース間のリーク等の特性劣化を
防止することができる。
【０１１２】また、第１の側壁における導体膜は、エミ
ッタ引出し電極と一体となり実質的にエミッタ引出し電
極の直径を大きくするため、アスペクト比（エミッタ引
出し開口部の高さと直径との比）が小さくなり、エミッ
タ引出し電極のエミッタ抵抗が低減する。
ッタ引出し電極と一体となり実質的にエミッタ引出し電
極の直径を大きくするため、アスペクト比（エミッタ引
出し開口部の高さと直径との比）が小さくなり、エミッ
タ引出し電極のエミッタ抵抗が低減する。
【０１１３】さらに、ベース引出し電極が前記外部ベー
スを取り囲む素子分離膜上に延びる側の側面に形成され
ている第１の側壁における導体膜は除去されているた
め、導体膜が除去されていない場合と比べて、この導体
膜を介して他の配線層同士がリークしたり寄生容量が増
大したりするバイポーラトランジスタの特性劣化を工程
を増やすことなく防止できる。
スを取り囲む素子分離膜上に延びる側の側面に形成され
ている第１の側壁における導体膜は除去されているた
め、導体膜が除去されていない場合と比べて、この導体
膜を介して他の配線層同士がリークしたり寄生容量が増
大したりするバイポーラトランジスタの特性劣化を工程
を増やすことなく防止できる。
【０１１４】請求項８の発明に係る半導体集積回路装置
の製造方法によると、請求項７の発明に係る半導体集積
回路装置の製造方法の効果が得られる上に、バイポーラ
トランジスタの外部ベース層とエミッタ層との間隔及び
ＭＯＳトランジスタのゲート電極とソース・ドレイン層
との間隔が独立に調整できる自由度が増すため、第１及
び第２のパラメータはさらに最適化されている。また、
第３の絶縁膜が薄くなり第１の導体膜が厚くなるため、
エミッタ・ベース間のリーク等の特性劣化はさらに改善
されると共にエミッタ抵抗もさらに低減する。
の製造方法によると、請求項７の発明に係る半導体集積
回路装置の製造方法の効果が得られる上に、バイポーラ
トランジスタの外部ベース層とエミッタ層との間隔及び
ＭＯＳトランジスタのゲート電極とソース・ドレイン層
との間隔が独立に調整できる自由度が増すため、第１及
び第２のパラメータはさらに最適化されている。また、
第３の絶縁膜が薄くなり第１の導体膜が厚くなるため、
エミッタ・ベース間のリーク等の特性劣化はさらに改善
されると共にエミッタ抵抗もさらに低減する。
【図１】本発明の第１の実施形態に係る半導体集積回路
装置の断面図である。
装置の断面図である。
【図２】本発明の第２の実施形態に係る半導体集積回路
装置の製造方法の工程順断面図である。
装置の製造方法の工程順断面図である。
【図３】本発明の第２の実施形態に係る半導体集積回路
装置の製造方法の工程順断面図である。
装置の製造方法の工程順断面図である。
【図４】本発明の第２の実施形態に係る半導体集積回路
装置の製造方法の工程順断面図である。
装置の製造方法の工程順断面図である。
【図５】本発明の第２の実施形態に係る半導体集積回路
装置の製造方法の工程順断面図である。
装置の製造方法の工程順断面図である。
【図６】本発明の第２の実施形態に係る半導体集積回路
装置の製造方法の工程順断面図である。
装置の製造方法の工程順断面図である。
【図７】本発明の第２の実施形態に係る半導体集積回路
装置の製造方法の工程順断面図である。
装置の製造方法の工程順断面図である。
【図８】従来の半導体集積回路装置の断面図である。
１ ＮＰＮバイポーラトンジスタ ２ ＰチャネルＭＯＳトランジスタ ３ ＮチャネルＭＯＳトランジスタ １０ Ｐ型半導体基板 １１ Ｎ型エピタキシャル層 １２Ａ Ｎ型埋込みコレクタ層 １２Ｂ Ｎ型埋込みウエル層 １３Ａ Ｎ型コレクタ層 １３Ｂ Ｎ型ウエル層 １４Ａ 素子分離層 １４Ｂ Ｐ型ウエル層 １５Ａ ＬＯＣＯＳ膜 １５Ｂ ＬＯＣＯＳ膜 １５Ｃ ＬＯＣＯＳ膜 １５Ｄ ＬＯＣＯＳ膜 １５Ｅ ＬＯＣＯＳ膜 １６Ａ 絶縁膜 １６Ｃ 第１のゲート絶縁膜 １６Ｄ 第２のゲート絶縁膜 １７ エミッタ・ベース形成領域 １８Ａ ベース引出し電極 １８Ｃ 第１のゲート電極 １８Ｄ 第２のゲート電極 １９Ａ ベース引出し電極上面の絶縁膜 １９Ｃ 第１のゲート電極上面の絶縁膜 １９Ｄ 第２のゲート電極上面の絶縁膜 ２０Ａ ベース引出し電極側面部の酸化膜 ２０Ｃ 第１のゲート電極側面部の酸化膜 ２０Ｄ 第２のゲート電極側面部の酸化膜 ２１Ａ ベース引出し電極側面のシリコン窒化膜 ２１Ｃ 第１のゲート電極側面のシリコン窒化膜 ２１Ｄ 第２のゲート電極側面のシリコン窒化膜 ２２Ａ ベース引出し電極側面の多結晶シリコン膜 ２２Ｂ ベース引出し電極側面の多結晶シリコン膜 ２２Ｅ 第１のゲート電極側面の多結晶シリコン膜 ２２Ｆ 第２のゲート電極側面の多結晶シリコン膜 ２３ エミッタ層 ２４ コレクタコンタクト層 ２５ エミッタ引出し電極 ２６ コレクタ引出し電極 ２７Ａ 第１のＬＤＤ層 ２８Ａ 第２のＬＤＤ層 ２９Ａ 第１のゲート電極の絶縁側壁 ２９Ｂ 第２のゲート電極の絶縁側壁 ３０Ａ 第１のソース・ドレイン層 ３１Ａ 第２のソース・ドレイン層 ３２Ａ ベース引出し電極の絶縁側壁 ３３ エミッタ引出し開口部 ３４ 外部ベース層 ３５ 活性ベース層 ５１ ＮＰＮバイポーラトンジスタ ５２ ＰチャネルＭＯＳトランジスタ ５３ ＮチャネルＭＯＳトランジスタ ５４ Ｐ型半導体基板 ５５Ａ Ｎ型埋込みコレクタ層 ５５Ｂ Ｎ型埋込みウエル層 ５６Ａ Ｎ型コレクタ層 ５６Ｂ Ｎ型ウエル層 ５７ 第１のＰ型ウエル層 ５８ 第２のＰ型ウエル層 ５９ ＬＯＣＯＳ膜 ６０Ａ 第１のゲート絶縁膜 ６０Ｂ 第１のゲート絶縁膜 ６１ エミッタ・ベース形成領域 ６２Ａ ベース引出し電極 ６２Ｃ 第１のゲート電極 ６２Ｄ 第２のゲート電極 ６３Ａ ベース引出し電極上面の絶縁膜 ６３Ｃ 第１のゲート電極上面の絶縁膜 ６３Ｄ 第２のゲート電極上面の絶縁膜 ６４Ａ ベース引出し電極の絶縁側壁 ６４Ｂ ベース引出し電極の絶縁側壁 ６４Ｃ ベース引出し電極の絶縁側壁 ６４Ｄ ベース引出し電極の絶縁側壁 ６４Ｅ 第１のゲート電極の絶縁側壁 ６４Ｇ 第２のゲート電極の絶縁側壁 ６５ エミッタ引出し開口部 ６６ エミッタ引出し電極 ６７ コレクタ引出し電極 ６８ 外部ベース層 ６９ 活性ベース層 ７０ エミッタ層 ７１ コレクタコンタクト層 ７２Ａ 第１のＬＤＤ層 ７２Ｃ 第２のＬＤＤ層 ７３Ａ 第１のソース・ドレイン層 ７３Ｃ 第２のソース・ドレイン層
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年１２月５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項７
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】請求項７の発明は、半導体集積回路装置の
製造方法を、半導体基板上にバイポーラトランジスタ及
びＭＯＳトランジスタを絶縁する素子分離膜を形成する
と共に、該素子分離膜を除く素子領域にゲート絶縁膜を
形成する第１の工程と、バイポーラトランジスタを形成
する領域の前記ゲート絶縁膜をエッチングにより除去し
た後、前記半導体基板上の全面に第１の導体膜及び第１
の絶縁膜を順次堆積する第２の工程と、前記第１の絶縁
膜及び第１の導体膜に対してエッチングを行なって、前
記バイポーラトランジスタのベース引出し電極及び該ベ
ース引出し電極上の絶縁膜と、前記ＭＯＳトランジスタ
のゲート電極及び該ゲート電極上の絶縁膜とを形成する
第３の工程と、前記ベース引出し電極の側面、ベース引
出し電極に取り囲まれたエミッタ形成領域の上面及びゲ
ート電極の側面に第２の絶縁膜を形成した後、前記半導
体基板上の全面に第３の絶縁膜及び第２の導体膜を順次
堆積する第４の工程と、前記第２の導体膜に対してエッ
チングを行なって、前記ベース電極の側面及びゲート電
極の側面に前記第２の絶縁膜、第３の絶縁膜及び第２の
導体膜から構成される第１の側壁を形成する第５の工程
と、前記エミッタ形成領域上の前記第３の絶縁膜及び第
２の絶縁膜を前記第１の側壁をマスクにしてエッチング
により除去することによって、エミッタ引出し電極の開
口部を自己整合的に形成する第６の工程と、前記半導体
基板上の全面に第３の導体膜を堆積した後、該第３の導
体膜を選択的にエッチングすることにより、前記エミッ
タ引出し電極の開口部上にエミッタ引出し電極を形成す
ると共に、前記エミッタ引出し電極に覆われた前記ベー
ス引出し電極の側面以外の該ベース電極の側面及びゲー
ト電極の側面における前記第１の側壁内の前記第２の導
体膜をエッチングにより除去し第２の側壁を形成する第
７の工程と、前記ソース・ドレイン形成領域を前記第２
の側壁により自己整合的に形成する第８の工程とを備え
ている構成とするものである。
製造方法を、半導体基板上にバイポーラトランジスタ及
びＭＯＳトランジスタを絶縁する素子分離膜を形成する
と共に、該素子分離膜を除く素子領域にゲート絶縁膜を
形成する第１の工程と、バイポーラトランジスタを形成
する領域の前記ゲート絶縁膜をエッチングにより除去し
た後、前記半導体基板上の全面に第１の導体膜及び第１
の絶縁膜を順次堆積する第２の工程と、前記第１の絶縁
膜及び第１の導体膜に対してエッチングを行なって、前
記バイポーラトランジスタのベース引出し電極及び該ベ
ース引出し電極上の絶縁膜と、前記ＭＯＳトランジスタ
のゲート電極及び該ゲート電極上の絶縁膜とを形成する
第３の工程と、前記ベース引出し電極の側面、ベース引
出し電極に取り囲まれたエミッタ形成領域の上面及びゲ
ート電極の側面に第２の絶縁膜を形成した後、前記半導
体基板上の全面に第３の絶縁膜及び第２の導体膜を順次
堆積する第４の工程と、前記第２の導体膜に対してエッ
チングを行なって、前記ベース電極の側面及びゲート電
極の側面に前記第２の絶縁膜、第３の絶縁膜及び第２の
導体膜から構成される第１の側壁を形成する第５の工程
と、前記エミッタ形成領域上の前記第３の絶縁膜及び第
２の絶縁膜を前記第１の側壁をマスクにしてエッチング
により除去することによって、エミッタ引出し電極の開
口部を自己整合的に形成する第６の工程と、前記半導体
基板上の全面に第３の導体膜を堆積した後、該第３の導
体膜を選択的にエッチングすることにより、前記エミッ
タ引出し電極の開口部上にエミッタ引出し電極を形成す
ると共に、前記エミッタ引出し電極に覆われた前記ベー
ス引出し電極の側面以外の該ベース電極の側面及びゲー
ト電極の側面における前記第１の側壁内の前記第２の導
体膜をエッチングにより除去し第２の側壁を形成する第
７の工程と、前記ソース・ドレイン形成領域を前記第２
の側壁により自己整合的に形成する第８の工程とを備え
ている構成とするものである。
Claims (8)
- 【請求項１】 ベース層を取り囲む外部ベース層に接続
された、上面に第１の絶縁膜を有すると共に側面に第１
の側壁を有するベース引出し電極と、前記第１の側壁に
より自己整合的に形成されたエミッタ層及びエミッタ引
出し電極とを備えたバイポーラトランジスタ、並びに上
面に第２の絶縁膜を有すると共に側面に第２の側壁を有
するゲート電極と、前記第２の側壁により自己整合的に
形成されたソース・ドレイン層とを備えたＭＯＳトラン
ジスタが同一の半導体基板上に混載された半導体集積回
路装置において、 前記第１の側壁はベース引出し電極側の第３の絶縁膜及
び反ベース引出し電極側の導体膜により構成され、 前記第２の側壁は前記第３の絶縁膜と同一の工程により
形成された第４の絶縁膜により構成されていることを特
徴とする半導体集積回路装置。 - 【請求項２】 前記第２の側壁は、ゲート電極側の前記
第４の絶縁膜及び反ゲート電極側の第５の絶縁膜により
構成されていることを特徴とする請求項１に記載の半導
体集積回路装置。 - 【請求項３】 前記第５の絶縁膜はシリコン酸化膜であ
ることを特徴とする請求項２に記載の半導体集積回路装
置。 - 【請求項４】 前記第２の側壁は、前記ベース引出し電
極が前記外部ベースを取り囲む素子分離膜上に延びる側
の側面にも形成されていることを特徴とする請求項１に
記載の半導体集積回路装置。 - 【請求項５】 前記第３の絶縁膜は、前記ベース引出し
電極に接する側から順に形成された前記電極の酸化膜及
びシリコン窒化膜よりなることを特徴とする請求項１に
記載の半導体集積回路装置。 - 【請求項６】 前記導体膜は多結晶シリコンよりなるこ
とを特徴とする請求項１に記載の半導体集積回路装置。 - 【請求項７】 半導体基板上にバイポーラトランジスタ
及びＭＯＳトランジスタを絶縁する素子分離膜を形成す
ると共に、該素子分離膜を除く素子領域にゲート絶縁膜
を形成する第１の工程と、 バイポーラトランジスタを形成する領域の前記ゲート絶
縁膜をエッチングにより除去した後、前記半導体基板上
の全面に第１の導体膜及び第１の絶縁膜を順次堆積する
第２の工程と、 前記第１の絶縁膜及び第１の導体膜に対してエッチング
を行なって、前記バイポーラトランジスタのベース引出
し電極及び該ベース引出し電極上の絶縁膜と、前記ＭＯ
Ｓトランジスタのゲート電極及び該ゲート電極上の絶縁
膜とを形成する第３の工程と、 前記ベース引出し電極の側面、ベース引出し電極に取り
囲まれたエミッタ形成領域の上面及びゲート電極の側面
に第２の絶縁膜を形成した後、前記半導体基板上の全面
に第３の絶縁膜及び第２の導体膜を順次堆積する第４の
工程と、 前記第２の導体膜に対してエッチングを行なって、前記
ベース電極の側面及びゲート電極の側面に前記第２の絶
縁膜、第３の絶縁膜及び第２の導体膜から構成される第
１の側壁を形成する第５の工程と、 前記エミッタ形成領域及びソース・ドレイン形成領域上
の前記第３の絶縁膜及び第２の絶縁膜を前記第１の側壁
をマスクにしてエッチングにより除去することによっ
て、エミッタ引出し電極の開口部を自己整合的に形成す
る第６の工程と、 前記半導体基板上の全面に第３の導体膜を堆積した後、
該第３の導体膜を選択的にエッチングすることにより、
前記エミッタ引出し電極の開口部上にエミッタ引出し電
極を形成すると共に、前記エミッタ引出し電極に覆われ
た前記ベース引出し電極の側面以外の該ベース電極の側
面及びゲート電極の側面における前記第１の側壁内の前
記第２の導体膜をエッチングにより除去し第２の側壁を
形成する第７の工程と、 前記ソース・ドレイン形成領域を前記第２の側壁により
自己整合的に形成する第８の工程とを備えていることを
特徴とする半導体集積回路装置の製造方法。 - 【請求項８】 前記第７の工程の後に、前記半導体基板
上の全面に第４の絶縁膜を堆積した後、該第４の絶縁膜
に対してエッチングを行なって、前記ゲート電極の側面
に前記第２の絶縁膜、第３の絶縁膜及び第４の絶縁膜か
ら構成される第２の側壁を形成する工程をさらに備えて
いることを特徴とする請求項７に記載の半導体集積回路
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26697295A JP3249034B2 (ja) | 1995-05-29 | 1995-10-16 | 半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13047295 | 1995-05-29 | ||
| JP7-130472 | 1995-05-29 | ||
| JP26697295A JP3249034B2 (ja) | 1995-05-29 | 1995-10-16 | 半導体集積回路装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0951045A true JPH0951045A (ja) | 1997-02-18 |
| JP3249034B2 JP3249034B2 (ja) | 2002-01-21 |
Family
ID=26465594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26697295A Expired - Fee Related JP3249034B2 (ja) | 1995-05-29 | 1995-10-16 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3249034B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6114742A (en) * | 1998-01-16 | 2000-09-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including crystal defect |
-
1995
- 1995-10-16 JP JP26697295A patent/JP3249034B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6114742A (en) * | 1998-01-16 | 2000-09-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including crystal defect |
| US6225180B1 (en) | 1998-01-16 | 2001-05-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3249034B2 (ja) | 2002-01-21 |
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