JPH09508507A - フィルムのようなビデオを生成する装置及び方法 - Google Patents

Abstract

(57)【要約】 ビデオ信号に変換または転換された映画フィルムの視覚的表現の実時間シミュレーションに対するビデオ・カメラは、アナログ信号入力調整回路素子(４０２)、アナログ／ディジタル変換器（４０３）、タイミング及び制御回路素子(４０４)、アドレス・マルチプレクサ及びメモリ制御（４０５）、ディジタル加算器（４０６）、及びディジタル／アナログ変換器（４０７）を備えている。映画フィルムのルックを生成する方法であって、非インターレース・ビデオ・イメージを出力するためにイメージ・センサの走査速度を増加し、ビデオ・イメージをアナログからディジタル・フォームに変換し、メモリにイメージを書込み、フィルム・グレインをエミュレートするために選択調整可能な量の二次元、電子アーティファクトを付加し、所定の速度でビデオ出力データ・バスへメモリからビデオ・イメージを読取り、かつ記録またはブロードキャストのためにディジタルからアナログ・フォームにビデオ・イメージを変換する。

Description

【発明の詳細な説明】 フィルムのようなビデオを生成する装置及び方法発明の分野 本発明は、映画フィルムのブロードキャスト・ルックをシミュレートするビデ オ・カメラ及び方法に関する。より特定的には、本発明は、映画フィルムの実時 間ディジタル・ビデオ・シミュレーションのためのビデオ・カメラ設計及び方法 を提供する。発明の背景 テレビジョン・ブロードキャストは、一般に二つの明らかに異なる“ルックス (looks)”を供給するものと考えることができる。テレビジョン・ブロードキャ ストの視聴者は、ビデオ・カメラからのブロードキャストのルックと映画フィル ムからのブロードキャストのルックとの間の相違を一般的に見分けることができ る。例えば、ニュース、ゲーム・ショー及び午後の連続ホームメロドラマは、そ の信号がビデオテープに記録されるビデオ・カメラの典型的なショットである。 対照的に、映画フィルム上で生起されたプログラミングのブロードキャストは、 ビデオ・カメラ・ブロードキャストのものとは異なりかつよりリッチな“ルック ”を表しているとしばしば考えられる。 映画フィルムは、編集及びブロードキャストの目的でビデオテープに一般に変 換される。しかしながら、そのような情況下でも、映画フィルムは、固有のより リッチなフィルム“ルック”を維持する。このよりリッチなルックは、ビデオ・ カメラから記録されたブロードキャストのルックと比較してより高品質で、より 高価な映画フィルムのプロダクション処理に関連付けられる。 映画フィルムに生起するワークのプロダクションは、一般にビデオ生起ワーク のプロダクションの３倍から５倍の費用が掛かる。更に、映画プロダクションは 、クルー・ポジション(crew positions)及びブロードキャスト・ビデオ装置より も遙に高価であるフィルム装置をしばしば必要とする。 通常のビデオ・カメラ上で作られたブロードキャストのルックとビデオ信号へ 変換または転換された映画フィルムから作られたブロードキャストのルックとの 間の視覚的に感知できる相違は、生成されるワーク及びブロードキャストされる ことが企図されるような媒体（メディア）の特質、並びにそれが到達しようと試 みている市場（マーケット）に対して重要でありうる。これら二つの系統的分類 (methodologies)の間の外観におけるこの相違は、映画カメラが同じことをする ような方法と比較して通常のビデオ・カメラがイメージを捉えかつ表示するよう な方法との間の相違に部分的にアトリビュート可能である。 ビデオ・カメラ・ブロードキャストとビデオ信号に変換または転換された映画 フィルムのブロードキャストとの間の第１の相違は、どのように映画フィルム・ カメラが時間を捉えるかまたは凍結するかと比較してビデオ・カメラが時間を捉 えるかまたは凍結するような方法に関する。これら二つの系統的分類間のブロー ドキャスト出力における第２の相違は、映画フィルムの視覚的外観に対するフィ ルム・エマルジョン・グレインの寄与に関する。 通常のビデオ・カメラは、光感度ピックアップ管またはソリッド・ステート（ 半導体）、電荷結合素子（ＣＣＤ）型イメージ・センサの一連の水平電子走査と してアクションを捉える。ビデオ・カメラのレンズの前のアクションは、一連の インターレース・フィールドまたはハーフ・フレームとして出力される。一つの 完全なビデオ・フレームを構成するために二つのビデオ・フィールドが要求され る。第１のビデオ・フィールドは、奇数番号の走査線からなり、第２のビデオ・ フィールドは、偶数番号の走査線からなる。 ６０Ｈｚの電力を用いるアメリカ合衆国及び他の国では、ブロードキャスト・ フィールド速度は、おおよそ６０フィールド／秒であり、約３０フレーム／秒の フレーム速度をもたらす。 映画フィルム・カメラは、所定速度でカメラ・シャッタを開閉することによっ て一連のスチル写真としてアクションを捉える。素早い連続で見たときに、これ らのスチル・イメージは、動きの錯視（イルージョン）を生成する。６０Ｈｚの 電力を有するアメリカ合衆国及び他の国では、標準カメラ及びフィルム投影スピ ードは、２４フレーム／秒である。５０Ｈｚの電力を有する国は、それらのフィ ルム投影スピードとして２５フレーム／秒を用いる。 通常のNational Television Standards Committee(NTSC)に準拠するビデオ・ システムで映画フィルムを見るために、フィルムの２４イメージ／秒は、６０ビ デオ・フィールド（または３０ビデオ・フレーム）／秒に変換されなければなら ない。このフィルムとビデオ間の変換処理は、２４イメージ／秒の映画フィルム から毎秒６つの追加ビデオ・フレームが生成されることを要求する。通常、これ らの毎秒６つの余分なビデオ・フレームは、２つのフィールドよりも３つのフィ ールドに対して一つおきにフィルム・イメージを走査することによって生成され る。２４イメージ／秒を３０ビデオ・フレーム／秒に変換するこの処理は、“３ −２変換”と呼ばれる。この処理は、ブロードキャストのために映画フィルムを ビデオに変換する系統的分類としてブロードキャスト業界ではよく知られている 。 通常のビデオ・カメラでは、１秒の時間は、６０の個別ビデオ・フィールドを 生成する。各秒を６０の個別ビデオ・フィールドに分割することによって、通常 のビデオ・カメラは、ブロードキャストするときに動きの滑らかな連続性をもた らす。 英国及びヨーロッパの多くの国のような、ＮＴＳＣテレビジョン・システムを 用いない国及び場所に対して、３−２変換処理は、用いられない。これは、これ らの国の映画フィルムが写真に撮られかつ２５フレーム／秒で投影されるからで あり、フィルムの各フレームは、二つのビデオ・フィールドまたは一つの完全な ビデオ・フレームをもたらす。時々、テレビジョン・ブロードキャストのための フィルムは、３０フレーム／秒の増加したイメージ捕捉の速度で写真に撮られる 。これが行われたときには、フィルムをビデオに変換するための３−２変換に対 する必要性は、除去される。 ３−２フィルムとビデオ間の変換処理は、ビデオ・シーケンスを生成し、それ によりオリジナル映画フィルムの画面内の動きは、不連続的に表示される。その ようなブロードキャストの視聴者は、オリジナル・フィルムの画面内の素早い動 きに対する“ステッピング”または“スキッピング”アクションに気付きうる。 対照的に、ビデオ・カメラがイメージを捉えるような方法により、このステッピ ングまたはスキッピングは、ほとんど検出されない。 上記したように、映画フィルムのルックに寄与する第２の主な要因は、フィル ム媒体それ自身である。フィルムを覆う感光性フィルム・エマルジョンの光化学 は、グラニュラ・イメージを結果として生ずる。フィルム媒体上のグレインは、 同様な露光及び密度の領域の中に局所化された、同様な大きさの粒子のランダム ・パターンとして現される。粒子の局所化されたランダム・パターンは、映画フ ィルムのルックに関連付けられる視覚“テキスチャ”を生成する微細モザイクを 生成する。 各フィルム・イメージがその上で写真に撮られかつフィルム・ストックの異な る断片（ピース）から現像されるので、グレインの強度が同じである傾向である が、正確なグレイン粒子配置は、フレーム毎に独自に異なる。結果として、静止 画面の写真撮影でさえも、フィルム媒体上で一定に変化するグラニュラリティを もたらす。グレイン効果の強度は、フィルム・ストックにより変化することがで きる。光に対するより高い感度を有するフィルム・ストックは、光に多少敏感で ないフィルムよりも可視的なグレインを一般に表わす。 あるレベルの電子ノイズは、全てのビデオ・カメラによって一般に生成される 。ランダム高周波ノイズのある形は、ビデオ・システム上のグラニュラリティの 一つの型として現すこができる。しかしながら、この型のグラニュラリティは、 映画フィルムの光化学によって生成されたグラニュラリティとは、視覚的には、 同じ程度及び特性のものではない。ランダム電子ノイズは、空間依存性を有して いないしかつ一般に一つの走査線高いだけである。 映画フィルム及び映画カメラを用いて生成されたものと比較してビデオ・カメ ラ上で最初に生成されたワークのブロードキャスト間の視覚的相違は、当業者に よく知られている。上述したようなこれらの相違の主な原因は、ビデオ信号に変 換または転換された映画フィルムの視覚的外観の実時間シミュレーションに対し てビデオ・カメラ、並びにそのようなシミュレーションを実効する方法を供給す ることを援助するために本発明に関連して用いられる。ビデオ媒体を通して映画 品質(movie quality)ブロードキャストを生成することの願望は、長く感じられ ていたし、これら及び他の関連オブジェクトを達成するためのいくつかの試みが あったが、そのいずれも本発明の固有の素子及び段階を採り入れていない。 ビデオ・イメージ・フィルム・シミュレーションのための方法及び装置は、そ の記載がここに参考文献として採り入れられる、Faberに付与された米国特許第4 ,935,816号に記載されている。Faberは、予め記録されたビデオテープまたは通 常のビデオ・カメラから通常のビデオ信号を受信しかつテレビジョン・ブロード キャストまたはビデオテープ上に記録することに対して直接出力されるべき映画 フィルム記録イメージの外観を供給するために信号を処理する方法及び装置を開 示する。Faberは、記録されたイメージのビデオがグレインを含まずかつビデオ ・システムのノイズまたは“スノー”が一般に望ましくないということを示して いる。Faberは、鮮明な映像(clear picture)のために電子回路、カメラ、レコー ダ及びテレビジョン・セットからのノイズを除去するために電子フィルタリング が用いられることを示している。 Faberは、動画を記録するための３つの基本アプローチを識別する；（１）現 像されかつ投影フィルムにプリントされる映画カメラを用いて露光され、次いで プロジェクタまたはスクリーンを用いて見せられる、写真フィルム；（２）イメ ージが、テレビジョンまたはビデオ・カメラから磁気テープ上に直接記録される ビデオテーピング；及び（３）動画イメージの最初の記録に続いて記録されたビ デオを赤、緑及び青の構成要素に分解し、次いで写真フィルム上で走査され、そ して次に処理されかつ“テレシン(telecine)”処理を用いてビデオテープに戻さ れる、ために用いられるビデオ・カメラ及びビデオテープ。Faberは、これらの アプローチのそれぞれがある一定の技術的制限及びそれらに関連付けられた望ま しくない費用を有するということを示す。 これらの欠点に対するFaberの解決策は、ビデオ・カメラまたは予め記録され たビデオテープからビデオ信号を入力しかつ映像情報に対して第１の実時間信号 、同期及びカラー・バースト情報に対して第２の実時間信号、第１の遅延信号及 び第２の遅延信号を供給するためにそれを分割することである。Faberは、フィ ルムの“グレイン”をシミュレートするために第１の実時間信号の映像部分を有 するクリップ・フィルタ・ホワイト・ノイズを供給し、次いで第１の遅延に長さ が等しい第３の遅延を通してルートされる二つの相関フィールドを形成する。所 定の遅延で計時されるべきフィールドの補間(interpolation)を逐次的に繰り返 す ことによって、処理したときに合成ビデオ出力は、最初の４つのフィールドのそ れぞれが先行及び後続しているフレーム・ペアの補間であり、第５のフィールド が第３の補間されたフィールドの繰り返しであるような５つのフィールド・セッ トを備えている。 フィルムのようなビデオ・カメラを生成することのコマーシャル・エフォート （製品化の努力）は、Ｉｋｅｇａｍｉ ＥＣ３５及びＣＥＩ／Ｐａｎａｖｉｓｉ ｏｎビデオ・カメラとして知られた製品を含む。これら二つの市販製品は、１９ ８０年代の初期に導入され、かつ変更されたハンディータイプ（手持ち）管型カ ラー・カメラに対してフィルム・レンズを適用することの試みの同様なコンセプ トを両方とも採り入れていた。これら二つの市販製品の外観は、フィルム・カメ ラのようなものであるが、出力映像は、一般に高品質ビデオ・カメラと同じであ り、映画カメラのルックをシミュレートすることにおいて効果的ではない。 映画フィルムのルックをエミュレートするとができるビデオ信号を生成するこ とにおける上述した試みのいずれも、以下に説明する本発明のアトリビュートを 有している、市販かつ効果的製品を生成することにおいて成功しなかった。発明の目的および概要 従来技術の欠点は、本発明を用いて実質的に低減または除去されうる。本発明 によれば、ビデオ信号に変換または転換された映画フィルムの視覚的表現の実時 間シミュレーションに対するビデオ・カメラが供給される。ビデオ・カメラは、 半導体イメージ・センサの非インターレース・スキャニングを用いて映画カメラ のシャッターの効果をシミュレートする。各完全なイメージ・スキャンからのデ ータは、局所カメラ・メモリにディジタル的に記憶され、かつそれは、その後所 望のスピードで局所メモリから読み取られる。本発明のカメラ及び方法は、次い で、通常のインターレースされたビデオ信号として出力される前に、記憶された ビデオ信号を二次元ディジタル・グレイン効果発生器と組合せる。 ブロードキャスト映画フィルムのルックを生成するための方法が供給され、こ こで方法は、ＣＣＤイメージ・センサの走査速度を増大して非インターレース・ ビデオ画像を出力し、該ビデオ・イメージをアナログからディジタル・フォーム に変換し、該ビデオ・イメージをメモリに書込み、所定の速度で該メモリからビ デオ出力データ・バスへ該ビデオ・イメージを読取り、フィルム・グレインをシ ミュレートするために二次元電子人工構造(artifacts)の選択調整可能量を加え 、かつブロードキャストまたはビデオテープ・レコーディングのために該ビデオ ・イメージをディジタルからアナログ・フォームへ変換する段階を具備する。 本発明の局所メモリ及び関連制御回路素子は、２４フレーム／秒フィルム変換 の３−２シミュレーション、並びにショットされかつ３０フレーム／秒でビデオ ・テープへ転送された映画フィルムの１対１シミュレーションを供給する。本発 明は、ビデオの全解像度フレームを凍結する能力を有するビデオ・メモリを更に 供給する。本発明では、イメージがディジタル的に記憶されるので、フィルム・ グレインのシミュレーションは、ディジタル・ビデオがディジタル・ビデオが通 常のインターレース出力信号に変換される前に、二次元、ランダム・モザイク構 造として加えることができる。種々のフィルム・エマルジョン及び効果をシミュ レートするためにグレインの大きさ及び量の調整を許容するグレイン効果回路素 子が供給される。 本発明の目的は、黒及び白またはカラーのいずれかで、映画フィルムのルック をエミュレートするビデオ出力を生成するために用いることができるビデオ・カ メラを提供することである。本発明の更なる目的は、ビデオに変換された映画フ ィルムのルックを生成する方法を供給することである。 更に本発明の別の目的は、調整可能な電子的に生成されたグレインをビデオ信 号に供給し、インターレース・通常ＮＴＳＣ ＴＶモードでメモリから読出すと 同時に非インターレース・増大スピード・モードにおいてメモリへ書込むための 能力を有し、映画フィルムのシミュレート・ルックを生成するためのスイッチ選 択可能方法を供給し、かつ全解像度ビデオ映像を凍結することができるビデオ・ メモリ回路を供給する、増大したスキャン速度で非インターレース、シーケンシ ャル・モードにおいて動作する方法を提供することである。 本発明の更に別の目的は、それぞれ英国及びフランスのＰＡＬ及びＳＥＣＡＭ 標準内でカメラ及び方法を動作させ、並びにここでクレームされたカメラ及び方 法を高品位（高解像度）テレビジョン（ＨＤＴＶ）に関連して動作させることで ある。 本発明の更なる目的は、映画品質ルックスを供給するビデオ出力信号を生成す ることにおける製造コストを低減し、かつ編集及びブロードキャストの目的に対 して画面のシューティングと映画品質ビデオ出力の生成との間に必要な時間の量 を低減することである。 本発明のこれら及び他の目的は、以下に示した本発明の図面及び詳細な説明を 参照することによってより完全に理解されうる。図面の簡単な説明 図１は、映画フィルム上及び従来技術ビデオ・カメラ上の二つの異なるスピー ドでどのような時間が捕捉されるかの比較を示す。 図２は、３−２変換としても知られた、どのように２４フレーム／秒でショッ トされる映画フィルムが３０フレーム／秒ビデオ・テープに変換されるかを示す 。 図３は、１対１変換としても知られた、どのように３０フレーム／秒でショッ トされる映画フィルムが３０フレーム／秒ビデオ・テープに変換されるかを示す 。 図４は、それらの相関関係を含んでいる、本発明の素子及び段階全体を示して いるブロック・フロー図を示す。 図５は、アナログ信号入力調整回路のブロック・フロー図を示す。 図６は、アナログ／ディジタル変換器回路のブロック・フロー図を示す。 図７は、タイミング及び制御回路のブロック・フロー図を示す。 図８は、３つの高速フィールド・メモリ・バンクを含んでいる、アドレス・マ ルチプレクサ及びメモリ制御回路のブロック・フロー図を示す。 図９は、後段調整ディジタル処理回路のブロック・フロー図を示す。 図１０は、ディジタル／アナログ変換器回路のフロー図を示す。 図１１は、３０フレーム／秒及び２４フレーム／秒でショットされたフィルム をシミュレートするときの本デバイス・メモリ・バッファ読取り及び書込みサイ クルを示している表である。実施例 本発明のカメラ及び方法は、映画カメラ・シャッターの露出継続時間をシミュ レートすべく増大した走査速度でビデオの全フレームを捕捉するために非インタ ーレース・イメージ・センサを用いる。その後、本発明は、該非インターレース ・ビデオ・イメージをアナログからディジタル・データへ変換する。本発明は、 次いで該データの奇数及び偶数に番号付けされた走査線を分離しかつこのデータ を３つのメモリ・バンクの２つに書込む。その後、本発明は、所定の順番でメモ リ・バンクを読取る。フィルム・グレインをシミュレートしているディジタル人 為構造(artifacts)は、次いでイメージ・データと組合される。合成データは、 次いで標準インターレース・ビデオ信号に変換される。 後に続く説明は、ＮＴＳＣ ＴＶシステムを参照する。本発明がＰＡＬ、ＳＥ ＣＡＭまたは採用されたか或いは世界中で開発中である種々のＨＤＴＶシステム 内で動作するならば、スピード、周波数、水平ラインの数、ライン毎の画素の数 、メモリ要求及びフレーム速度は、適切なＴＶシステム内に適当な同期及び動作 を収容するために変更される この詳細な説明は、白黒ＮＴＳＣビデオ・システム内の本発明の動作に関する 。カラー・システムでは、この発明は、カラー符号化処理の前にビデオ信号で動 作する。従って、説明した回路素子のほとんどが個別の赤、緑及び青のビデオ信 号を収容するために３回複製される当業者には明らかであろう。カラー・システ ムでは、全ての制御及びクロック信号は、赤、緑及び青のビデオ信号とデータ経 路との間のタイミング及び位相において同期である。 本発明にエンターするビデオ信号の入力フォーマットは、それが非常に素早く ディジタル化されかつ記憶されることが必要である。記憶されたビデオ・データ の出力フォーマットは、よりスローな変換を必要とする。この発明の固有な特性 は、異なる入力及び出力データ速度を必要とする。 本発明の入力段階の高速要求は、本発明のよりスローな出力段階でのデータ変 更と同じようにそれをより実現可能にする。これは、本発明を通り抜けるデータ の次のボリューム及び速度を考慮することによって明らかになる。 ＮＴＳＣカラーまたは白黒版では、入力信号は、非インターレース・ビデオ・ フレームとして本発明にエンターする。完全な白黒ビデオ・フレームは、１６. ７ｍｓよりも短い時間でディジタル化されかつメモリの中に記憶される。各フレ ームは、それぞれが７５６の画素から構成されている、５２５の水平走査ライン を含む。合計３９５，８５０のデータのサンプルがディジタル化されかつ各１６ .７ｍｓディジタル化期間内に記憶されなければならない。非インターレース入 力ビデオをサンプリングするためのディジタル化速度は、２８.６３６３６ＭＨ ｚにセットされる。このディジタル化速度は、ＮＴＳＣカラー・サブキャリヤの 周波数を８で掛けることによって導出される。 ＮＴＳＣ標準を達成するために、オリジナル非インターレース信号は、二つの インターレース・フィールドとして本発明によって最終的に出力されなければな らない。各フレームの第１のフィールドは、奇数番号付けされた水平走査ライン から構成される。第２のフィールドは、偶数番号付けされた水平走査ラインから 構成される。これら二つのフィールドのそれぞれは、おおよそ１９７，９２５の オリジナル・ディジタル化フレームのサンプルを含む。しかしながら、フレーム を構成している５２５のオリジナル水平ラインのうち、おおよそ４８６の水平ラ インがアクティブ映像領域である。ＮＴＳＣシステムの残りのラインは、同期目 的に用いられる。 アクティブ映像領域だけを記憶することによって、本発明の記憶要求は、フィ ールド毎に２６４の水平ラインから２４３の水平ラインに低減される。フィール ドの各ラインは、っ８ビット・ディジタル・アドレスによってアドレス指定され る。各ライン内の各画素は、１０ビット・ディジタル・アドレスでアドレス指定 される。アクティブ映像領域の各フィールドは、１０ビット・メモリ装置によっ て２５６Ｋに記憶することができる。本発明の非ＮＴＳＣ及び高品位版は、フィ ールド毎にさらに多くのメモリを要求する。 本発明の好ましい実施例は、イメージング素子、アナログ調整回路、アナログ ／ディジタル変換器、メモリ回路、後段調整回路、ディジタル／アナログ変換器 、タイミング及び制御回路を備えている。 本発明の方法は、イメージが捕捉され、かつアナログ信号をディジタル表現に 変換し、ディジタル表現を奇数及び偶数番号付けされた走査ラインに分離し、分 離されたディジタル表現を複数のメモリ・バンクに記憶し、所定の方法で複数の メモリ・バンクから分離されたディジタル表現を検索し、ディジタル表現にグレ インを加え、かつディジタル表現をインターレース・アナログ信号に変換する段 階を備える非インターレース・アナログ信号に変換される映画フィルムのルック をエミュレートするビデオ出力を生成する。 本発明は、ＮＴＳＣ，ＳＥＣＡＭ，ＰＡＬ，ＰＡＬ−Ｍ及び進展ＨＤＴＶ（高 品位テレビジョン）標準を含んでいるがそれらに限定されない、特定の入力また は出力標準に限定されない。 図１は、映画フィルム・カメラによりかつ１秒の時間間隔の間に通常の従来技 術のビデオ・カメラでどのようにイメージが捕捉されるかまたは記録されるかを 示す。 図２は、どのように２４イメージ／秒でショットされたフィルムが、３−２変 換として知られる、従来技術の方法体系で６０ビデオ・フィールド／秒に変換さ れるかを示す。特に、ＮＴＳＣカラー・テレビジョン標準では、６０及び３０に それぞれ四捨五入される５９.９４ビデオ・フィールド／秒、または２９.９７ビ デオ・フレーム／秒が実際に存在する。 図３は、フィルムが３０イメージ／秒の増大した速度でショットされる類似な 変換処理を示す。フィルムの３０イメージ／秒は、３０フレームのビデオ（６０ フィールド）に変換されるので、変換は、各フィルム・イメージが一つの完全な ビデオ・フレームをもたらすので１対１と呼ばれる。これもまた従来技術で知ら れている。 図４は、本発明の素子の概要を示す。これらの素子の相関関係は、後続するパ ラグラフで説明する。通常のイメージング素子４０１は、非インターレース・ビ デオの６０フレーム／秒を供給するように示される。信号５０１は、非インター レース、６０フレーム／秒、１ボルト・ビデオ信号である。信号７０１は、水平 及び垂直トレース間のブランキング間隔を示すためのイメージング素子からの複 合ブランキングである。信号７１０は、イメージング素子水平ドライブ信号であ る。信号７５３は、垂直ドライブ信号である。アナログ信号調整回路４０２並び にアナログ／ディジタル変換器４０３（“ＡＤＣ”）が示されている。タイミン グ及び制御回路４０４並びにメモリ回路４０５が備えられている。後段調整回路 ４０６並びにディジタル／アナログ変換器４０７が示されている。そして、ビデ オ出力接続が標準３０インターレース・ビデオ・フレーム／秒出力を供給する、 インターレース・ビデオ出力４０８が示されている。 アナログ信号をディジタル表現に変換する段階は、図５及び図６を参照して説 明されたように、調整回路の使用及びＡＤＣの使用を通して達成される。 図５は、アナログ／ディジタル変換に対する非インターレース、入力ビデオを 準備するために用いられる（図４、回路４０２に対応している）アナログ信号調 整回路のブロック図を示す。信号調整機能は、映像ブランキングが０変換器ユニ ットに等しいように入力アナログ・ビデオ信号をクランプするＤＣ回復／ビデオ ・バッファを含む。 また、信号調整回路素子は、の選択されたアナログ／ディジタル変換器の完全 なダイナミック・レンジを利用しかつ低域フィルタの固有の損失を補償するよう にクランプされたビデオ信号を増幅する。利得は、選択されたアナログ／ディジ タル変換器及び低域フィルタの特定の要求に依存する。 本発明の信号調整回路素子は、ディジタル化された信号における望ましくない アーティファクトとして現れることから１４.３２ＭＨｚのNyquist周波数以上の 信号を防ぐために１２ＭＨｚの低域、エイリアシング防止フィルタを含む。 図５では、ビデオ・イメージング・カメラのような、６０フレーム／秒、非イ ンターレース・ビデオ・ソースからのビデオ信号５０１は、インピーダンス整合 のために高インピーダンス／低インピーダンス・スイッチ５０２に入力される。 出力は、２の利得を供給するビデオ増幅器５０３に渡される。合成信号は、要求 されたディジタル変換速度の半分のNyquist周波数よりも低く信号を制限する１ ２ＭＨｚ低域フィルタ５０４に入力される。低域フィルタ５０４から出力された フィルタ信号は、低域フィルタによってもたらされた損失を補償する別の増幅器 ５０５に入力される。信号５０８ＣＢＬＡＮＫは、タイミング制御回路４０４（ 図７、出力７０２参照）によって供給される複合ビデオ・ブランキングである。 信号５０８は、ＪＦＥＴスイッチ５１０に整合するために信号を逆転する増幅器 ５０９に入力される。１.４１ＤＣ電圧基準信号５１１が供給される。信号５１ １ は、インバータ５１２によって逆転される。インバータ５１２からの信号は、ド ライバ・増幅器５１３に入力されかつ信号５１３として出力される。増幅器５１ ３は、ＪＦＥＴスイッチ５１０をドライブするために用いられうる。ＪＦＥＴス イッチ５１０は、信号５１６と５１８の間の接続を行いかつ切断するために信号 ５１７を用いる。必要なレベルまで復元された後に、増幅器５０５の出力、及び 信号５１８は、基準電圧にビデオ信号５０１のブランキング部分をクランプする ために抵抗ネットワーク加算回路５０６へ入力される。回路５０６の出力は、増 幅器５０７、２の利得を有する７５オーム・ドライバに入力される。ドライバ増 幅器５０７は、後続のアナログ／ディジタル変換のために、信号５１４、条件付 きビデオ信号を出力する。 図６は、条件付き非インターレース入力ビデオをディジタル・フォーマットに 変換するために用いるアナログ／ディジタル変換器回路のブロック図を示す。そ れは、１０ビット、高速、バイポーラ・アナログ／ディジタル変換器６０６（Ａ ＤＣ）を利用する。ＮＴＳＣシステムに対する選択された変換速度は、２８.６ ３６３ＭＨｚである。サンプリング周波数は、ＮＴＳＣテレビジョン標準(３.５ ７９５４ＭＨｚ)に用いるカラー・サブキャリヤの周波数の８倍であるべく選択 された。カラー・サブキャリヤの周波数の４倍でビデオをディジタル化すること は、当業者に知られているが、本発明は、３０フレーム／秒の標準ＮＴＳＣ速度 とは反対に６０完全フレーム／秒でビデオをＡＤＣ回路素子に入力する非標準モ ードで動作するので８のマルチプライヤを利用する。 本発明は、１０ビットアナログ／ディジタル及びディジタル／アナログ・デー タ経路を採用する。１０ビットは、黒から白までの１０２４段階までもたらす。 ８ビット・データ回路で本発明を構築することは可能であるが、しかしながら、 これは、黒から白まで最大でたった２５６段階をもたらす。 ＡＤＣ画素クロックは、水平同期(horizontal sync)にロックされる。ＡＤＣ は、水平同期の間、非インターレース入力ビデオ信号の水平同期及びブランキン グ間隔を変換しない。ＡＤＣの変換は、図７に詳細に示す、タイミング及び制御 回路４０４によって行われる。 図６に示すように、（図５の信号５１４に対応している）条件付けられたビデ オ信号６０１は、７５オーム端末抵抗６０５に入力される。入力６０３は、（図 ５の信号５１５に対応している）負電圧基準でありかつ信号セット６１３として 基準点出力を生成する精密電圧基準回路６０７に渡される。終結信号６０９は、 アナログ／ディジタル変換器６０６（“ＡＤＣ”）への入力アナログ信号である 。（図７の信号７０３に対応している）信号６０２は、ＡＤＣ６０６に変換パル スを供給する。ＡＤＣ６０６は、アナログ入力信号６０９を取りかつディジタル ・ビデオ・データ６０４及びオーバーフロー信号６１２を生成するためにエンコ ード信号６０２及び電圧基準信号セット６１３を用いる。オーバーフローインジ ケータ６０８は、図５の増幅器５０５の利得を調整することによってオペレータ に白レベルをセットするためのインジケータを供給する。 図７は、入力から出力までの本発明のタイミングを制御する、タイミング及び 制御回路４０４を示す。これは、マスタ・クロック７１９を含む。タイミング制 御信号は、マスタ・クロック７１９及び以下に説明するモード選択入力スイッチ から導出される。タイミング及び制御回路は、以下に一般的に説明し、該一般的 説明の後に図７への詳細な参照が供給される。 マスタ・クロック７１９及びビデオ信号の水平同期は、位相ロックされる。こ れは、ビデオの各走査ラインからの画素が垂直に位置合わせされて、ビデオ・フ レーム内の水平ジッター（微小変動）を除去することを確実にする。適切な位相 ロッキングを確実にするために、水平同期は、マスタ・クロック７１９から導出 される。 タイミング及び制御回路４０４は、２つのユーザ選択ディジタル入力を有する ことができる。入力は、“凍結フレーム”セレクタ信号及び“２４／３０”イメ ージ／秒セレクタ信号である。 凍結フレーム・モードのオペレータ選択は、次に発生するビデオ・フレームを メモリに保持させかつ“凍結フレーム”モードが変更されるまで表示させる。 “２４／３０”モード・セレクタ・スイッチ７４６は、ビデオ入力データ・バ スが３フィールド・メモリ・バンク（図８の８５６、８５７及び８５８）に書込 まれかつこれらのメモリ・バンクからビデオ出力データ・バスに読取られる順番 を決定する。メモリ読取り及び書込み動作は、同時である。それがメモリの第３ のバンクからビデオ出力データ・バスへ読取られると同時に、ビデオ入力データ ・バス上のデータは、メモリのバンクの２つに書込まれる。これら３つの、高速 ビデオ・メモリ・バンクは、図８に示される。 “３０”モードのオペレータ選択は、ＣＣＤイメージング装置からの一つ置き の非インターレース・フレームから導出されるビデオのインターレース・フレー ムを本発明に出力させる。“３０”モードは、３０フレーム／秒で動作している 通常の映画フィルム・カメラで捕捉されたように動きの“ルック”をシミュレー トする（図３参照）。 “３０”モードに対するタイミング及び制御信号は、循環（環状）バッファと して３つのフィールド・メモリ・バンクの入力及び出力をシーケンスする。所与 のイメージに対して、３つのフィールド・メモリ・バンクの一つは、奇数番号付 けされた水平走査ラインを記憶するために用いられる。２つの残りのフィールド ・メモリ・バンクの一つは、ビデオの完全なフレームを形成する偶数番号付けさ れた水平走査ラインを記憶するために用いられる。３つのメモリ・バンクのそれ ぞれに対する読取り及び書込みの数が均衡になるように３つのメモリ・バンクを シーケンスすることに対して努力がなされた。この技術は、メモリ・バンクの間 に電力消費（電力損失）を最もよく分散する。 図１１の表１は、“３０”モードにおける動作に対するメモリ・タイミング・ スキームを詳細に示す。このタイミング・スキームは、７番目のフィールドで繰 り返される。 第３のメモリ・バンクは“２４”モードにだけ必要であるが、それは、メモリ 回路素子の熱消費（熱損失）を均等に分散するために“３０”モードにおいて利 用される。 “２４”モードのオペレータ選択は、２４フレーム／秒でショットされた映画 フィルムをビデオに変換するために必要な３−２変換（図２参照）を本発明にシ ミュレートさせる。“３０”モードにおいて上述したようなメモリ読取り及び書 込み方法は、“２４”モードにおいて利用されるが、読取り及び書込みのシーケ ンスは変更される。 “２４”モードでは、一つ置きのビデオ・フレームの出力の間中、メモリ・バ ンクの一つは、２度読取られる。垂直ジッターを防ぎかつ全垂直解像度を維持す るためにビデオの偶数及び奇数フィールドの順番が保存されることが重要である 。２４ｆｐｓメモリ・タイミング・スキームは、１１番目のフレーム上でそれ自 身を繰り返す。図１１の表２は、“２４”モードにおける動作に対するメモリ・ タイミング・スキームを詳細に示す。 カラー・ビデオ・システムでは、タイミング制御信号は、全ての３つ（赤、緑 及び青）のビデオ・チャネルに対して共通である。これは、３つの並列ビデオ・ チャネルの間に正確な同期を供給する。 図７に示すように、非インターレース・ビデオ・ソースからの入力信号７０１ （図４も参照）複合ブランキングは、７５オーム・バッファ７１８によってディ ジタル信号に変換される。バッファ７１８の出力は、ビデオ・ソース複合ブラン キング信号またはＣＢＬＮＫ信号７０２である。入力信号７１２は、外部水平ド ライブである。信号７１２は、７５オーム・バッファ７１６によってディジタル 論理レベル信号７４２に変換される。入力信号７１３は、外部垂直ドライブであ る。信号７１３は、７５オーム・バッファ７１７によってディジタル論理レベル 信号７４３に変換される。オペレータ・インターフェイス７１４は、凍結フレー ム制御論理信号７４４を制御する。 オペレータ・インターフェイス７１５は、２４／３０フレーム・セレクタ論理 信号７４６を通して、オペレータに２４と３０フレーム／秒フィルム・シミュレ ーション・モードの選択を供給する。概要システムは、マスタ・クロック７１９ によって制御される。マスタ・クロックの周波数は、変数でありかつ信号７４０ 制御される。信号７４０は、位相ロック・ループ７２０によって生成される。位 相ロック・ループ７２０は、クロック信号７４１及び水平ドライブ信号７４２の 位相比較として制御電圧を生成する。また、マスタ・クロック７１９は、クロッ ク信号７４１をビデオ・ソース複合ブランキング信号７０２と論理的に“ＡＮＤ する”ことによりかつまたオペレータ・インターフェイス７１４からの信号７４ ４と論理的にＡＮＤすることによって書込みクロック信号７０３を生成する。読 取りクロック信号７０５は、内部クロック周波数の半分である。それは、２で信 号７４２を分割することによりかつ結果を複合ブランキング信号７０８と論理 的にＡＮＤすることによって導出される。マスタ同期発生器回路７２１は、イン ターレース・ビデオ水平ドライブ７４８、システム垂直ドライブ７４９、インタ ーレース・ビデオ混合同期７０７、インターレース・ビデオ複合ブランキング７ ０８、垂直同期７５１、フィールド・インジケータ７５２、及びカメラ水平ドラ イブ７４７を生成するために水平ドライブ信号７４２、信号７４３、及びクロッ ク信号７４１を組合わせる。カメラ水平ドライブ７４７の信号は、ビデオ・ソー スの６０フレーム／秒フレーム速度により水平ドライブ７４８の周波数の２倍で ある。 状態回路７２２は、垂直同期７５１制御論理及びフィールド・インジケータ７ ５２を用いる。また、状態回路７２２は、図１１に示す表に基づきメモリ・シー ケンスを制御すべく状態バス信号７０９を生成するために凍結フレーム制御論理 信号７４４と２４／３０フレーム・セレクタ信号７４６を用いる。 信号７４６は、どの状態表を用いるかを制御する。信号７５２は、それが、正 しいフィールドが読取られることを確実にすべく状態シーケンスに符号化される フィールド・ビット（偶数または奇数を読取る）と比較されるときに、状態シー ケンスの開始を同期するために用いられる。信号７４４は、順序付けを停止及び 開始する。信号７５１は、順序付けのタイミングを制御する。状態回路７２２は 、垂直ブランキング間隔の間に状態バス７０９を設定する。状態選択が水平間隔 の間に生ずるので、このスローな速度は、マイクロプロセッサに、例えば、状態 回路に用いられることを許容する。 書込みアドレス・カウンタ７２３は、書込みアドレス７０４を生成するために 書込みクロック信号７０３、カメラ水平ドライブ７４７、及びシステム垂直ドラ イブ７４９を組合わせる。書込みアドレス７０４は、１０の画素アドレス・ビッ ト／ライン、奇数または偶数フィールドを指定するビット、及びライン番号をア ドレス指定する８ビットから構成される。その結果、書込みアドレス・カウンタ ７２３は、１９ビット・カウンタである。各書込みクロック信号７０３は、書込 みアドレス・カウンタ７２３の下位１０ビット・セクションをインクリメントす る。全てのカメラ水平ドライブ・パルス７４７は、書込みアドレス・カウンタ７ ２３の下位１０ビット・セクションをクリアしかつ書込みアドレス・カウンタ ７２３の上位９ビットをインクリメントする。システム垂直ドライブ７４９は、 書込みアドレス・カウンタ７２３の両方のセクション、全て１９ビットをクリア する。 読取りアドレス・カウンタ７２４は、読取りアドレス７０６を生成するために 読取りクロック７０５、インターレース水平ドライブ７４８、及びシステム垂直 ドライブ７４９を組合わせる。読取りアドレス７０６は、１０画素アドレス・ビ ット／ライン及びライン番号をアドレス指定する８ビットから構成される。その 結果、読取りアドレス・カウンタ７２４は、１８ビット・カウンタである。各読 取りクロック・パルス信号７０５は、読取りアドレス・カウンタ７２４の下位１ ０ビット・セクションをインクリメントする。全てのインターレース水平ドライ ブ・パルス７４８は、読取りアドレス・カウンタ７２４の下位１０ビット・セク ションをクリアしかつ読取りアドレス・カウンタ７２４の上位８ビットをインク リメントする。システム垂直ドライバ７４９は、カウンタの両方のセクション、 全て１８ビット、をクリアする。７５オーム・ドライバ７２５は、カメラ水平ド ライブ信号７４７を増幅しかつ信号７１０を出力する。ドライバ７２６は、混合 同期信号７０７を増幅しかつ信号７１１を出力する。ドライバ７２７は、垂直ド ライブ信号７４９を増幅しかつ信号７５３を出力する。 図８は、ディジタル化されたビデオ・データを記憶するためのランダム・アク セス・メモリの３つのバンクを示す。このメモリは、非インターレース入力ビデ オ・イメージを選択された実効フレーミング速度（２４ｆｐｓ，３０ｆｐｓまた は凍結フレーム）でインターレース出力信号に変換するために必要である。図８ では、本発明のメモリ・サブシステムは、アドレス・マルチプレクサ及びメモリ 制御回路素子を含む。これらの回路は、３つの高速フィールド・メモリ・バンク のどれがアナログ／ディジタル変換器４０３からの入力データをセーブするかを 指図する。この回路素子は、これらのフィールド・メモリ・バンクのどれがディ ジタル／アナログ変換器４０７へ出力されるかを指図する。また、アドレス・マ ルチプレクサ及びメモリ制御回路素子は、適切なメモリ・バンクへの読取り及び 書込みメモリ・アドレスを指図する。 本発明の高速フィールド・メモリ・バンクは、それぞれがビデオ・データの一 つのフィールドを記憶するために用いられる３つのメモリの同一バンクから構成 される。本発明に対するスピード要求に基づき、メモリ書込みサイクルは、３５ ナノ秒（ｎｓｅｃ）よりも小さくなければならない。１０ビット、ＮＴＳＣシス テムに対する最小サイズ要求は、２５６Ｋ×１０ビット／フィールド・メモリ・ バンクである。３つのフィールド・メモリ・バンクの合計は、白黒カメラに用い られる。本発明のカラー版は、９つのフィールド・メモリ・バンクを採り入れて いる。 図８では、バス８０４は、（図７のバス７０９に対応している）状態バス・デ ータを含む。入力信号８０５は、（図７のバス７０３に対応している）書込みク ロック／符号である。バス８０４及び入力信号８０５は、メモリ制御で信号を生 成するためにメモリ制御８１０によって用いられる。制御バス８５０、８５１、 ８５２は、メモリ・バンクが読取りイネーブル、書込みイネーブル、またはディ スエーブルであるか否かを決定しかつ速度クロックを提供する。アドレス・バス ・セレクタ８１１、８１４、及び８１７は、各メモリ・バンクに対して一つ、書 込みアドレス・バス８０２または読取りアドレス・バス８０３のいずれかを選択 しかつアドレス・バス８５３、８５４、及び８５５に対するアドレスを、各メモ リ・バンクに対して一つ、生成するために用いられる。メモリ・バンク８１２、 ８１５、及び８１８は、１０ビット、高速ディジタル・メモリを供給し、かつ双 方向ビデオ・データ・バス８５６、８５７、及び８５８を介してディジタル化さ れたビデオ・データを記憶しかつ検索するために制御バス８５０、８５１、及び ８５２とアドレス・バス８５３、８５４及び８５５を用いる。メモリがデータ・ バスに書込むことにより、セレクタ８１３、８１６、及び８１９は、双方向ビデ オ・データ・バス８５６、８５７、及び８５８を介して（図６のバス６０４に対 応している）ビデオ・データ・バス８０１からメモリへまたはメモリ・バンク８ １２、８１５、及び８１８へのいずれかにデータを移動するために制御バス８５ ０、８５１、及び８５２からの情報を用いる。メモリの読取りにより、データ・ バス・セレクタ８１３、８１６及び８１９は、ディジタル・ビデオ・データ出力 バス８０６へ双方向ビデオ・データ・バス８５６、８５７、及び８５８を介して メモリ・バンク８１２、８１５、及び８１８からデータを移動するために制 御バス８５０、８５１及び８５２からの情報を用いる。さもなければ、データ・ バス・セレクタ８１３、８１６、及び８１９は、メモリに動作を供給しない。 メモリ制御８１０のこれらの特徴は、一つのバンクだけが読取られかつ二つ以 上のバンクが所与の時間に書込まれない（図１１の表１及び２を参照）というこ とを確実にし、未使用メモリ・バンクをディスエーブルし、かつディジタル・ビ デオ・データをメモリに書込ませる。 ビデオ・イメージのディジタル表現を奇数及び偶数番号付けさた走査ラインに 分離し、分離されたディジタル表現を複数のメモリ・バンクに記憶する段階は、 図７及び図８に関して説明されたように、タイミング及び制御回路４０４及びメ モリ回路４０５の使用を通して達成され、所定の方法で該複数のメモリ・バンク からの該分離されたディジタル表現を検索する段階は、これら同じ回路を通して 達成されかつこれら同じ図７及び図８に関して説明される。図１１は、読取り及 び書込みサイクルが、３０フレーム／秒（ｆｐｓ）及び２４フレーム／秒でショ ットされたフィルムをシミュレートするために生ずるような方法を示す。 図９は、シミュレートされたフィルム・グレイン及び他の効果の追加に対する 、本発明の後段調整回路４０６のブロック図を示す。このデータ・ポートの主な 使用は、ビデオ・データ・ストリームにシミュレートされたフィルム・グレイン をディジタル的に導入することである。 図９では、（図７のバス７０９に対応している）入力状態バス９０４及び（図 ７の信号７０８に対応している）複合ブランキング信号９０３は、プリセット・ アドレス・バス９５０上の各フレームに対するランダム開始アドレスの発生及び 配置を同期するために乱数発生器９１０によって用いられる。例えば、乱数は、 マイクロプロセッサによって生成することができる。番号は、状態バス９０４に よって決定されるようにフレーム間で生成されかつ複合ブランキング信号９０３ によって同期される。プリセット・カウンタ９１１は、ＥＰＲＯＭアドレス・バ ス９５１上にアドレスを生成しかつ配置するために（図７の信号７０５に対応し ている）読取りクロック信号９０２、複合ブランキング信号９０３及びプリセッ ト・アドレス・バス９５０を用いる。アドレスは、アドレスを複合ブランキング ９０３でプリセット・アドレス・バス９５０上の値にまず設定し、次いでフレー ムの各出力画素に対して読取りクロック９０２によってアドレスをインクリメン トすることによって生成される。ＥＰＲＯＭ９１２は、フィルム・グレインをシ ミュレートしている二次元アーティファクトの非常に大きなフィールドを表して いるデータでプリプログラムされる。非常に大きなフィールドは、インターレー ス・ビデオ・フレームの画素カウントの３倍よりも大きい。十分な大きさ及びス ピードを得るために、いくつかのＥＰＲＯＭ’ｓを並列に用いることができる。 読取られるべきアドレスは、アドレス・バス９５１から取られる。アドレス・バ ス９５１によって指定されたアドレスのデータは、並列データ・バス９５２のセ ット上に出力される。並列データ・バス９５２上のデータは、ＥＰＲＯＭアドレ ス・バス９５１の下位アドレス・ビットを用いてディジタル・グレイン・バス９ ５３上の４ビット・データに低減される。グレインの強度は、グレイン強度セレ クタ９０５によって指定されかつバス９５４上に出力される。 ディジタル加算器回路９１４は、バス９５３から（図８のバス８０６に対応し ている）バス９０１上のディジタル・ビデオ・データにディジタル・グレイン・ データの、バス９５４によって決定されたように、０から４ビットを加算し、か つ結果をディジタル・ビデオ・データ出力バス９０６上に出力する。グレインの 強度は、追加されるバス９５３からのディジタル・グレイン・データのビット数 によって決定される。例えば、オペレータは、セレクタ９０５のマルチポジショ ン・ロータリ・スイッチをグレイン強度を選択する。 該ディジタル表現にグレインを加える段階は、図９に関して説明したように後 段調整回路４０６の使用を通して達成される。 図１０は、図９からの後段調整ビデオ・データ・ストリームを通常の、複合、 モノクロ、アナログ・ビデオ信号に変換する本発明のディジタル／アナログ・ビ デオ変換器４０７（ＤＡＣ）を示す。 白黒システムでは、ＤＡＣの出力は、ルミネセンス（発光）信号を表わす。カ ラー・システムでは、カラー符号化処理の前に、３つのＤＡＣの出力は、個々の 、赤、緑及び青のビデオ信号を表わす。 図１０では、電圧基準１００５は、用いられる特定のディジタル／アナログ変 換器に対する基準として用いられるべき信号１０４８を生成する。フル・スケー ル調整１００６は、アナログ・ビデオ出力１００７の白レベルを調整するために 用いられる、信号１０４９を出力する。ディジタル／アナログ変換器１０１０は 、（図９のバス９０６に対応している）バス１００１上のディジタル・ビデオ・ データをアナログ・ビデオ信号１０５０に変換する。ディジタル／アナログ変換 器１０１０は、(図７の信号７０５に対応している)読取りクロック１００２によ って知らされたときにバス１００１上のデータを変換する。電圧基準信号１０４ ８及びフル・スケール調整信号１０４９は、ディジタル／アナログ変換器１０１ ０のアナログ出力１０５０のフル・スケール値を決定するために用いられる。デ ィジタル／アナログ変換器１０１０は、（図７の信号７０８に対応している）複 合ブランク１００３によって知らされたときにブランキング・レベルを挿入しか つ(図７の信号７０７に対応している)混合同期１００４によって知らされたとき にビデオ同期パルスを挿入する。アナログ信号１０５０は、低域フィルタ１０１ １によって帯域制限されかつアナログ・ビデオ信号１０５１として出力される。 アナログ・ビデオ信号１０５１は、７５オーム・ドライバ１０１２によって増幅 されかつ通常の、インターレース・アナログ・ビデオ出力１００７として出力さ れる。 該ディジタル表現をインターレース・アナログ信号に変換する段階は、図１０ に関して説明したように、ディジタル／アナログ変換器４０７の使用を通して達 成される。 特許法によって要求されたように詳細に本発明をいま説明したが、当業者は、 特定のアプリケーションに対してここに記載された実施例に対して変更を行うこ とができるということを認識するであろう。そのような変更は、請求の範囲に規 定されたような本発明の範疇及び精神内にある。

───────────────────────────────────────────────────── フロントページの続き (71)出願人 ハック ロイド アール ザ サード アメリカ合衆国 ペンシルバニア州 15129 ライブラリー ウェストチェスタ ー ロード 107 (72)発明者 プルジボルスキー グレン ビー アメリカ合衆国 ペンシルバニア州 15214 ピッツバーグ マーシャル ロー ド 3060 (72)発明者 ギブソン ロバート エフ アメリカ合衆国 ペンシルバニア州 15236 ピッツバーグ ギブソン レーン 915 (72)発明者 ハーン ジョン エイチ アメリカ合衆国 ぺンシルバニア州 15108 コーラオポリス オールド リッ ジ ロード 133 (72)発明者 ハック ロイド アール ザ サード アメリカ合衆国 ペンシルバニア州 15129 ライブラリー ウェストチェスタ ー ロード 107

Claims (1)

1. 【特許請求の範囲】 １．ビデオ・カメラであって、 （ａ）非インターレース・ビデオ信号イメージング素子； （ｂ）前記非インターレース・ビデオ信号イメージング素子によって生成され た非インターレース・ビデオ信号を増幅しかつ帯域制限するアナログ調整回路； （ｃ）前記非インターレース・ビデオ信号をディジタル的に表された信号に変 換するアナログ／ディジタル変換器； （ｄ）前記ディジタル的に表された信号を記憶する、複数のメモリ・バンクを 含んでいるメモリ回路； （ｅ）前記ディジタル的に表された信号にグレインを導入する後段調整回路； （ｆ）前記ディジタル的に表された信号をインターレース信号に変換するディ ジタル／アナログ変換器；及び （ｇ）前記ディジタル的に表された信号への前記非インターレース・ビデオ信 号の変換及び前記インターレース信号への前記ディジタル的に表された信号の変 換とを同期し、前記メモリ回路から及び当該メモリ回路へ前記ディジタル的に表 された信号を記憶しかつ検索し、そして前記グレインの追加を同期するタイミン グ及び制御回路を備えていることを特徴とするビデオ・カメラ。 ２．前記ディジタル的に表された信号にグレインを導入する前記後段調整回路は 、選択的に調整可能な量の二次元アーティファクトを加える手段を備えているこ とを特徴とする請求項１に記載のビデオ・カメラ。 ３．前記非インターレース・ビデオ信号イメージング素子は、二段スピード・ス キャナを備えていることを特徴とする請求項１に記載のビデオ・カメラ。 ４．映画フィルムのルックをエミュレートするビデオ出力を生成する方法であり 、イメージが捕捉されかつ非インターレース・アナログ信号に変換される方法で あって： （ａ）前記アナログ信号をディジタル表現に変換し； （ｂ）前記ディジタル表現を奇数及び偶数に番号付けられた走査ラインに分割 しかつ前記分割されたディジタル表現を複数のメモリ・バンクに記憶し； （ｃ）所定の方法で前記複数のメモリ・バンクから前記分離されたディジタル 表現を検索し； （ｄ）前記ディジタル表現にグレインを付加し； （ｅ）前記ディジタル表現をインターレース・アナログ信号に変換する段階を 具備することを特徴とする方法。 ５．前記ディジタル表現にグレインを付加する前記段階は、プリセット・アドレ ス・バス上の各フレームに対してランダム開始アドレスの生成及び配置を同期し 、前記フレームの各出力画素に対して読取りクロック信号を採り入れることによ って前記アドレスをインクリメントし、前記アドレス・バスによって指定された 前記アドレスにおけるデータを一組の並列データ・バスに出力し、前記データを ４ビット・データに低減し、かつ強度セレクタを通して前記グレインの強度を調 整する段階を具備することを特徴とする請求項４に記載の方法。 ６．前記イメージは、二段スピード・スキャナによって捕捉されることを特徴と する請求項４に記載の方法。