JPH09505705A

JPH09505705A - マッピング・ジッタ除去装置及び方法

Info

Publication number: JPH09505705A
Application number: JP7515251A
Authority: JP
Inventors: ベラミ，ジァン、シー
Original assignee: ディーエスシー、カミューニケイシャンズ、コーパレイシャン
Priority date: 1993-11-29
Filing date: 1994-11-28
Publication date: 1997-06-03
Anticipated expiration: 2017-07-15
Also published as: EP0732015A4; US5457717A; CA2177264A1; EP0732015A1; JP3303110B2; WO1995015042A1

Abstract

(57)【要約】出力のマッピング・ジッタを除去するディシンクロナイザー装置１０は、同期チャネル１４内の非同期データと挿し込み信号のクロック・レートとを読み出すためのディマッピング回路１２を含む。ペイロード・データはエラスティック記憶回路（ESC）１７に記憶される。ディマッピング回路１２はビット・スタッフとポインタ・ジャスティフィケーション・タイミング調整（PJTAS）とをオーバーヘッド・ギャップフィル回路（OHGC）１９やポインタ・ジャスティフィケーション・リーク・アキュムレータ回路（PJLAC）２０へ出力する。ギャップフィル値３４を作成するため、OHGC１９はペイロード・データ内のオーバーヘッド・ギャップを計算する。累積値３６を作成するため、PJLAC ２０はペイロード・データ内のビット・スタッフとポインタ・ジャスティフィケーションとを決定する。瞬時変化を除去するため、またエラスティック・フィル値（EFV）１８のビット・スタッフィングとPJTAS とによる影響を少なくするため、ギャップフィル値３４と累積値３６とが ESC１７からのEFV で結合される。調整されたフィル値はクロック復元用 PLL回路（CRPLL）２９に入力する。CRPLL２９は ESC１７からデータを伝送するためのクロックを作成する。

Description

【発明の詳細な説明】発明の名称マッピング・ジッタ除去装置及び方法技術分野本発明は、一般的には電気通信網に関するものであり、更に詳しくはマッピング・ジッタを除去する装置及び方法に関するものである。背景技術ディシンクロナイザー装置は、同期チャネルのよりハイレートのディジタル・ビット・ストリームの中から特定のクロック・レートで非同期データ含む挿し込み信号を復元する装置である。挿し込み信号用クロック・レートは同期チャネル用クロック・レートとは無関係である。挿し込み信号が同期チャネルの中に多重化されているとき、ビットまたはバイトのタイミング調整で挿し込み信号を同期化することが必要である。データ・ギャップや挿し込み信号を同期チャネルの中にマッピングするに必要なオーバーヘッド・タイミング調整が、非同期データや挿し込み信号のクロック・レートの復元処理を複雑なものにしている。オーバーヘッド・ギャップに対応する従来から用いられている伝統的なアプローチは、エラスティック記憶回路と呼ばれるデータ・バッファーの瞬時フィル・レベルの中に、それらをゆらぎすなわちバラツキとして現れるままにしておくことである。クロックの復元は、ローパス・フィルタを駆動するエラスティック記憶回路のフィル・レベルを用いることで行われる。当該ローパス・フィルタは、電圧制御発振器（ＶＣＯ）を駆動し、そしてエラスティック記憶回路からデータの同期伝送をするための所望のクロックを生成する。エラスティック・ストア・フィル値の、同期化中に生じるオーバーヘッド・ギャップに起因する高周波の頻繁な瞬時変化は、ローパス・フィルタによって取り除かれるが、完全に除去されるわけではない。十分に取り去られないエラスティックストア・フィル値の瞬時変化のため、マッピング・ジッタはディシンクロナイザー装置の出力に取り残される。それ故出力にマッピング・ジッタの無いディシンクロナイザー装置の実現が望まれる。上述のことから、ディシンクロナイザー装置にはオーバーヘッド・ギャップによって同期チャネルに生じるエラスティック・ストア・フィル値の瞬時変化を除去することの必要性があることが認識される。ディシンクロナイザー装置の出力からマッピング・ジッタを除去する必要性も生じている。発明の開示本発明によれば、従来から伝統的に用いられているディシンクロナイザー装置についての欠点や問題点を、実質的に除去または低減するマッピング・ジッタ除去装置及び方法が提供される。本発明の実施態様によれば、同期チャネルから受けた同期ペイロード・エンベロープの中にある非同期データと挿し込み信号のクロック・レートとを読み出すディマッピイング回路と、挿し込み信号のクロック・レートに応じディマッピイング回路によって読み出される、オーバーヘッド・ギャップとタイミング調整とを含んでいる非同期データを記憶するためのエラスティック記憶回路とを備えたマッピング・ジッタ除去装置を提供している。エラスティック・ストア・フィル値のオーバーヘッド・ギャップに起因する瞬時変化は、オーバーヘッド・ギャップフィル回路によって決定される。エラスティック記憶回路から非同期データを同期転送させるための出力クロック・レートを復元するため、マッピング・ジッタ除去回路はオーバーヘッド・ギャップフィル回路によって決定される瞬時変化を除去する。本発明の装置及び方法は、従来からの伝統的に用いられているディシンクロナイザー装置以上の技術的利点を提供することである。例えば、当該技術的利点の１つは、同期化中に、挿し込み信号に付加されたオーバーヘッド・ギャップに起因するエラスティック・ストア・フィル値における瞬時変化を決定することにある。当該技術的利点の他の１つは、エラスティック記憶回路内の非同期データを同期伝送するための出力クロック・レートを復元するため、瞬時変化分を除去することにある。当該技術的利点の更に他の１つは、復元された、ディシンクロナイザー装置の出力クロック・レートからマッピング・ジッタを除去することにある。当該技術的利点の他の１つは、次の図面、詳細な説明及び特許請求の範囲から、当業者にとって極めて明白なことである。図面の簡単な説明本発明、それから上記利点をより完全に理解するため、図面に関連して次の記述に対し例が掲げられている。図面においては、同じものには同じ番号が付されている。第１図はディシンクロナイザー装置のブロック図である。第２図は同期ペイロード・エンベロープにマッピングされた挿し込み信号説明図である。第３図はディシンクロナイザー装置の強化動作モードを説明しているタイムチャート図である。第４図はディシンクロナイザー装置内のローパス・フィルタを簡略化した概略図である。発明を実施するための最良の形態第１図はディシンクロナイザー装置１０のブロック図である。ディシンクロナイザー装置１０は同期チャネル１４から同期クロック・レートで受け取るディマッピング回路１２を含んでいる。ディマッピング回路１２は同期チャネル１４内にある挿し込み信号を求めるため、ペイロード・クロック１５とペイロード・データ１６とを抽出する。ペイロード・データ１６はペイロード・クロック１５に従ってエラスティック記憶回路１７に記憶される。エラスティック記憶回路１７は、当該エラスティック記憶回路１７内の非同期データの深さを指示するエラスティック・ヒィル値１８を作成する。ディマッピング回路１２はオーバーヘッド・ギャップヒィル回路１９やポインタ・ジャスティフィケーション・リーク・アキュムレータ回路２０で使用するめのビット・スタッフとポインタ・ジャスティフィケーション出力とを作成する。エラスティック記憶回路１７、オーバーヘッド・ギャップヒィル回路１９及びポインタ・ジャスティフィケーション・リーク・アキュムレータ回路２０の出力は、マッピング・ジッタ除去回路２１に入力し、Ｄ／Ａ変換器２２、２４及び２６をそれぞれ通って、加算ノード２８で合成される。加算ノード２８からの合成出力はクロック復元用位相同期回路２９に入力し、ローパス・フィルタ３０でフィルタされ、電圧制御発振器３２を駆動する。電圧制御発振器３２はエラスティック記憶回路１７からのペイロード出力を同期伝送させるための出力クロック信号を作成する。動作中においては、ディシンクロナイザー装置１０は予め定められた間隔の間、同期チャネル１４の特定数のバイトに影響を及ぼす。同期チャネル１４の公称周波数は５１．８４ＭＨｚである。第２図は光同期ネットワーク（ＳＯＮＥＴ）仕様で定義されているように、挿し込み信号がどのように同期チャネルの同期ペイロード・エンベロープにマッピングされているかを説明している図である。同期ペイロード・エンベロープは９０バイトを有し、その内のトランスポート・オーバーヘッドが３バイト、パス・オーバーヘッドが１バイトそしてマッピングされた挿し込み信号が８６バイトである。９個の同期ペイロード・エンベロープで同期チャネル１４の１フレームを構成する。挿し込み信号はインフォメーション・ビット、固定スタッフ・ビット、スタッフ・コントロール・ビット及びオーバーヘッド・コントロール・ビットでマッピングされる。ディマッピング回路１２は、同期ペイロード・エンベロープを抽出しそして同期ペイロード・エンベロープ内の非同期データと挿し込み信号のクロック・レートとを抽出することによって、同期チャネル１４の情報を作成する。ディマッピング回路１２は、非同期データを記憶するエラスティック記憶回路１７の使用のためのペイロード・データ１６と挿し込み信号のペイロード・クロック１５とを作成する。ディマッピング回路１２は、また、スタッフ・ビットと繰り返し期間中にタイミング調整が生じたか否かを指示するポインタ・ジャスティフィケーション出力とを用意する。エラスティック記憶回路１７は、ディマッピング回路１２からのビット数の増加や電圧制御発振器３２からのビット数の減少を受け入れるアップ・ダウン累積器である。エラスティック記憶回路１７は受け入れたペイロード・データ・データ・ビット数と伝送されたペイロード・データ・ビット数との相違のランニング数を保持する。次の議論は、エラスティック記憶回路１７が５１２ビットの容量を有し、±２５６ビットの変動が可能なものと仮定する。オーバーヘッド・ギャップヒィル回路１９は挿し込み信号内にあるオーバーヘッド・ギャップの影響を計算する。同期チャネル１４内の同期ペイロード・エンベロープに同期データをマッピングするに必要なオーバーヘッド・ギャップは、エラスティック記憶回路１７のエラスティック・フィル値１８に、瞬時の変化を引き起こす。このエラスティック記憶回路１７はクロック・レートに変化をもたらすことはない。挿し込み信号とってこれらのオーバーヘッド・ギャップは８ＫＨｚで生じるのが典型的であり、クロック復元用位相同期回路２９のローパス・フィルタ３０によって取り除くことができる。しかしながら、オーバーヘッド・ギャップの影響を完全に除去するには、１Ｈｚオーダの非常に低いバンド幅の位相同期回路を必要とする。広いバンド幅のフィルタであればある程、その様な低いバンド幅のフィルタより容易であり、経済的である。オーバーヘッド・ギャップフィル回路１９はより広いバンド幅のフィルタを準備する。オーバーヘッド・ギャップフィル回路１９は、クロック復元用位相同期回路２９のローパス・フィルタ３０や電圧制御発振器３２への侵入からオーバーヘッド・ギャップを効果的に除去するギャップフィル値を作成する。クロック復元用位相同期回路２９のローパス・フィルタ３０や電圧制御発振器３２にオーバーヘッド・ギャップが効いてくる前に、エラスティック記憶回路１７に対しそのオーバーヘッド・ギャップの効きを除去するべく、ギャップフィル値３４はエラスティック記憶回路１７のエラスティック・フィル値１８と結合されている。オーバーヘッド・ギャップフィル回路１９は次の式からギャップフィル値を計算する。 gapfill_n＝gapfill_n-1＋（6.9・NBPI）＋BSD ＋［（207/29）・JP］−NBITS （１）ここで、gapfill_n-1は前のギャップフィル値、（6.9・NBPI）は各繰り返しで作成される同期チャネル・バイト数を掛けた、同期チャネル１バイト当たりのデータビット（同期ペイロード・エンベロープにおける１バイト当たりのインフォメーション・ビット＝（５＋２００＋２０８）／９０＝６．９）の予想数、BSD はビット・スタッフ・ポジションで発生するデータ・ビットの数、［（207/29）・JP］はポインタ・ジャスティフィケーション・フラグ（加算データ・バイトでは＋１、調整なしでは０、スタッフ・データ・バイトでは−１）を掛けたエキストラ・ポインタ・ジャスティフィケーション・バイト（挿し込み信号＝６２１／８７＝２０７／２９の１バイト当たりのインフォメーション・ビット）のデータ・ビットの予想数、NBITSは繰り返し間隔の間にエラスティック記憶回路に取り込まれた挿し込み非同期データの数である。オーバーヘッド・ギャップフィル回路１９は作成されたバイト数、発生するビット・スタッフ数及びポインタ・ジャスティフィケーション・フラグをディマッピング回路１２から受け取る。オーバーヘッド・ギャップフィル回路１９は、インターバル内で受け取られるべきデータ・ビットの平均数を決定し、実際に受け取った数を減じることによってオーバーヘッド・ギャップの影響を決定する。その計算値は累積位相変位を保持するため前の値に加算される。ビット・スタッフとポインタ・ジャスティフィケーションとに起因するタイミング調整は、挿し込み信号のデータ・ストリームにおいて瞬時の位相変位を意味し、エラスティック記憶回路１７のエラスティック・フィル値１８に対し瞬時変化をまた生み出す。非常に低いループのバンド幅、すなわち１Ｈｚの小数点でも小さい側がクロック復元用位相同期回路２９のローパス・フィルタ３０と電圧制御発振器３１とで実現するならば、これらの瞬時の位相変位の影響は完全に吸収され得る。非常に低いループのバンド幅を有し安定性の低い電圧制御発振器の使用を避けるならば、タイミング調整はディジタル的に取り除くことができる。ポインタ・ジャスティフィケーション・リーク・アキュムレータ回路２０は、前のポインタ・ジャスティフィケーション・タイミング調整を累積することによってこれに対応し、エラスティック記憶回路１７のエラスティック・フィル値１８から累積値を差し引く。この様にして、前のポインタ・ジャスティフィケーション・タイミング調整が、ローパス・フィルタ３０と電圧制御発振器３１とのクロック復元用位相同期回路２９への入力から取り去られる。ポインタ・ジャスティフィケーション・リーク・アキュムレータ回路２０で決定された累積値３６は、端数ビット・リークと呼ばれる非常にゆっくりしたレートで減衰し、クロック復元用位相同期回路２９に位相調整を徐々に行わせる。繰り返し１回につきポインタ・ジャスティフィケーション・リーク・アキュムレータ回路２０で実行される式は、次の如くである。 PJA_n＝PJA_n-1−［signof（PJA_n-1）・（MIN＋abs（PJA_n-1））・（SCALE/1024）］−（7・PJ）（２）ここで、PJA_n-1は前のポインタ・ジャスティフィケーション累積値、MINは可変最小リーク・レイト（ここでは１０が公称値）、SCALEは加速漏れを考慮した可変係数（１，２，４，８）、PJはポインタ・ジャスティフィケーション・フラグ（加算データ・バイトでは＋１、調整なしでは０、スタッフ・データ・バイトでは−１）。ＭＩＮ値、ＳＣＡＬＥ係数そして１０２４の除数は、１ミリ秒間隔で漏れ計算を行うために選定される。ポインタ・ジャスティフィケーション・タイミング調整オポチュニィティ、すなわちＰＪで零以外の値を有する機会が、５００マイクロ秒毎に１回生じる。積算ＰＪＡ値は項（７・ＰＪ）で変換され、加算ノード２８での様に、ディジタル・ロジックの外部回路でポジティブ和が考慮される。Ｄ／Ａ変換器２２は、エラスティック記憶回路１７用書き込みアドレスのＭＢＳ（最上位ビット）の周波数を２で割り、そしてこの結果を、２で割られたエラスティック記憶回路１７用読み出しアドレスのＬＢＳ（最下位ビット）と排他的オアをとることによって、エラスティック記憶回路１７のエラスティック・フィル値１８をアナログに変換する。５１２ビットの容量サイズを有するエラスティック記憶回路１７では、ＭＢＳは１１．４４秒（５１２ビットのエラスティック記憶回路の容量では電圧制御発振器３２の公称中心周波数は４４．７３６ＭＨｚｋ）毎に１回状態を変える。エラスティック記憶回路１７のエラスティック・フィル値１８をさらに頻繁に測定するには、そのアドレスのＬＢＳを使用する強化モードを実行することである。この強化モードは、ＭＢＳの状態変化の間にエラスティック記憶回路１７のエラスティック・フィル値１８に応じ、臨時のスピードアップ又はスローダウンの変化を挿入する。この強化モードは位相オフセットを小さくするがダイナミック・レンジをより小さくするためのより大きいゲインを用意するので、位相同期回路の初期化の間は強化モードを不能にしておくことが望ましい。図３はＤ／Ａ変換器２２の動作で強化モードの実行となったときのスピードアップ又はスローダウンの変化のタイムチャート図を示している。Ｄ／Ａ変換器２４はオーバーヘッド・ギャップフィル回路１９のギャップフィル値３４を含むパルス幅変調出力を作成する。ギャップフィル値３４は３．０８６秒毎に１回、すなわち同期チャネルの２０バイト毎にＤ／Ａ変換器２４で作成される。Ｄ／Ａ変換器２６は累積値３６を含むパルス幅変調出力をポインタ・ジャスティフィケーション・リーク・アキュムレータ回路２０から作成する。累積値３６は１ミリ秒毎に１回Ｄ／Ａ変換器２６で作成される。図４はローパス・フィルタ３０の簡略図を示している。ローパス・フィルタ３０はエラスティック・フィル値１８、累積値３６及びギャップフィル値３４にそれぞれ関連する抵抗Ｒ１、Ｒ３及びＲ４を有し、これらの値は加算ノード２８に関連付けられている。抵抗Ｒ２、容量Ｃ及び演算増幅器３８の部品でローパス・フィルタ３０を構成している。３つの入力抵抗Ｒ１、Ｒ３及びＲ４は加算ノード２８の加算機能を発揮すると共に、ループのバンド幅ω_nを定める一因ともなっている。ローパス・フィルタ３０と電圧制御発振器３１とのクロック復元用位相同期回路２９は、ローパス・フィルタの伝達関数で定義される従来から用いられた伝統的な２次形位相同期ループである。Ｆ（ｓ）＝（１＋ｓＴ₂）／ｓＴ₁ （３）そしてオープン・ループの伝達関数はＧ（ｓ）＝Ｋ_dＦ（s）Ｋ_o（1/s）＝（2ζω_nｓ＋ω_n ²）/ ｓ² （４）そしてクローズ・ループの伝達関数はＨ（ｓ）＝（2ζω_nｓ＋ω_n ²）/ （ｓ²＋2ζω_nｓ＋ω_n ²）（５）ここでＴ₁＝ループの時定数Ｒ１・Ｃ単位は秒、Ｔ₂＝ループの時定数Ｒ２・Ｃ単位は秒、Ｋ_dは位相検出器のゲイン単位はボルト／サイクル、Ｒ１は抵抗単位はオーム、Ｒ２は抵抗単位はオーム、Ｃは容量単位はファラッド、Ｋ_o は電圧制御発振器のゲイン・ファクタ単位はヘルツ／ボルト、Ｆ_oは電圧制御発振器の中心周波数単位はヘルツ、ＫＡはループゲインと同等のＫ_d・Ｋ_o 単位はボルト／サイクル、ω_nはクローズド・ループの固有周波数であるＴ₁で割ったＫＡの平方根と同等単位はラジアン／秒、ＬＤＲはループのダンピング率である２で割ったω_nＴ₂と同等。抵抗Ｒ３は抵抗Ｒ１と同等値である。抵抗Ｒ４の値は抵抗Ｒ１、Ｒ３及びＲ４にそれぞれに流れる電流値の和と同等の電流値になるように決定される。ギャップフィル値３４は、エラスティック記憶回路１７のエラスティック・フィル値１８とタイミング調整の累積値３６とを結合させるため、当該ギャップフィル値３４が新たに計算される毎にパルス幅変調される。１２ビット幅（大きさが１１ビットで極性が１ビット）を有するオーバーヘッド・ギャップフィル回路１９では、７個のＭＳＢが同期チャネルの５１．８４ＭＨｚのクロックを用いて使用され、パルス幅変調器は、インターバルにおいて、１６０カウントの内の１２８カウントにスケールされる。エラスティック記憶回路１７のエラスティック・フィル値１８は、２５６のフルスケール値では２．５ボルトの電圧幅を有し、ビット当たり２．５／２５６ボルトである。ギャップフィル値３４は、２０４８／２９のフルスケール値では（１２８／２５６）・２．５＝２ボルトの電圧幅を有し、ビット当たり２９／１０２４ボルトである。加算ノード２８にビット当たり同等の入力電流を流すためには、（２．５／２５６）／Ｒ₁は（２９／１０２４）／Ｒ₄と等しくなければならい。それ故、Ｒ₄＝（２９／１０）・Ｒ₁である。表１は選択されたループ・パラメータの代表値を示している。或るパラメータのための特定値が示されているが、割合Ｒ４／Ｒ１＝２．９を除いていずれもパラメータの許容誤差の限界を示すものではない。ディシンクロナイザー装置１０は３つの異なる発生源から出力ジッタを発生させる。すなわちオーバーヘッド・ギャップによるマッピング・ジッタ、ビット・スタッフイング・オポチュニティによって生成されるウエイティング・タイム・ジッタ、及びポインタ・ジャスティフィケーションによって生成されるジッタである。オーバーヘッド・ギャップフィル回路１９は、オーバーヘッド・ギャップの影響を考慮しそしてディシンクロナイザー装置１０の出力からマッピング・ジッタを除去するようにギャップフィル値３４を決定する。同様に、ポインタ・ジャスティフィケーション・リーク・アキュムレータ回路２０は、累積値３６を決定し、端数のビット漏れはクロック復元用位相同期回路２９に、ディシンクロナイザー装置１０の出力に現れるポインタ・ジャスティフィヶーション・ジッタの影響を減少させるべく徐々に位相調整をさせるようにしている。ポインタ・ジャスティフィケーション・リーク・アキュムレータ回路２０はまた、式２でビット・スタッフの増加を含むことによるウエイティング・タイム・ジッタを考慮している。ビット・スタッフの増加を考慮した新たな式は次のとおりである。 PJA_n＝PJA_n-1−［signof（PJA_n-1）・（Min＋abs（PJA_n-1））・（SCALE/1024）］−（7・PJ）−BSA （６）ここで、BSAは、２／３の公称スタッフ率（BSAはスタッフイング・オポチュニティでデータ・ビットのときは＋２／３、スタッフイング・オポチュニティがなしでは０、スタッフイング・オポチュニティでスタッフ・ビットのときは−２／３）から変化を指示するビット・スタッフ調整値である。累積値の端数のビット漏れはまた、ポインタ・ジャスティフィケーション・リーク・アキュムレータ回路２０のための式へこの強化された追加項を通じ、ビット・スタッフとなることにより、ウエイティング・タイム・ジッタを減少させる。要するに、ディシンクロナイザー装置は、同期チャネルにマッピングされた挿し込み信号のオーバーヘッド・ギャップを計算することによって、その出力のマッピング・ジッタを除去する。これらのオーバーヘッド・ギャップはエラスティック記憶回路のエラスティック・フィル値に瞬時変化を引き起こす。この瞬時変化はペイロード出力に伝わり、マッピング・ジッタとなる。オーバーヘッド・ギャップフィル回路は、オーバーヘッド・ギャップのためのギャップフィル値を計算するディマッピング回路からのビット・スタッフ出力、ポインタ・ジャスティフィケーション及びデータ出力を使用する。ローパス・フィルタと電圧制御発振器とのクロック復元用位相同期回路に入り込みからオーバーヘッド・ギャップによる瞬時変化を除去するため、ギャップフィル値はエラスティック記憶回路のエラスティックフィル値に加算される。ビット・スタッフィングの動作やポインタ・ジャスティフィケーションからのジッタは、クロック復元用位相同期回路のローパス・フィルタと電圧制御発振器との動作に優先し、エラスティック記憶回路のエラスティック・フィル値からポインタ・ジャスティフィケーション・リーク・アキュムレータ回路によって決定された累積値を除去することによって減少する。このことから、本発明によれば、前述の利点を満たしたマッピング・ジッタ除去装置及び方法を提供していることは明らかである。実施態様を詳細に記述してきたが、この範囲での各種の変更、置換、改造をすることができるものであることを理解されるべきである。例えば、特定の数値やタイミング間隔を議論してきたが、その数値やタイミング間隔を変えて使用することができ、そのとき同様の効果を奏する。更に、加算回路２１の実施態様としてアナログ加算をディジタル的に実施するすることができる。次の特許請求の範囲で明らかにされているように、本発明の精神や範囲から逸脱しない限り、当該技術分野の当業者がなしえる他の変更も本発明に含まれる。産業上の利用の可能性本発明の装置及び方法は、従来からの伝統的に用いられているディシンクロナイザー装置以上の技術的利点を有し、電気通信網、特に広くＡＴＭ技術一般に利用できるものである。

───────────────────────────────────────────────────── 【要約の続き】 L回路（CRPLL）２９に入力する。CRPLL２９は ESC１７からデータを伝送するためのクロックを作成する。

Claims

【特許請求の範囲】（１）同期チャネルから受けた非同期データを読み出すディマッピング回路と、前記ディマッピング回路からの前記非同期データを記憶するエラスティック記憶回路と、前記非同期データ内のオーバーヘッド・ギャップによって前記エラスティック記憶回路で惹起される瞬時変化を決定するためのオーバーヘッド・ギャップフィル回路と、前記エラスティック記憶回路から前記瞬時変化を除去するマッピング・ジッタ除去回路と、前記エラスティック記憶回路の前記瞬時変化の除去に応じ、前記非同期データのためのクロック・レートを復元するクロック復元回路とを備えたマッピング・ジッタ除去装置。（２）前記ディマッピング回路は、前記同期チャネルの伝送ため前記非同期データに対して作成されたヒット・フタッフとポインタ・ジャスティフィケーションとを指示するタイミング調整信号を作成し、前記オーバーヘッド・ギャップフィル回路は、前記瞬時変化を決定するため前記タイミング調整信号を作成する第１項記載のマッピング・ジッタ除去装置。（３）同期チャネルから受けた非同期データを読み出すディマッピング回路と、前記ディマッピング回路からの前記非同期データを記憶するエラスティック記憶回路と、前記非同期データ内のオーバーヘッド・ギャップによって前記エラスティック記憶回路で惹起される瞬時変化を決定するためのオーバーヘッド・ギャップフィル回路と、前記エラスティック記憶回路から前記瞬時変化を除去するマッピング・ジッタ除去回路と、前記エラスティック記憶回路の前記瞬時変化の除去に応じ、前記非同期データのためのクロック・レートを復元するクロック復元回路とポインタ・ジャスティフィケーション・タイミング調整を累積するためのポインタ・ジャスティフィケーション・リーク・アキュムレータ回路を備えると共に、前記マッピング・ジッタ除去回路は、前記エラスティック記憶回路から前記ポインタ・ジャスティフィケーション・タイミング調整を徐々に除去するものであるマッピング・ジッタ除去装置。（４）前記ポインタ・ジャスティフィケーション・リーク・アキュムレータ回路は、前記ディマッピング回路からフタッフ・タイミング調整を受け、前記マッピング・ジッタ除去回路は、前記エラスティック記憶回路から前記ポインタ・ジャスティフィケーション・タイミング調整を徐々に除去する第３項記載のマッピング・ジッタ除去装置。（５）前記クロック復元回路は、ローパス・フィルタと電圧制御発振器とを備えている第１項記載のマッピング・ジッタ除去装置。（６）同期チャネルから受けた非同期データを読み出すディマッピング回路であって、ビット・スタッフとポインタ・ジャスティフィケーション・タイミング調整信号とを生成するものと、前記ディマッピング回路からの前記非同期データを記憶するエラスティック記憶回路であって、当該エラスティック記憶回路に記憶された前記非同期データの深さを指示するエラスティック・フィル値を作成するものと、前記ビット・スタッフとポインタ・ジャスティフィケーション・タイミング調整信号とに応じ、前記非同期データ内のオーバーヘッド・ギャップによって惹起される、前記エラスティック記憶回路の前記エラスティック・フィル値の瞬時変化を指示するギャップフィル値決定のためのオーバーヘッド・ギャップフィル回路と、前エラスティック・フィル値に瞬時変化を惹起するマッピング・ジッタを除去するため、前記ギャップフィル値を前記エラスティック・フィル値と結合させるためのジッタ除去回路であって、前記ギャップフィル値と前記エラスティック・フィル値との結合値を作成するものと、前記結合値に応じ、マッピング・ジッタを発生させることなく前記エラスティック記憶回路から前記非同期データを出力するためのクロック・レートを作成するクロック復元回路であって、前記エラスティック・フィル値は、前記クロック復元回路によって作成される前に、前記結合値で表される様に、前記ギャップフィル値によって調整されているものを備えたマッピング・ジッタ除去装置。（７）同期チャネルから受けた非同期データを読み出すディマッピング回路であって、ビット・スタッフとポインタ・ジャスティフィケーション・タイミング調整信号とを生成するものと、前記ディマッピング回路からの前記非同期データを記憶するエラスティック記憶回路であって、当該エラスティック記憶回路に記憶された前記非同期データの深さを指示するエラスティック・フィル値を作成するものと、前記ビット・スタッフとポインタ・ジャスティフィケーション・タイミング調整信号とに応じ、前記非同期データ内のオーバーヘッド・ギャップによって惹起される、前記エラスティック記憶回路の前記エラスティック・フィル値の瞬時変化を指示するギャップフィル値決定のためのオーバーヘッド・ギャップフィル回路と、前記エラスティック・フィル値に瞬時変化を惹起するマッピング・ジッタを除去するため、前記ギャップフィル値を前記エラスティック・フィル値と結合させるためのジッタ除去回路であって、前記ギャップフィル値と前記エラスティック・フィル値との結合値を作成するものと、前記結合値に応じ、マッピング・ジッタを発生させることなく前記エラスティック記憶回路から前記非同期データを出力するためのクロック・レートを作成するクロック復元回路であり、前記エラスティック・フィル値は、前記クロック復元回路によって作成される前に、前記結合値で表される様に、前記ギャップフィル値によって調整されているものと、前記同期チャネルに配置する間に前記非同期データに対して作成されたビット・スタッフとポインタ・ジャスティフィケーション・タイミング調整との累積と漏洩とのための前記ビット・スタッフとポインタ・ジャスティフィケーション・タイミング調整信号とを受けるポインタ・ジャスティフィケーション・リーク・アキュムレータ回路とを備えると共に、前記ジッタ除去回路は、前記ビット・スタッフとポインタ・ジャスティフィケーション・タイミング調整とによってそれぞれで惹起する前記クロック・レートからウェイディング・タイム・ジッタとポインタ・インデュースト・ジッタとを減少させるものであるマッピング・ジッタ除去装置。（８）ポインタ・ジャスティフィケーション・リーク・アキュムレータ回路は、前記ビット・スタッフとポインタ・ジャスティフィケーション・タイミング調整信号とに応じ、累積値を作成すると共に、前記ジッタ除去回路は、前記結合値を作成しそしてビット・スタッフとポインタ・ジャスティフィケーション・タイミング調整との影響をエラスティック・フィル値から減少させるため、前記エラスティック・フィル値とギャップフィル値とを前記累積値に結合させるものである特許請求の範囲第７項記載のマッピング・ジッタ除去装置。（９）ポインタ・ジャスティフィケーション・リーク・アキュムレータ回路は、前記ビット・スタッフとポインタ・ジャスティフィケーション・タイミング調整信号とに応じ、累積値を作成すると共に、前記ジッタ除去回路は、前記結合値を作成しそしてビット・スタッフとポインタ・ジャスティフィケーション・タイミング調整との影響をエラスティック・フィル値から減少させるため、前記エラスティック・フィル値とギャップフィル値とを前記累積値に結合させるものであり、前記エラスティック・フィル値、前記ギャップフィル値及び前記累積値を等価電流値のアナログ信号に変換するためのＤ／Ａ変換器を備えた特許請求の範囲第８項記載のマッピング・ジッタ除去装置。（１０）前記Ｄ／Ａ変換器は、２で割られた前記エラスティック記憶回路の書き込みアドレスのＭＳＢを、２で割られた前記エラスティック記憶回路の読み出しアドレスのＭＳＢで排他的オアをとることによって、前記エラスティック・フィル値をアナログに変換する特許請求の範囲第９項記載のマッピング・ジッタ除去装置。（１１）前記Ｄ／Ａ変換器は、ＭＳＢの状態変化の間に前記エラスティック・フィル値に変化を挿入することにより、エラスティック・フィル値をさらに頻繁に測定する特許請求の範囲第１０項記載のマッピング・ジッタ除去装置。（１２）前記オーバーヘッド・ギャップフィル回路は、前記ギャップフィル値を次の式（７）から決定する特許請求の範囲第６項記載のマッピング・ジッタ除去装置。 gapfill_n＝gapfill_n-1＋（6.9・NBPI）＋BSD ＋［（207/29）・JP］−NBITS （７）ここで、gapfill_n-1は前のギャップフィル値、（6.9・NBPI）は各繰り返しで作成される同期チャネル・バイト数を掛けた、同期チャネル１バイト当たりのデータ・ビット（同期ペイロード・エンベロープにおける１バイト当たりのインフォメーション・ビット＝（５＋２００＋２０８）／９０＝６．９）の予想数、BSDはット・スタッフ・ポジションで発生するデータ・ビットの数、［（207/29）・JP ］はポインタ・ジャスティフィケーション・フラグ（加算データ・バイトでは＋１、調整なしでは０、スタッフ・データ・バイトでは−１）を掛けたエキストラ・ポインタ・ジャスティフィケーション・バイト（挿し込み信号＝６２１／８７＝２０７／２９の１バイト当たりのインフォメーション・ビット）のデータ・ビットの予想数、NBITSは繰り返し間隔の間にエラスティック記憶回路に取り込まれた挿し込み非同期データ・ビットの数である。（１３）前記ポインタ・ジャスティフィケーション・リーク・アキュムレータ回路は、前記累積値を次の式（８）から決定する特許請求の範囲第８項記載のマッピング・ジッタ除去装置。 PJA_n＝PJA_n-1−［signof（PJA_n-1）・（MIN＋abs（PJA_n-1））・（SCALE/1024）］−（7・PJ）−BSA （２）ここで、BSAは、２／３の公称スタッフ率（ BSAはスタッフィング・オポチュニィティでデータ・ビットのときには＋２／３、スタッフィング・オポチュニィティがなしでは０、スタッフィング・オポチュニィティでスタッフ・ビットのときには−１／３）から変化を指示するビット・スタッフ調整値、PJA_n-1は前のポインタ・ジャスティフィケーション累積値、MINは可変最小リーク・レイト（ここでは１０が公称値）、SCALEは加速漏れを考慮した可変係数（１，２，４，８）、PJはポインタ・ジャスティフィケーション・フラグ（加算データ・バイトでは＋１、調整なしでは０、スタッフ・データ・バイトでは−１）。（１４）同期チャネルから非同期データを読み出し、前記非同期データを記憶し、記憶された非同期データの量を指示するフィル値を作成し、ビット・スタッフの数と、同期チャネルとが結合している間に非同期データに対して作成されたポインタ・ジャスティフィケーション・タイミング調整とを決定し、そのビット・スタッフ、ポインタ・ジャスティフィケーション・タイミング調整及び記憶された非同期データの量に応じて、非同期データ内のオーバーヘッド・ギャップの数を決定し、フィル値からオーバーヘッド・ギャップの数を除去して調整されたフィル値を作り出し、記憶された非同期データを伝送するため、その調整されたフィル値に応じてクロック・レートを復元する工程を備えたマッピング・ジッタ除去方法。（１５）同期チャネルから非同期データを読み出し、前記非同期データを記憶し、記憶された非同期データの量を指示するフィル値を作成し、ビット・スタッフの数と、同期チャネルとが結合している間に非同期データに対して作成されたポインタ・ジャスティフィケーション・タイミング調整とを決定し、そのビット・スタッフ、ポインタ・ジャスティフィケーション・タイミング調整及び記憶された非同期データの量に応じて、非同期データ内のオーバーヘッド・ギャップの数を決定し、フィル値からオーバーヘッド・ギャップの数を除去して調整されたフィル値を作り出し、記憶された非同期データを伝送するため、その調整されたフィル値に応じてクロック・レートを復元すると共に、さらに、調整されたフィル値作成の間に、フィル値からビット・スタッフとポインタ・ジャスティフィケーション・タイミング調整とを徐々に除去する工程を備えたマッピング・ジッタ除去方法。（１６）前記調整されたフィル値作成工程は、オーバーヘッド・ギャップの数、ビット・スタッフとポインタ・ジャスティフィケーション・タイミング調整との数、及びフィル値を等価電流値を有するアナログ信号に変換することを含む特許請求の範囲第１５項記載のマッピング・ジッタ除去方法。（１７）前記調整されたフィル値作成工程は、前記クロック・レート復元工程より前に、アナログ信号を調整されたフィル値に結合することを含む特許請求の範囲第１６項記載のマッピング・ジッタ除去方法。（１８）前記フィル値は、２で割られた書き込みアドレスのＭＢＳを、２で割られた読み出しアドレスのＭＢＳと排他的オアをとることによって、アナログに変換されると共に、当該書き込みアドレス及び読み出しアドレスは前記非同期データを記憶する工程で用いられる特許請求の範囲第１６項記載のマッピング・ジッタ除去方法。（１９）前記フィル値は、ＭＢＳの状態変化の間にエラスティック・フィル値１８に応じ変化を挿入することにより、頻繁に測定される特許請求の範囲第１８項記載のマッピング・ジッタ除去方法。