JP3303110B2 - ディシンクロナイザー及びマッピング・ジッタ除去方法 - Google Patents
ディシンクロナイザー及びマッピング・ジッタ除去方法Info
- Publication number
- JP3303110B2 JP3303110B2 JP51525195A JP51525195A JP3303110B2 JP 3303110 B2 JP3303110 B2 JP 3303110B2 JP 51525195 A JP51525195 A JP 51525195A JP 51525195 A JP51525195 A JP 51525195A JP 3303110 B2 JP3303110 B2 JP 3303110B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- elastic
- asynchronous data
- storage circuit
- elastic storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
- H04J3/076—Bit and byte stuffing, e.g. SDH/PDH desynchronisers, bit-leaking
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 技術分野 本発明は、一般的には電気通信網に関するものであ
り、更に詳しくはマッピング・ジッタを除去する装置及
び方法に関するものである。
り、更に詳しくはマッピング・ジッタを除去する装置及
び方法に関するものである。
背景技術 ディシンクロナイザー装置は、同期チャネルのよりハ
イレートのディジタル・ビット・ストリームの中から特
定のクロック・レートで非同期データ含む挿し込み信号
を復元する装置である。挿し込み信号用クロック・レー
トは同期チャネル用クロック・レートとは無関係であ
る。挿し込み信号が同期チャネルの中に多重化されてい
るとき、ビットまたはバイトのタイミング調整で挿し込
み信号を同期化することが必要である。データ・ギャッ
プや挿し込み信号を同期チャネルの中にマッピングする
に必要なオーバーヘッド・タイミング調整が、非同期デ
ータや挿し込み信号のクロック・レートの復元処理を複
雑なものにしている。
イレートのディジタル・ビット・ストリームの中から特
定のクロック・レートで非同期データ含む挿し込み信号
を復元する装置である。挿し込み信号用クロック・レー
トは同期チャネル用クロック・レートとは無関係であ
る。挿し込み信号が同期チャネルの中に多重化されてい
るとき、ビットまたはバイトのタイミング調整で挿し込
み信号を同期化することが必要である。データ・ギャッ
プや挿し込み信号を同期チャネルの中にマッピングする
に必要なオーバーヘッド・タイミング調整が、非同期デ
ータや挿し込み信号のクロック・レートの復元処理を複
雑なものにしている。
オーバーヘッド・ギャップに対応する従来から用いら
れている伝統的なアプローチは、エラスティック記憶回
路と呼ばれるデータ・バッファーの瞬時フィル・レベル
の中に、それらをゆらぎすなわちバラツキとして現れる
ままにしておくことである。クロックの復元は、ローパ
ス・フィルタを駆動するエラスティック記憶回路のフィ
ル・レベルを用いることで行われる。当該ローパス・フ
ィルタは、電圧制御発振器（VCO）を駆動し、そしてエ
ラスティック記憶回路からデータの同期伝送をするため
の所望のクロックを生成する。エラスティック・ストア
・フィル値の、同期化中に生じるオーバーヘッド・ギャ
ップに起因する高周波の頻繁な瞬時変化は、ローパス・
フィルタによって取り除かれるが、完全に除去されるわ
けではない。十分に取り去られないエラスティック・ス
トア・フィル値の瞬時変化のため、マッピング・ジッタ
はディシンクロナイザー装置の出力に取り残される。そ
れ故出力にマッピング・ジッタの無いディシンクロナイ
ザー装置の実現が望まれる。
れている伝統的なアプローチは、エラスティック記憶回
路と呼ばれるデータ・バッファーの瞬時フィル・レベル
の中に、それらをゆらぎすなわちバラツキとして現れる
ままにしておくことである。クロックの復元は、ローパ
ス・フィルタを駆動するエラスティック記憶回路のフィ
ル・レベルを用いることで行われる。当該ローパス・フ
ィルタは、電圧制御発振器（VCO）を駆動し、そしてエ
ラスティック記憶回路からデータの同期伝送をするため
の所望のクロックを生成する。エラスティック・ストア
・フィル値の、同期化中に生じるオーバーヘッド・ギャ
ップに起因する高周波の頻繁な瞬時変化は、ローパス・
フィルタによって取り除かれるが、完全に除去されるわ
けではない。十分に取り去られないエラスティック・ス
トア・フィル値の瞬時変化のため、マッピング・ジッタ
はディシンクロナイザー装置の出力に取り残される。そ
れ故出力にマッピング・ジッタの無いディシンクロナイ
ザー装置の実現が望まれる。
上述のことから、ディシンクロナイザー装置にはオー
バーヘッド・ギャップによって同期チャネルに生じるエ
ラスティック・ストア・フィル値の瞬時変化を除去する
ことの必要性があることが認識される。ディシンクロナ
イザー装置の出力からマッピング・ジッタを除去する必
要性も生じている。
バーヘッド・ギャップによって同期チャネルに生じるエ
ラスティック・ストア・フィル値の瞬時変化を除去する
ことの必要性があることが認識される。ディシンクロナ
イザー装置の出力からマッピング・ジッタを除去する必
要性も生じている。
発明の開示 本発明によれば、従来から伝統的に用いられているデ
ィシンクロナイザー装置についての欠点や問題点を、実
質的に除去または低減するマッピング・ジッタ除去回路
及び方法が提供される。
ィシンクロナイザー装置についての欠点や問題点を、実
質的に除去または低減するマッピング・ジッタ除去回路
及び方法が提供される。
本発明の実施態様によれば、同期チャネルから受けた
同期ベイロード・エンベロープの中にある非同期データ
と挿し込み信号のクロック・レートとを読み出すディマ
ッピング回路と、挿し込み信号のクロック・レートに応
じディマッピイング回路によって読み出される、オーバ
ーヘッド・ギャップとタイミング調整とを含んでいる非
同期データを記憶するためのエラスティック記憶回路と
を備えたマッピング・ジッタ除去装置を提供している。
エラスティック・ストア・フィル値のオーバーヘッド・
ギャップに起因する瞬時変化は、オーバーヘッド・ギャ
ップフィル回路によって決定される。エラスティック記
憶回路から非同期データを同期転送させるための出力ク
ロック・レートを復元するため、マッピング・ジッタ除
去回路はオーバーヘッド・ギャップフィル回路によって
決定される瞬時変化を除去する。
同期ベイロード・エンベロープの中にある非同期データ
と挿し込み信号のクロック・レートとを読み出すディマ
ッピング回路と、挿し込み信号のクロック・レートに応
じディマッピイング回路によって読み出される、オーバ
ーヘッド・ギャップとタイミング調整とを含んでいる非
同期データを記憶するためのエラスティック記憶回路と
を備えたマッピング・ジッタ除去装置を提供している。
エラスティック・ストア・フィル値のオーバーヘッド・
ギャップに起因する瞬時変化は、オーバーヘッド・ギャ
ップフィル回路によって決定される。エラスティック記
憶回路から非同期データを同期転送させるための出力ク
ロック・レートを復元するため、マッピング・ジッタ除
去回路はオーバーヘッド・ギャップフィル回路によって
決定される瞬時変化を除去する。
本発明の装置及び方法は、従来からの伝統的に用いら
れているディシンクロナイザー装置以上の技術的利点を
提供することである。例えば、当該技術的利点の１つ
は、同期化中に、挿し込み信号に付加されたオーバーヘ
ッド・ギャップに起因するエラスティック・ストア・フ
ィル値における瞬時変化を決定することにある。当該技
術的利点の他の１つは、エラスティック記憶回路内の非
同期データを同期伝送するための出力クロック・レート
を復元するため、瞬時変化分を除去することにある。当
該技術的利点の更に他の１つは、復元されたディシンク
ロナイザー装置の出力クロック・レートからマッピング
・ジッタを除去することにある。当該技術的利点の他の
１つは、次の図面、詳細な説明及び特許請求の範囲か
ら、当業者にとって極めて明白なことである。
れているディシンクロナイザー装置以上の技術的利点を
提供することである。例えば、当該技術的利点の１つ
は、同期化中に、挿し込み信号に付加されたオーバーヘ
ッド・ギャップに起因するエラスティック・ストア・フ
ィル値における瞬時変化を決定することにある。当該技
術的利点の他の１つは、エラスティック記憶回路内の非
同期データを同期伝送するための出力クロック・レート
を復元するため、瞬時変化分を除去することにある。当
該技術的利点の更に他の１つは、復元されたディシンク
ロナイザー装置の出力クロック・レートからマッピング
・ジッタを除去することにある。当該技術的利点の他の
１つは、次の図面、詳細な説明及び特許請求の範囲か
ら、当業者にとって極めて明白なことである。
図面の簡単な説明 本発明、それから上記利点をより完全に理解するた
め、図面に関連して次の記述に対し例が掲げられてい
る。図面においては、同じものには同じ番号が付されて
いる。
め、図面に関連して次の記述に対し例が掲げられてい
る。図面においては、同じものには同じ番号が付されて
いる。
第１図はディシンクロナイザー装置のブロック図であ
る。
る。
第２図は同期ペイロード・エンベロープにマッピング
された挿し込み信号説明図である。
された挿し込み信号説明図である。
第３図はディシンクロナイザー装置の強化動作モード
を説明しているタイムチャート図である。
を説明しているタイムチャート図である。
第４図はディシンクロナイザー装置内のローパス・フ
ィルタを簡略化した概略図である。
ィルタを簡略化した概略図である。
発明を実施するための最良の形態 第１図はディシンクロナイザー装置10のブロック図で
ある。ディシンクロナイザー装置10は同期チャネル14か
ら同期クロック・レートで受け取るディマッピング回路
12を含んでいる。ディマッピング回路12は同期チャネル
14内にある挿し込み信号を求めるため、ペイロード・ク
ロック15とペイロード・データ16とを抽出する。ペイロ
ード・データ16はペイロード・クロック15に従ってエラ
スティック記憶回路17に記憶される。エラスティック記
憶回路17は、当該エラスティック記憶回路17内の非同期
データの深さを指示するエラスティック・ヒィル値18を
作成する。ディマッピング回路12はオーバーヘッド・ギ
ャップヒィル回路19やポインタ・ジャスティフィケーシ
ョン・リーク・アキュムレータ回路20で使用するめのビ
ット・スタッフとポインタ・ジャスティフィケーション
出力とを作成する。エラスティック記憶回路17、オーバ
ーヘッド・ギャップヒィル回路19及びポインタ・ジャス
ティフィケーション・リーク・アキュムレータ回路20の
出力は、マッピング・ジッタ除去回路21に入力し、D/A
変換器22、24及び26をそれぞれ通って、加算ノード28で
合成される。加算ノード28からの合成出力はクロック復
元用位相同期回路29に入力し、ローパス・フィルタ30で
フィルタされ、電圧制御発振器32を駆動する。電圧制御
発振器32はエラスティック記憶回路17からのペイロード
出力を同期伝送させるための出力クロック信号を作成す
る。
ある。ディシンクロナイザー装置10は同期チャネル14か
ら同期クロック・レートで受け取るディマッピング回路
12を含んでいる。ディマッピング回路12は同期チャネル
14内にある挿し込み信号を求めるため、ペイロード・ク
ロック15とペイロード・データ16とを抽出する。ペイロ
ード・データ16はペイロード・クロック15に従ってエラ
スティック記憶回路17に記憶される。エラスティック記
憶回路17は、当該エラスティック記憶回路17内の非同期
データの深さを指示するエラスティック・ヒィル値18を
作成する。ディマッピング回路12はオーバーヘッド・ギ
ャップヒィル回路19やポインタ・ジャスティフィケーシ
ョン・リーク・アキュムレータ回路20で使用するめのビ
ット・スタッフとポインタ・ジャスティフィケーション
出力とを作成する。エラスティック記憶回路17、オーバ
ーヘッド・ギャップヒィル回路19及びポインタ・ジャス
ティフィケーション・リーク・アキュムレータ回路20の
出力は、マッピング・ジッタ除去回路21に入力し、D/A
変換器22、24及び26をそれぞれ通って、加算ノード28で
合成される。加算ノード28からの合成出力はクロック復
元用位相同期回路29に入力し、ローパス・フィルタ30で
フィルタされ、電圧制御発振器32を駆動する。電圧制御
発振器32はエラスティック記憶回路17からのペイロード
出力を同期伝送させるための出力クロック信号を作成す
る。
動作中においては、ディシンクロナイザー装置10は予
め定められた間隔の間、同期チャネル14の特定数のバイ
トに影響を及ぼす。同期チャネル14の公称周波数は51.8
4MHzである。第２図は光同期ネットワーク（SONET）仕
様で定義されているように、挿し込み信号がどのように
同期チャネルの同期ペイロード・エンベロープにマッピ
ングされているかを説明している図である。同期ペイロ
ード・エンベロープは90バイトを有し、その内のトラン
スポート・オーバーヘッドが３バイト、パス・オーバー
ヘッドが１バイトそしてマッピングされた挿し込み信号
が86バイトである。９個の同期ペイロード・エンベロー
プで同期チャネル14の１フレームを構成する。挿し込み
信号はインフォメーション・ビット、固定スタッフ・ビ
ット、スタッフ・コントロール・ビット及びオーバーヘ
ッド・コントロール・ビットでマッピングされる。
め定められた間隔の間、同期チャネル14の特定数のバイ
トに影響を及ぼす。同期チャネル14の公称周波数は51.8
4MHzである。第２図は光同期ネットワーク（SONET）仕
様で定義されているように、挿し込み信号がどのように
同期チャネルの同期ペイロード・エンベロープにマッピ
ングされているかを説明している図である。同期ペイロ
ード・エンベロープは90バイトを有し、その内のトラン
スポート・オーバーヘッドが３バイト、パス・オーバー
ヘッドが１バイトそしてマッピングされた挿し込み信号
が86バイトである。９個の同期ペイロード・エンベロー
プで同期チャネル14の１フレームを構成する。挿し込み
信号はインフォメーション・ビット、固定スタッフ・ビ
ット、スタッフ・コントロール・ビット及びオーバーヘ
ッド・コントロール・ビットでマッピングされる。
ディマッピング回路12は、同期ペイロード・エンベロ
ープを抽出しそして同期ペイロード・エンベロープ内の
非同期データと挿し込み信号のクロック・レートとを抽
出することによって、同期チャネル14の情報を作成す
る。ディマッピング回路12は、非同期データを記憶する
エラスティック記憶回路17の使用のためのペイロード・
データ16と挿し込み信号のペイロード・クロック15とを
作成する。ディマッピング回路12は、また、スタッフ・
ビットと繰り返し期間中にタイミング調整が生じかた否
かを指示するポインタ・ジャスティフィケーション出力
とを用意する。
ープを抽出しそして同期ペイロード・エンベロープ内の
非同期データと挿し込み信号のクロック・レートとを抽
出することによって、同期チャネル14の情報を作成す
る。ディマッピング回路12は、非同期データを記憶する
エラスティック記憶回路17の使用のためのペイロード・
データ16と挿し込み信号のペイロード・クロック15とを
作成する。ディマッピング回路12は、また、スタッフ・
ビットと繰り返し期間中にタイミング調整が生じかた否
かを指示するポインタ・ジャスティフィケーション出力
とを用意する。
エラスティック記憶回路17は、ディマッピング回路12
からのビット数の増加や電圧制御発振器32からのビット
数の減少を受け入れるアップ・ダウン累積器である。エ
ラスティック記憶回路17は受け入れたペイロード・デー
タ・ビット数と伝送されたペイロード・データ・ビット
数との相違のランニング数を保持する。次の議論は、エ
ラスティック記憶回路17が512ビットの容量を有し、±2
56ビットの変動が可能なものと仮定する。
からのビット数の増加や電圧制御発振器32からのビット
数の減少を受け入れるアップ・ダウン累積器である。エ
ラスティック記憶回路17は受け入れたペイロード・デー
タ・ビット数と伝送されたペイロード・データ・ビット
数との相違のランニング数を保持する。次の議論は、エ
ラスティック記憶回路17が512ビットの容量を有し、±2
56ビットの変動が可能なものと仮定する。
オーバーヘッド・ギャップヒィル回路19は挿し込み信
号内にあるオーバーヘッド・ギャップの影響を計算す
る。同期チャネル14内の同期ペイロード・エンベロープ
に同期データをマッピングするに必要なオーバーヘッド
・ギャップは、エラスティック記憶回路17のエラスティ
ック・フィル値18に、瞬時の変化を引き起こす。このエ
ラスティック記憶回路17はクロック・レートに変化をも
たらすことはない。挿し込み信号とってこれらのオーバ
ーヘッド・ギャップは8KHzで生じるのが典型的であり、
クロック復元用位相同期回路29のローパス・フィルタ30
によって取り除くことができる。しかしながら、オーバ
ーヘッド・ギャップの影響を完全に除去するには、1Hz
オーダの非常に低いバンド幅の位相同期回路を必要とす
る。広いバンド幅のフィルタであればある程、その様な
低いバンド幅のフィルタより容易であり、経済的であ
る。オーバーヘッド・ギャップフィル回路19はより広い
ハンド幅のフィルタを準備する。
号内にあるオーバーヘッド・ギャップの影響を計算す
る。同期チャネル14内の同期ペイロード・エンベロープ
に同期データをマッピングするに必要なオーバーヘッド
・ギャップは、エラスティック記憶回路17のエラスティ
ック・フィル値18に、瞬時の変化を引き起こす。このエ
ラスティック記憶回路17はクロック・レートに変化をも
たらすことはない。挿し込み信号とってこれらのオーバ
ーヘッド・ギャップは8KHzで生じるのが典型的であり、
クロック復元用位相同期回路29のローパス・フィルタ30
によって取り除くことができる。しかしながら、オーバ
ーヘッド・ギャップの影響を完全に除去するには、1Hz
オーダの非常に低いバンド幅の位相同期回路を必要とす
る。広いバンド幅のフィルタであればある程、その様な
低いバンド幅のフィルタより容易であり、経済的であ
る。オーバーヘッド・ギャップフィル回路19はより広い
ハンド幅のフィルタを準備する。
オーバーヘッド・ギャップフィル回路19は、クロック
復元用位相同期回路29のローパス・フィルタ30や電圧制
御発振器32への侵入からオーバーヘッド・ギャップを効
果的に除去するギャップフィル値を作成する。クロック
復元用位相同期回路29のローパス・フィルタ30や電圧制
御発振器32にオーバーヘッド・ギャップが効いてくる前
に、エラスティック記憶回路17に対しそのオーバーヘッ
ド・ギャップの効きを除去するべく、ギャップフィル値
34はエラスティック記憶回路17のエラスティック・フィ
ル値18と結合されている。
復元用位相同期回路29のローパス・フィルタ30や電圧制
御発振器32への侵入からオーバーヘッド・ギャップを効
果的に除去するギャップフィル値を作成する。クロック
復元用位相同期回路29のローパス・フィルタ30や電圧制
御発振器32にオーバーヘッド・ギャップが効いてくる前
に、エラスティック記憶回路17に対しそのオーバーヘッ
ド・ギャップの効きを除去するべく、ギャップフィル値
34はエラスティック記憶回路17のエラスティック・フィ
ル値18と結合されている。
オーバーヘッド・ギャップフィル回路19は次の式から
ギャップフィル値を計算する。
ギャップフィル値を計算する。
gapfilln＝gapfilln-1＋（6.9・NBPI）＋BSD ＋［（207/29）・JP］−NBITS （１） ここで、gapfilln-1は前のギャップフィル値、（6.9
・NBPI）は各繰り返しで作成される同期チャネル・バイ
ト数を掛けた、同期チャネル１バイト当たりのデータ・
ビット（同期ペイロード・エンベロープにおける１バイ
ト当たりのインフォメーション・ビット＝（５＋200＋2
08＋208）/90＝6.9）の予想数、BSDはビット・スタッフ
・ポジションで発生するデータ・ビットの数、［（207/
29）・JP］はポインタ・ジャスティフィケーション・フ
ラグ（加算データ・バイトでは＋１、調整なしでは０、
スタッフ・データ・バイトでは−１）を掛けたエキスト
ラ・ポインタ・ジャスティフィケーション・バイト（差
し込み信号＝621/87＝207/29の１バイト当たりのインフ
ォメーション・ビット）のデータ・ビットの予想数、NB
ITSは繰り返し間隔の間に前記エラスティック記憶回路
に取り込まれた挿し込み非同期データの数である。
・NBPI）は各繰り返しで作成される同期チャネル・バイ
ト数を掛けた、同期チャネル１バイト当たりのデータ・
ビット（同期ペイロード・エンベロープにおける１バイ
ト当たりのインフォメーション・ビット＝（５＋200＋2
08＋208）/90＝6.9）の予想数、BSDはビット・スタッフ
・ポジションで発生するデータ・ビットの数、［（207/
29）・JP］はポインタ・ジャスティフィケーション・フ
ラグ（加算データ・バイトでは＋１、調整なしでは０、
スタッフ・データ・バイトでは−１）を掛けたエキスト
ラ・ポインタ・ジャスティフィケーション・バイト（差
し込み信号＝621/87＝207/29の１バイト当たりのインフ
ォメーション・ビット）のデータ・ビットの予想数、NB
ITSは繰り返し間隔の間に前記エラスティック記憶回路
に取り込まれた挿し込み非同期データの数である。
オーバーヘッド・ギャップフィル回路19は作成された
バイト数、発生するビット・スタッフ数及びポインタ・
ジャスティフィケーション・フラグをディマッピング回
路12から受け取る。オーバーヘッド・ギャップフィル回
路19は、インターバル内で受け取られるべきデータ・ビ
ットの平均数を決定し、実際に受け取った数を減じるこ
とによってオーバーヘッド・ギャップの影響を決定す
る。その計算値は累積位相変位を保持するための前の値
に加算される。
バイト数、発生するビット・スタッフ数及びポインタ・
ジャスティフィケーション・フラグをディマッピング回
路12から受け取る。オーバーヘッド・ギャップフィル回
路19は、インターバル内で受け取られるべきデータ・ビ
ットの平均数を決定し、実際に受け取った数を減じるこ
とによってオーバーヘッド・ギャップの影響を決定す
る。その計算値は累積位相変位を保持するための前の値
に加算される。
ビット・スタッフとポインタ・ジャスティフィケーシ
ョンとに起因するタイミング調整は、挿し込み信号のデ
ータ・ストリームにおいて瞬時の位相変位を意味し、エ
ラスティック記憶回路17のエラスティック・フィル値18
に対し瞬時変化をまた生み出す。非常に低いループのバ
ンド幅、すなわち1Hzの小数点でも小さい側がクロック
復元用位相同期回路29のローパス・フィルタ30と電圧制
御発振器31とで実現するならば、これらの瞬時の位相変
位の影響は完全に吸収され得る。非常に低いループのバ
ンド幅を有し安定性の低い電圧制御発振器の使用を避け
るならば、タイミング調整はディジタル的に取り除くこ
とができる。ポインタ・ジャスティフィケーション・リ
ーク・アキュムレータ回路20は、前のポインタ・ジャス
ティフィケーション・タイミング調整を累積することに
よってこれに対応し、エラスティック記憶回路17のエラ
スティック・フィル値18から累積値を差し引く。この様
にして、前のポインタ・ジャスティフィケーション・タ
イミング調整が、ローパス・フィルタ30と電圧制御発振
器31とのクロック復元用位相同期回路29への入力から取
り去られる。
ョンとに起因するタイミング調整は、挿し込み信号のデ
ータ・ストリームにおいて瞬時の位相変位を意味し、エ
ラスティック記憶回路17のエラスティック・フィル値18
に対し瞬時変化をまた生み出す。非常に低いループのバ
ンド幅、すなわち1Hzの小数点でも小さい側がクロック
復元用位相同期回路29のローパス・フィルタ30と電圧制
御発振器31とで実現するならば、これらの瞬時の位相変
位の影響は完全に吸収され得る。非常に低いループのバ
ンド幅を有し安定性の低い電圧制御発振器の使用を避け
るならば、タイミング調整はディジタル的に取り除くこ
とができる。ポインタ・ジャスティフィケーション・リ
ーク・アキュムレータ回路20は、前のポインタ・ジャス
ティフィケーション・タイミング調整を累積することに
よってこれに対応し、エラスティック記憶回路17のエラ
スティック・フィル値18から累積値を差し引く。この様
にして、前のポインタ・ジャスティフィケーション・タ
イミング調整が、ローパス・フィルタ30と電圧制御発振
器31とのクロック復元用位相同期回路29への入力から取
り去られる。
ポインタ・ジャスティフィケーション・リーク・アキ
ュムレータ回路20で決定された累積値36は、端数ビット
・リークと呼ばれる非常にゆっくりしたレートで減衰
し、クロック復元用位相同期回路29に位相調整を徐々に
行わせる。
ュムレータ回路20で決定された累積値36は、端数ビット
・リークと呼ばれる非常にゆっくりしたレートで減衰
し、クロック復元用位相同期回路29に位相調整を徐々に
行わせる。
繰り返し１回につきポインタ・ジャスティフィケーシ
ョン・リーク・アキュムレータ回路20で実行される式
は、次の如くである。
ョン・リーク・アキュムレータ回路20で実行される式
は、次の如くである。
PJAn＝PJAn-1−［signof（PJAn-1） ・（MIN＋abs（PJAn-1）） ・（SCALE/1024）］−（７・PJ） （２） ここで、PJAn-1は前のポインタ・ジャスティフィケー
ション累積値、MINは可変最小リーク・レイト（ここで
は10が公称値）、SCALEは加速漏れを考慮した可変係数
（1,2,4,8）、PJはポインタ・ジャスティフィケーショ
ン・フラグ（加算データ・バイトでは＋１、調整なしで
は０、スタッフ・デーダ・バイトでは−１）。
ション累積値、MINは可変最小リーク・レイト（ここで
は10が公称値）、SCALEは加速漏れを考慮した可変係数
（1,2,4,8）、PJはポインタ・ジャスティフィケーショ
ン・フラグ（加算データ・バイトでは＋１、調整なしで
は０、スタッフ・デーダ・バイトでは−１）。
MIN値、SCALE係数そして1024の除数は、１ミリ秒間隔
で漏れ計算を行うために選定される。ポインタ・ジャス
ティフィケーション・タイミング調整オポチュニィテ
ィ、すなわちPJで零以外の値を有する機会が、500マイ
クロ秒毎に１回生じる。積算PJA値は項（７・PJ）で変
換され、加算ノード28での様に、ディジタル・ロジック
の外部回路でポジティブ和が考慮される。
で漏れ計算を行うために選定される。ポインタ・ジャス
ティフィケーション・タイミング調整オポチュニィテ
ィ、すなわちPJで零以外の値を有する機会が、500マイ
クロ秒毎に１回生じる。積算PJA値は項（７・PJ）で変
換され、加算ノード28での様に、ディジタル・ロジック
の外部回路でポジティブ和が考慮される。
D/A変換器22は、エラスティック記憶回路17用書き込
みアドレスのMBS（最上位ビット）の周波数を２で割
り、そしてこの結果を、２で割られたエラスティック記
憶回路17用読み出しアドレスのLBS（最下位ビット）と
排他的オアをとることによって、エラスティック記憶回
路17のエラスティック・フィル値18をアナログに変換す
る。512ビットの容量サイズを有するエラスティック記
憶回路17では、MBSは11.44秒（512ビットのエラスティ
ック記憶回路の容量では電圧制御発振器32の公称中心周
波数は44.736MHzk）毎に１回状態を変える。エラスティ
ック記憶回路17のエラスティック・フィル値18をさらに
頻繁に測定するには、そのアドレスのLBSを使用する強
化モードを実行することである。この強化モードは、MB
Sの状態変化の間にエラスティック記憶回路17のエラス
ティック・フィル値18に応じ、臨時のスピードアップ又
はスローダウンの変化を挿入する。この強化モードは位
相オフセットを小さくするダイナミック・レンジをより
小さくするためのより大きいゲインを用意するので、位
相同期回路の初期化の間は強化モードを不能にしておく
ことが望ましい。図３はD/A変換器22の動作で強化モー
ドの実行となったときのスピードアップ又はスローダウ
ンの変化のタイムチャート図を示している。
みアドレスのMBS（最上位ビット）の周波数を２で割
り、そしてこの結果を、２で割られたエラスティック記
憶回路17用読み出しアドレスのLBS（最下位ビット）と
排他的オアをとることによって、エラスティック記憶回
路17のエラスティック・フィル値18をアナログに変換す
る。512ビットの容量サイズを有するエラスティック記
憶回路17では、MBSは11.44秒（512ビットのエラスティ
ック記憶回路の容量では電圧制御発振器32の公称中心周
波数は44.736MHzk）毎に１回状態を変える。エラスティ
ック記憶回路17のエラスティック・フィル値18をさらに
頻繁に測定するには、そのアドレスのLBSを使用する強
化モードを実行することである。この強化モードは、MB
Sの状態変化の間にエラスティック記憶回路17のエラス
ティック・フィル値18に応じ、臨時のスピードアップ又
はスローダウンの変化を挿入する。この強化モードは位
相オフセットを小さくするダイナミック・レンジをより
小さくするためのより大きいゲインを用意するので、位
相同期回路の初期化の間は強化モードを不能にしておく
ことが望ましい。図３はD/A変換器22の動作で強化モー
ドの実行となったときのスピードアップ又はスローダウ
ンの変化のタイムチャート図を示している。
D/A変換器24はオーバーヘッド・ギャップフィル回路1
9のギャップフィル値34を含むパルス幅変調出力を作成
する。ギャップフィル値34は3.086秒毎に１回、すなわ
ち同期チャネルの20バイト毎にD/A変換器24で作成され
る。D/A変換器26は累積値36を含むパルス幅変調出力を
ポインタ・ジャスティフィケーション・リーク・アキュ
ムレータ回路20から作成する。累積値36は１ミリ秒毎に
１回D/A変換器26で作成される。
9のギャップフィル値34を含むパルス幅変調出力を作成
する。ギャップフィル値34は3.086秒毎に１回、すなわ
ち同期チャネルの20バイト毎にD/A変換器24で作成され
る。D/A変換器26は累積値36を含むパルス幅変調出力を
ポインタ・ジャスティフィケーション・リーク・アキュ
ムレータ回路20から作成する。累積値36は１ミリ秒毎に
１回D/A変換器26で作成される。
図４はローパス・フィルタ30の簡略図を示している。
ローパス・フィルタ30はエラスティック・フィル値18、
累積値36及びギャップフィル値34にそれぞれ関連する抵
抗R1、R3及びR4を有し、これらの値は加算ノード28に関
連付けられている。抵抗R2、容量Ｃ及び演算増幅器38の
部品でローパス・フィルタ30を構成している。３つの入
力抵抗R1、R3及びR4は加算ノード28の加算機能を発揮す
ると共に、ループのバンド幅ωｎを定める一因ともなっ
ている。ローパス・フィルタ30と電圧制御発振器31との
クロック復元用位相同期回路29は、ローパス・フィルタ
の伝達関数で定義される従来から用いられた伝統的な２
次形位相同期ループである。
ローパス・フィルタ30はエラスティック・フィル値18、
累積値36及びギャップフィル値34にそれぞれ関連する抵
抗R1、R3及びR4を有し、これらの値は加算ノード28に関
連付けられている。抵抗R2、容量Ｃ及び演算増幅器38の
部品でローパス・フィルタ30を構成している。３つの入
力抵抗R1、R3及びR4は加算ノード28の加算機能を発揮す
ると共に、ループのバンド幅ωｎを定める一因ともなっ
ている。ローパス・フィルタ30と電圧制御発振器31との
クロック復元用位相同期回路29は、ローパス・フィルタ
の伝達関数で定義される従来から用いられた伝統的な２
次形位相同期ループである。
Ｆ（ｓ）＝（１＋sT2）/sT1 （３） そしてオープン・ループの伝達関数は Ｇ（ｓ）＝KdF（ｓ）K0（1/s） ＝（２ζωns＋ωn 2）/s2 （４） そしてクローズ・ループの伝達関数は Ｈ（ｓ）＝（２ζωns＋ωn 2）／（s2＋２ζωns＋ω
n 2） （５） ここでT1＝ループの時定数R1・Ｃ 単位は秒、T2＝ルー
プの時定数R2・Ｃ 単位は秒、Kdは位相検出器のゲイン
単位はボルト／サイクル、R1は抵抗 単位はオーム、
R2は抵抗 単位はオーム、Ｃは容量 単位はファラッ
ド、K0は電圧制御発振器のゲイン・ファクタ 単位はヘ
ルツ・ボルト、F0は電圧制御発振器の中心周波数 単位
はヘルツ、KAはループゲインと同等のKd・K0 単位はボ
ルト／サイクル、ωｎはクローズド・ループの固有周波
数であるT1で割ったKAの平方根と同等 単位はラジアン
／秒、LDRはループのダンピング率である２で割ったωn
T2と同等。
n 2） （５） ここでT1＝ループの時定数R1・Ｃ 単位は秒、T2＝ルー
プの時定数R2・Ｃ 単位は秒、Kdは位相検出器のゲイン
単位はボルト／サイクル、R1は抵抗 単位はオーム、
R2は抵抗 単位はオーム、Ｃは容量 単位はファラッ
ド、K0は電圧制御発振器のゲイン・ファクタ 単位はヘ
ルツ・ボルト、F0は電圧制御発振器の中心周波数 単位
はヘルツ、KAはループゲインと同等のKd・K0 単位はボ
ルト／サイクル、ωｎはクローズド・ループの固有周波
数であるT1で割ったKAの平方根と同等 単位はラジアン
／秒、LDRはループのダンピング率である２で割ったωn
T2と同等。
抵抗R3は抵抗R1と同等値である。抵抗R4の値は抵抗R
1、R3及びR4にそれぞれに流れる電流値の和と同等の電
流値になるように決定される。ギャップフィル値34は、
エラスティック記憶回路17のエラスティック・フィル値
18とタイミング調整の累積値36とを結合させるため、当
該ギャップフィル値34が新たに計算される毎にパルス幅
変調される。12ビット幅（大きさが11ビットで極性が１
ビット）を有するオーバーヘッド・ギャップフィル回路
19では、７個のMSBが同期チャネルの51.84MHzのクロッ
クを用いて使用され、パルス幅変調器は、インターバル
において、160カウントの内の128カウントにスケールさ
れる。エラスティック記憶回路17のエラスティック・フ
ィル値18は、256のフルスケール値では2.5ボルトの電圧
幅を有し、ビット当たり2.5/256ボルトである。ギャッ
プフィル値34は2048/29のフルスケール値では（128/25
6）・2.5＝２ボルトの電圧幅を有し、ビット当たり29/1
024ボルトである。加算ノード28にビット当たり同等の
入力電流を流すためには、（2.5/256）/R1は（29/102
4）/R4と等しくなければならない。それ故、R4＝（29/1
0）・R1である。表１は選択されたループ・パラメータ
の代表値を示している。
1、R3及びR4にそれぞれに流れる電流値の和と同等の電
流値になるように決定される。ギャップフィル値34は、
エラスティック記憶回路17のエラスティック・フィル値
18とタイミング調整の累積値36とを結合させるため、当
該ギャップフィル値34が新たに計算される毎にパルス幅
変調される。12ビット幅（大きさが11ビットで極性が１
ビット）を有するオーバーヘッド・ギャップフィル回路
19では、７個のMSBが同期チャネルの51.84MHzのクロッ
クを用いて使用され、パルス幅変調器は、インターバル
において、160カウントの内の128カウントにスケールさ
れる。エラスティック記憶回路17のエラスティック・フ
ィル値18は、256のフルスケール値では2.5ボルトの電圧
幅を有し、ビット当たり2.5/256ボルトである。ギャッ
プフィル値34は2048/29のフルスケール値では（128/25
6）・2.5＝２ボルトの電圧幅を有し、ビット当たり29/1
024ボルトである。加算ノード28にビット当たり同等の
入力電流を流すためには、（2.5/256）/R1は（29/102
4）/R4と等しくなければならない。それ故、R4＝（29/1
0）・R1である。表１は選択されたループ・パラメータ
の代表値を示している。
或るパラメータのための特定値が示されているが、割
合R4/R1＝2.9を除いていずれもパラメータの許容誤差の
限界を示すものではない。
合R4/R1＝2.9を除いていずれもパラメータの許容誤差の
限界を示すものではない。
ディシンクロナイザー装置10は３つの異なる発生源か
ら出力ジッタを発生させる。すなわちオーバーヘッド・
ギャップによるマッピング・ジッタ、ビット・スタッフ
イング・オポチュニティによって生成されるウエイティ
ング・タイム・ジッタ、及びポインタ・ジャスティフィ
ケーションによって生成されるジッタである。オーバー
ヘッド・ギャップフィル回路19は、オーバーヘッド・ギ
ャップの影響を考慮しそしてディシンクロナイザー装置
10の出力からなるマッピング・ジッタを除去するように
ギャップフィル値34を決定する。同様に、ポインタ・ジ
ャスティフィケーション・リーク・アキュムレータ回路
20は、累積値36を決定し、端数のビット漏れはクロック
復元用位相同期回路29に、ディシンクロナイザー装置10
の出力に現れるポインタ・ジャスティフィケーション・
ジッタの影響を減少させるべく徐々に位相調整をさせる
ようにしている。ポインタ・ジャスティフィケーション
・リーク・アキュムレータ回路20はまた、式２でビット
・スタッフの増加を含むことによるウエイティング・タ
イム・ジッタを考慮している。ビット・スタッフの増加
を考慮した新たな式は次のとおりである。
ら出力ジッタを発生させる。すなわちオーバーヘッド・
ギャップによるマッピング・ジッタ、ビット・スタッフ
イング・オポチュニティによって生成されるウエイティ
ング・タイム・ジッタ、及びポインタ・ジャスティフィ
ケーションによって生成されるジッタである。オーバー
ヘッド・ギャップフィル回路19は、オーバーヘッド・ギ
ャップの影響を考慮しそしてディシンクロナイザー装置
10の出力からなるマッピング・ジッタを除去するように
ギャップフィル値34を決定する。同様に、ポインタ・ジ
ャスティフィケーション・リーク・アキュムレータ回路
20は、累積値36を決定し、端数のビット漏れはクロック
復元用位相同期回路29に、ディシンクロナイザー装置10
の出力に現れるポインタ・ジャスティフィケーション・
ジッタの影響を減少させるべく徐々に位相調整をさせる
ようにしている。ポインタ・ジャスティフィケーション
・リーク・アキュムレータ回路20はまた、式２でビット
・スタッフの増加を含むことによるウエイティング・タ
イム・ジッタを考慮している。ビット・スタッフの増加
を考慮した新たな式は次のとおりである。
PJAn＝PJAn-1−［signof（PJAn-1） ・（Min＋abs（PJAn-1）） ・（SCALE/1024）］−（７・PJ）−BSA （６） ここで、BSAは、2/3の公称スタッフ率（BSAはスタッ
フイング・オポチュニティでデータ・ビットのときは＋
2/3、スタッフイング・オポチュニティがなしでは０、
スタッイング・オポチュニティでスタッフ・ビットのと
きは−2/3）から変化を指示するビット・スタッフ調整
値である。
フイング・オポチュニティでデータ・ビットのときは＋
2/3、スタッフイング・オポチュニティがなしでは０、
スタッイング・オポチュニティでスタッフ・ビットのと
きは−2/3）から変化を指示するビット・スタッフ調整
値である。
累積値の端数のビット漏れはまた、ポインタ・ジャス
ティフィケーション・リーク・アキュムレータ回路20の
ための式へこの強化された追加項を通じ、ビット・スタ
ッフとなることにより、ウエイティング・タイム・ジッ
タを減少させる。要するに、ディシンクロナイザー装置
は、同期チャネルにマッピングされた挿し込み信号のオ
ーバーヘッド・ギャップを計算することによって、その
出力のマッピング・ジッタを除去する。これらのオーバ
ーヘッド・ギャップはエラスティック記憶回路のエラス
ティック・フィル値に瞬時変化を引き起こす。この瞬時
変化はペイロード出力に伝わり、マッピング・ジッタと
なる。オーバーヘッド・ギャップフィル回路は、オーバ
ーヘッド・ギャップのためのギャップフィル値を計算す
るディマッピング回路からのビット・スタッフ出力、ポ
インタ・ジャスティフィケーション及びデータ出力を作
用する。ローパス・フィルタと電圧制御発振器とのクロ
ック復元用位相同期回路に入り込みからオーバーヘッド
・ギャップによる瞬時変化を除去するため、ギャップフ
ィル値はエラスティック記憶回路のエラスティック・フ
ィル値に加算される。ビット・スタッフィングの動作や
ポインタ・ジャスティフィケーションからのジッタは、
クロック復元用位相同期回路のローパス・フィルタと電
圧制御発振器との動作に優先し、エラスティック記憶回
路のエラスティック・フィル値からポインタ・ジャステ
ィフィケーション・リーク・アキュムレータ回路によっ
て決定された累積値を除去することによって減少する。
ティフィケーション・リーク・アキュムレータ回路20の
ための式へこの強化された追加項を通じ、ビット・スタ
ッフとなることにより、ウエイティング・タイム・ジッ
タを減少させる。要するに、ディシンクロナイザー装置
は、同期チャネルにマッピングされた挿し込み信号のオ
ーバーヘッド・ギャップを計算することによって、その
出力のマッピング・ジッタを除去する。これらのオーバ
ーヘッド・ギャップはエラスティック記憶回路のエラス
ティック・フィル値に瞬時変化を引き起こす。この瞬時
変化はペイロード出力に伝わり、マッピング・ジッタと
なる。オーバーヘッド・ギャップフィル回路は、オーバ
ーヘッド・ギャップのためのギャップフィル値を計算す
るディマッピング回路からのビット・スタッフ出力、ポ
インタ・ジャスティフィケーション及びデータ出力を作
用する。ローパス・フィルタと電圧制御発振器とのクロ
ック復元用位相同期回路に入り込みからオーバーヘッド
・ギャップによる瞬時変化を除去するため、ギャップフ
ィル値はエラスティック記憶回路のエラスティック・フ
ィル値に加算される。ビット・スタッフィングの動作や
ポインタ・ジャスティフィケーションからのジッタは、
クロック復元用位相同期回路のローパス・フィルタと電
圧制御発振器との動作に優先し、エラスティック記憶回
路のエラスティック・フィル値からポインタ・ジャステ
ィフィケーション・リーク・アキュムレータ回路によっ
て決定された累積値を除去することによって減少する。
このことから、本発明によれば、前述の利点を満たし
たマッピング・ジッタ除去装置及び方法を提供している
ことは明らかである。実施態様を詳細に記述してきた
が、この範囲での各種の変更、置換、改造をすることが
できるものであることを理解されるべきである。例え
ば、特定の数値やタイミング間隔を議論してきたが、そ
の数値やタイミング間隔を変えて使用することができ、
そのとき同様の効果を奏する。更に、加算回路21の実施
態様としてアナログ加算をディジタル的に実施するする
ことができる。次の特許請求の範囲で明らかにされてい
るように、本発明の精神や範囲から逸脱しない限り、当
該技術分野の当業者がなしえる他の変更も本発明に含ま
れる。
たマッピング・ジッタ除去装置及び方法を提供している
ことは明らかである。実施態様を詳細に記述してきた
が、この範囲での各種の変更、置換、改造をすることが
できるものであることを理解されるべきである。例え
ば、特定の数値やタイミング間隔を議論してきたが、そ
の数値やタイミング間隔を変えて使用することができ、
そのとき同様の効果を奏する。更に、加算回路21の実施
態様としてアナログ加算をディジタル的に実施するする
ことができる。次の特許請求の範囲で明らかにされてい
るように、本発明の精神や範囲から逸脱しない限り、当
該技術分野の当業者がなしえる他の変更も本発明に含ま
れる。
産業上の利用の可能性 本発明の装置及び方法は、従来からの伝統的に用いら
れているディシンクロナイザー装置以上の技術的利点を
有し、電気通信網、特に広くATM技術一般に利用できる
ものである。
れているディシンクロナイザー装置以上の技術的利点を
有し、電気通信網、特に広くATM技術一般に利用できる
ものである。
フロントページの続き (56)参考文献 特開 平４−234239（ＪＰ，Ａ) 特開 平５−211537（ＪＰ，Ａ) 特開 平５−219037（ＪＰ，Ａ) 特開 平３−217135（ＪＰ，Ａ) 特開 平４−68625（ＪＰ，Ａ) 特開 平５−48561（ＪＰ，Ａ) 特開 平６−120934（ＪＰ，Ａ) 特開 平６−326694（ＪＰ，Ａ) 欧州特許出願公開549125（ＥＰ，Ａ １) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 7/00 H04J 3/06 H04L 7/033
Claims (5)
- 【請求項１】同期チャネルから受けた非同期データを読
み出すディマッピング回路と、 前記ディマッピング回路からの前記非同期データを記憶
するエラスティック記憶回路と、 前記非同期データ内のオーバーヘッド・ギャップに応じ
て前記エラスティック記憶回路のフィル・レベル内の瞬
時変化を決定するオーバーヘッド・ギャップフィル回路
と、 前記エラスティック記憶回路の前記フィル・レベルに応
じて前記瞬時変化を除去するマッピング・ジッタ除去回
路と、 前記瞬時変化の除去に応じ、前記エラスティック記憶回
路から前記非同期データを伝送するように動作可能なク
ロック信号を生成するクロック復元回路と、 を備えたディシンクロナイザー。 - 【請求項２】同期チャネルから受けた非同期データを読
み出すディマッピング回路と、 前記ディマッピング回路からの前記非同期データを記憶
するエラスティック記憶回路と、 前記非同期データ内のオーバーヘッド・ギャップに応じ
て前記エラスティック記憶回路のフィル・レベル内の瞬
時変化を決定するオーバーヘッド・ギャップフィル回路
と、 前記エラスティック記憶回路の前記フィル・レベルに応
じて前記瞬時変化を除去するマッピング・ジッタ除去回
路と、 前記瞬時変化の除去に応じ、前記エラスティック記憶回
路から前記非同期データを伝送するように動作可能なク
ロック信号を生成するクロック復元回路と、 を備え、 前記ディマッピング回路は、前記同期チャネルの伝送の
ため前記非同期データに対して作成されたビット・スタ
ッフとポインタ・ジャスティフィケーションとを指示す
るタイミング調整信号を生成し、前記オーバーヘッド・
ギャップフィル回路は、前記瞬時変化を決定するため前
記タイミング調整信号を処理するようにして成るディシ
ンクロナイザー。 - 【請求項３】同期チャネルから受けた非同期データを読
み出すディマッピング回路と、 前記ディマッピング回路からの前記非同期データを記憶
するエラスティック記憶回路と、 前記非同期データ内のオーバーヘッド・ギャップに応じ
て前記エラスティック記憶回路内の瞬時変化を決定する
オーバーヘッド・ギャップフィル回路と、 前記エラスティック記憶回路から前記瞬時変化を除去す
るマッピング・ジッタ除去回路と、 前記瞬時変化の除去に応じ、前記エラスティック記憶回
路から前記非同期データを伝送するように動作可能なク
ロック信号を生成するクロック復元回路と、 ポインタ・ジャスティフィケーション・タイミング調整
を累積するためのポインタ・ジャスティフィケーション
・リーク・アキュムレータ回路と、 を備え、 前記マッピング・ジッタ除去回路は、前記非同期データ
から前記ポインタ・ジャスティフィケーション・タイミ
ング調整を徐々に除去し、 前記ポインタ・ジャスティフィケーション・リーク・ア
キュムレータ回路は、前記ディマッピング回路からビッ
ト・スタッフ・タイミング調整を受け、前記マッピング
・ジッタ除去回路は、前記エラスティック記憶回路から
前記ビット・スタッフ・タイミング調整を徐々に除去す
るようにして成るディシンクロナイザー。 - 【請求項４】同期チャネルから受けた非同期データを読
み出すディマッピング回路であって、ビット・スタッフ
とポインタ・ジャスティフィケーション・タイミング調
整信号とを生成するディマッピング回路と、 前記ディマッピング回路からの前記非同期データを記憶
するエラスティック記憶回路であって、当該エラスティ
ック記憶回路に記憶された前記非同期データの深さを指
示するエラスティック・フィル値を生成するエラスティ
ック記憶回路と、 前記ビット・スタッフとポインタ・ジャスティフィケー
ション・タイミング調整信号とに応じ、前記非同期デー
タ内のオーバーヘッド・ギャップによって惹起される、
前記エラスティック記憶回路の前記エラスティック・フ
ィル値の瞬時変化を指示するギャップフィル値を決定す
るオーバーヘッド・ギャップフィル回路と、 前エラスティック・フィル値に瞬時変化を惹起するマッ
ピング・ジッタを除去するため、前記ギャップフィル値
を前記エラスティック・フィル値と結合させるためのジ
ッタ除去回路であって、前記ギャップフィル値と前記エ
ラスティック・フィル値との結合値を生成するジッタ除
去回路と、 前記結合値に応じ、マッピング・ジッタを発生させるこ
となく前記エラスティック記憶回路から前記非同期デー
タを伝送するように動作可能なクロック信号を生成する
クロック復元回路と、 を備えたディシンクロナイザー。 - 【請求項５】同期チャネルから受けた非同期データを読
み出すディマッピング回路であって、ビット・スタッフ
とポインタ・ジャスティフィケーション・タイミング調
整信号とを生成するディマッピング回路と、 前記ディマッピング回路からの前記非同期データを記憶
するエラスティック記憶回路であって、当該エラスティ
ック記憶回路に記憶された前記非同期データの深さを指
示するエラスティック・フィル値を生成するエラスティ
ック記憶回路と、 前記ビット・スタッフとポインタ・ジャスティフィケー
ション・タイミング調整信号とに応じ、前記非同期デー
タ内のオーバーヘッド・ギャップによって惹起される、
前記エラスティック記憶回路の前記エラスティック・フ
ィル値の瞬時変化を指示するギャップフィル値を決定す
るオーバーヘッド・ギャップフィル回路と、 前エラスティック・フィル値に瞬時変化を惹起するマッ
ピング・ジッタを除去するため、前記ギャップフィル値
を前記エラスティック・フィル値と結合させるためのジ
ッタ除去回路であって、前記ギャップフィル値と前記エ
ラスティック・フィル値との結合値を生成するジッタ除
去回路と、 前記結合値に応じ、マッピング・ジッタを発生させるこ
となく前記エラスティック記憶回路から前記非同期デー
タを伝送するように動作可能なクロック信号を生成する
クロック復元回路と、 を備え、 前記オーバーヘッド・ギャップフィル回路は次の式から
ギャップフィル値を決定するようにして成るディシンク
ロナイザー。 gapfilln＝gapfilln-1＋（6.9・NBPI）＋ BSD＋［（207/29）・PJ］−NBITS ［ここで、gapfilln-1は前のギャップフィル値、 6.9・NBPIは各繰り返しで作成される同期チャネル・バ
イト数を掛けた、同期チャネル１バイト当たりのデータ
・ビット（同期ペイロード・エンベロープにおける１バ
イト当たりのインフォメーション・ビット＝（５＋200
＋208＋208）/90＝6.9）の予想数、 BSDはビット・スタッフ・ポジションで発生するデータ
・ビットの数、 ［（207/29）・PJ］はポインタ・ジャスティフィケーシ
ョン・フラグ（加算データ・バイトでは＋１、調整なし
では０、スタッフ・データ・バイトでは−１）を掛けた
エキストラ・ポインタ・ジャスティフィケーション・バ
イト（挿し込み信号＝621/87＝207/29の１バイト当たり
のインフォメーション・ビット）のデータ・ビットの予
想数、 NBITSは繰り返し間隔の間に前記エラスティック記憶回
路に取り込まれた挿し込み非同期データビットの数であ
る。］
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/158,967 | 1993-11-29 | ||
| US08/158,967 US5457717A (en) | 1993-11-29 | 1993-11-29 | Apparatus and method for eliminating mapping jitter |
| PCT/US1994/013601 WO1995015042A1 (en) | 1993-11-29 | 1994-11-28 | Apparatus and method for eliminating mapping jitter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09505705A JPH09505705A (ja) | 1997-06-03 |
| JP3303110B2 true JP3303110B2 (ja) | 2002-07-15 |
Family
ID=22570512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51525195A Expired - Lifetime JP3303110B2 (ja) | 1993-11-29 | 1994-11-28 | ディシンクロナイザー及びマッピング・ジッタ除去方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5457717A (ja) |
| EP (1) | EP0732015A4 (ja) |
| JP (1) | JP3303110B2 (ja) |
| CA (1) | CA2177264A1 (ja) |
| WO (1) | WO1995015042A1 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FI95636C (fi) * | 1992-02-14 | 1996-02-26 | Nokia Telecommunications Oy | Desynkronisaattori ja menetelmä osoitinvärinän vaimentamiseksi desynkronisaattorissa |
| GB9323187D0 (en) * | 1993-11-10 | 1994-01-05 | Northern Telecom Ltd | Pointer justification even leak control |
| ES2102938B1 (es) * | 1994-03-28 | 1998-04-16 | Alcatel Standard Electrica | Sistema de reduccion de fluctuaciones de fase en demultiplexores digitales. |
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