JPH09503629A - フェーズロックループのノイズ耐性を拡大する方法と、その方法を実施する装置 - Google Patents

Abstract

(57)【要約】 コンパレータ（９）と、フェーズロックループ上の前記コンパレータの作用を抑制するための装置（１４）とを含むフェーズロックループのノイズ耐性を拡大するための方法。この方法は、フェーズロックループ入力信号から得られる第１時間ウィンドウと、ループリターン信号から得られる第２時間ウィンドウとの交差から結果として得られる主時間ウィンドウの間は前記抑制がキャンセルされることを特徴としている。本発明はビデオの分野において有益である。

Description

【発明の詳細な説明】 フェーズロックループのノイズ耐性を拡大する方法と、その方法を実施する装置 本発明は、テレビ信号処理の分野において用いられるフェーズロックループの、 特に同期化信号の周波数上にロッキングするときの、ノイズ耐性を拡大する方法 に関する。本発明はまた、フェーズロックループを含む、そして前記方法を実施 する装置にも関する。 本発明は、集積回路として、特にMOS技術によって、さらに特定化すれば、CMO S技術において、製造されるフェーズロックループを特に意図している。 一般的なフェーズロックループの機能図が第１図に示されている。従来技術の この特定の例によれば、PLLは、コンポジットビデオベースバンド信号、CVBSか らの同期化抽出１によって得られた同期化パルスを含む基準信号を受け取る。 フェーズコンパレータ２は、その入力の一方において、こうして抽出された同 期を受け取る。電圧制御発振器（またはVCO）４と同様、フイルタ３はフェーズ コンパレータ２と直列に接続されている。VCOの出力は、フェーズコンパレータ ２の別の入力上にロックバックされる。リターンループは、５で参照される、N だけの周波数デバイダを含んでいる。 この装置がロックされているとき、フェーズコンパレータ２の入力信号は、同 相であり、フィルタ３上の電圧は変化せず、そしてVCOの出力周波数は一定であ る。この周波数は、同期化の周波数のN倍の周波数に等しい。エクストラクタ１ からくる同期化信号（基準信号）の位相においてジャンプがあった場合には、前 記同期化信号およびループバック信号はもはや同相ではあり得ない。そしてコン パレータはフィルタ３上の電圧をせ、そしてその結果VCO４の入力における電圧 を、変化させる。次に、後者の出力周波数が、フェーズコンパレータ２の２つの 入力信号が同相に戻るような方法で変化する。 第２a図は、エラー同期化パルスが得られるような可能性のある２つの欠陥６ および７を含む、CVBS信号の一例を示している。このような雑音のあるCVBS信号 は実際に、例えばビデオレコーダの出力において、起こり得るものである。 第２b図は、第２a図によって表されたCVBS信号から同期化エクストラクタ１に よって得られる信号を表している。欠陥６はストレーパルス６aを作りだし、一 方欠陥７はパルスを生じさせていない。両方の場合において、PLLループのアン ロックが存在する。 こうして、PLLループの出力周波数は変化しがちになる。後者は以下の３つの 場合において特に面倒なものとなり得る。 −VCO４のゲインが高いとき、前記VCOの入力における電圧に小さな変化があっ たとしても、出力周波数における変化は大きい。 −フェーズコンパレータ３が、以下に説明されるようなロジック出力を持つフ ェーズ周波数検出器(PFD)を含むとき、入力における小さなフェーズジャンプは これをトリップオーバーさせることになる。PFD出力のハイ状態とロー状態との 間には、漸次的移行は存在しない。VCO４の高ゲインの場合においては、このこ とは出力周波数の速い変化（ジッタ）を生じさせる。 −出力周波数がディジタル回路を駆動するとき、前記周波数におけるわずかな 変化でさえ機能不良を生じさせ得る。 そのような欠陥は、例えばCMOS型の回路のような、集積回路において特に生じ やすい。 本発明の課題は、普通の品質のCVBS信号によるフェーズロックループのアンロ ックを回避することである。その結果、本発明の１つの目的は、フェーズロック ループのノイズ耐性を拡大することであり、そしてフェーズロックループの出力 周波数の速い変化または「ジッタ」を最小とすることである。 本発明の主体は、フェーズロックループのノイズ耐性を拡大する方法であり、 前記フェーズロックループはコンパレータと、そして前記フェーズロックループ 上のコンパレータの作用を抑制するための装置と、を 含み、前記方法は、前記抑制が、フェーズロックループの入力信号から得られる 第１時間ウィンドウの、およびループリターン信号から得られる第２時間ウィン ドウの、交差から結果として得られる主時間ウィンドウの過程内において作られ ることを特徴とする。 以下においては、述語「基準信号」はその周波数にPLLループをロックさせる ことが望ましい信号を指している。そのためこれは、前記ループのコンパレータ に送られる信号に関係する。 述語「入力信号」は、前記基準信号を得るために提供される信号を指している 。 １つの特定な実施例によれば、前記基準信号は前記入力信号から抽出されたパ ルスから、再整形によって、得られたストローブを含んでいる。 １つの特定な実施例によれば、前記第１ウィンドウはフェーズロックループの 入力信号のパルスによってトリガーされる。 １つの特定な実施例によれば、第１ウィンドウは、入力信号内にパルスが存在 している時にコンパレータの作用を可能とさせる目的を有している。 １つの特定の実施例によれば、コンパレータは入力信号から抽出されたパルス から得られるストローブを含む基準信号を受け取る。 １つの特定な実施例によれば、前記ウィンドウは、入力信号のパルスから得ら れたストローブによって物 理的に表現され、時間的に見れば、アナログウィンドウのストローブはコンパレ ータに送られる基準信号の相当するストローブのアクティブエッジに重なってい る。 １つの特定な実施例によれば、第１ウィンドウに相当する信号入力信号のパル スが第１電圧スレッショールドを越えたときのストローブを含んでいる。 １つの特定な実施例によれば、基準信号は、入力信号のパルスが第１電圧スレ ッショールドをピークパルス電圧との間に設定される第２電圧スレッショールド を越えた時のストローブを含んでいる。 １つの特定の実施例によれば、前記第２ウインドウは、ループリターン信号の アクティブエッジの周囲においてのみコンパレータの作用を可能とする。 １つの特定の実施例によれば、フェーズロックループは、そのリターンループ 内に周波数デバイダを含み、前記デバイダはフェーズロックループの出力パルス を計数するN段カウンタを含み、前記デバイダは、コンパレータに送られるルー プリターン信号を発生する。 １つの特定の実施例によれば、前記第２ウィンドウはループリターン信号のア クティブエッジを規定するデバイダのx段前およびy段後の移行の間にのみコンパ レータの作用を可能とする。 １つの特定な実施例によれば、第２ウィンドウに相 当する信号の抑制作用は、フェーズロックループがロックされているときにのみ 実行される。 １つの特定の実施例によれば、ロック状態は、入力信号がら抽出されたnの連 続するパルスに関して基準信号の相当するアクティブエッジが第２ウィンドウの 中にある時に、真状態にセットされるブール変数(MUTE)によって規定される。 １つの特定の実施例によれば、前記ブール変数(MUTE)は、入力信号から抽出さ れたnの連続するパルスに関して、基準信号の相当するアクティブエッジが第２ ウィンドウの中にある時に、偽状態にセットされる。 １つの特定な実施例によれば、主時間ウィンドウに相当する信号は、第１ウィ ンドウに相当する信号と第２ウィンドウに相当する信号の論理「アンド」から結 果として得られる。 本発明のさらに別の主体は、フェーズロックループを含む、そして本発明によ る方法を実行する装置であり、前記装置は、その間にコンパレータが前記フェー ズロックループの出力周波数上に作用することができる主時間ウィンドウを想像 するための装置を含み、前記コンパレータは、その出力がループフィルタをチャ ージするチャージポンプ回路のトランジスタを制御する、位相および／または周 波数コンパレータであり、コンパレータの出力は前記時間ウィンドウの外側では 作用しないことを特徴とする。 本発明による装置の１つの特定の実施例によれば、主時間ウィンドウを得るた めの装置はスルーレート制御される増幅器を含む第１時間ウィンドウを得るため の装置を含んでおり、スルーレート制御される増幅器の出力は、その一方の接続 点がコンパレータの負入力に前記ピーク値の望ましいパーセンテージを供給する 抵抗器ブリッジに給電するピーク検出器に接続され、前記コンパレータの正入力 は、増幅器の出力に接続され、前記コンパレータの出力は前記第１ウィンドウを 表す信号を供給する。 本発明の別の利点および特徴は、添付図面によって描かれる非制限的な望まし い実施例の説明を通して明らかになり、 第１図は、すでに説明された、公知の型式のフェーズロックループの機能を表 すであり、 第２図は、すでに説明されている公知のフェーズロックループ内に存在する２ つの信号を表す図であり、 第２a図は、CVBS入力信号を表す図であり、 第２b図は、基準信号として働く、抽出後の同期化信号を表す図であり、 第３図は、本発明による方法を実行するフェーズロックループの機能図であり 、 第４図は、入力信号から抽出された同期化パルスからアナログウィンドウを発 生する原理を描いた図であり、 第４a図は、入力信号から抽出された同期化信号を表す図であり、 第４b図は、相当するアナログウィンドウを表す図であり、そして 第４c図は、コンパレータに送られる基準信号の相当するストローブを表す図 であり、 第５図は、入力信号から抽出された同期化パルスからアナログウィンドウおよ び基準信号を得るための回路の機能図であり、 第６図は、本発明による装置に設けられるフェーズロックループ内に存在する 種々の信号を表す図であり、 第６a図は、CVBS入力信号を表す図であり、 第６b図は、コンパレータに送られる基準信号を表す図であり、 第６c図は、関連するアナログウィンドウを表す図であり、 第６d図は、関連するディジタルウィンドウを表す図であり、 第６e図は、アナログおよびディジタルウィンドウから結果として得られる比 較時間ウィンドウを表す図であり、 第７図は、本発明の特定の実施例によるコンパレータを表す図であり、 第８図は、デイジタルウィンドウを得る原理を表す 図である。 以下に説明される特定の実施例によれば、入力師恩号は、コンポジットビデオ ベースバンド信号であり、ここから抽出回路は同期化パルスを抽出し、その周波 数にフェーズロックループがロックすることが望まれる。 以下においては、基準信号と同様、種々の時間ウィンドウに相当する信号は論 理信号であり、一方入力信号(CVBS)および抽出された同期化信号はアナログ信号 である。 本発明によるノイズ耐性を拡大するための方法を実行するフェーズロックルー プは、一方では、入力信号から同期化信号を抽出する、そして他方ではPLLルー プのコンパレータのために意図されたアナログウィンドウおよび基準信号を得る ための、機能を持つ回路８を含んでおり、抽出された同期化パルスはそれらを得 るために用いられる。回路８は、入力としてCVBS基準信号を受け取る。本発明に よる装置に設けられるループはさらに、その入力において２つの信号におけるフ ェーズおよび／または周波数差異に関連する電圧を供給するフェーズコンパレー タ９を含んでいる。 好都合なことに、第７図に描かれている、フェーズコンパレータ９は、チャー ジポンプ２３が続いている周波数−位相検出器２２を含んでいる。コンパレータ ９にはフィルタ１０およびVCO１１が続き、後者の出 力は１２で参照されるNデバイダを通してコンパレータの入力上にループバック する。 フェーズ検出器（PD）と比較すれば、位相−周波数検出器(PFD)２２は、位相 と同様、周波数を比較する事を可能とするメモリを持っている。このことはロッ クされるべき周波数の高調波上へのロックを防止する。そうではあっても、用途 によっては、簡単な位相検出器または他の型式のコンパレータも等しく用いるこ とができる。 PFD２２は、２つの論理出力、UPおよびDOWN、を持っており、そのハイまたは ロー状態は基準およびループリターン信号の立ち上がりエッジ間の比較の結果に 依存している。それら２つの出力は、同時に両方ともアクティブになることはな い。この出力は、チャージポンプ２３に供給され、その目的はPFD２２の出力の 論理状態を、VCO１１の制御に適切なアナログ信号に変換する事である。 PFD２２のUPおよびDOWN出力は、それぞれチャージポンプ２３のトランジスタ ２４または２５のゲートに接続されており、トランジスタ２４はフィルタ１０を 充電するように、トランジスタ２５はこれを放電するよう働く。UP出力がハイ状 態にあり、そしてDOWN出力がロー状態にあるとき、チャージポンプはハイインピ ーダンス状態にある。トランジスタ２４及び２５の制御のために必要となる可能 性があるインバータは、表 現されていない。 フェーズロックループにおけるPFD検出器の使用は、例えば１９８０年１１月 のIEEE通信部会の会報第Com−２８巻第１１号の中の「チャージポンプフェーズ ロックループ」および、１９８７年４月の個体回路のIEEE誌第SC２２巻第２号の 「PLLを基にしたクロック発生回路の設計」と題する文献において説明されてい る。 フィルタ１０およびVCO１１は、それ自体当業技術者によく知られているので 、これ以上詳細な説明は行われない。 フェーズロックループの出力周波数FSは、例えばディジタル回路に関するクロ ックとして働くことができるように、有益である。 フェーズロックループの動作はそれ自体公知である。しかし、本発明によれば 、コンパレータ９は時間ウィンドウによって規定される時間の周期の間だけ出力 周波数FS上に作用する。このウィンドウの外側では、コンパレータはフィルタ１ ０上の電圧を変化させようとはしない。 本発明の望ましい実施例によれば、この時間ウィンドウは２つの型式のウィン ドウ、アナログウィンドウおよびディジタルウィンドウ、の交差から得られる。 アナログウィンドウは、回路８によって創造される。この機能は、入力信号が 実際に同期化パルスを含ん でいるときのみ、コンパレータ９によって位相／周波数比較を可能とすることで ある。 回路８は、第２b図の信号のような信号を得るための同期化抽出器を含んでい る。その１つのパルスが第４a図に表されているようなこの信号から、回路８は 第４b図に表されているようなアナログウィンドウおよび、第４c図に表されてい る基準信号の相当するストローブとを創造し、後者はコンパレータ９に送られる 。 アナログウィンドウは、入力信号から抽出された同期化パルスがその最大値の ３０％を越えた時に存在する。 コンパレータに送られる基準信号のストローブは、基準信号から抽出される同 期化パルスがその最大値の７０％を越えたときに存在する。 抽出されたパルスの傾斜によって、アナログウィンドウの立ち上がりエッジは 、コンパレータ９に送られるストローブの立ち上がるエッジからΔTだけ進んで いる。 発生された時間ΔTは、例えばテレビジョンチャンネルの変更による場合のよ うな、安定状態にない場合に、フェーズロックループを十分に迅速にロックさせ ることを可能とする。 それを行うために、これはスレッショールドの値上に作用する事が可能であり ３０％および７０％の値が 単に例として与えられている。これらのスレッショールドはまたより互いに接近 する事もできる。 １つの実施例によれば、作用はまた入力信号から抽出された同期化パルスの傾 斜上で行われることもでき、それらを思慮深く選択された（フィルタ効果）スル ーレートを持つ増幅器を通過させる遅延ΔTはまた例えば遅延素子を含む別の方 法によって発生されることも可能である。 第５図は、アナログウィンドウとそしてコンパレータ９に送られるパルスを得 るための回路を概略的に表している。 同期化抽出器４は、入力としてクランプされたCVBS信号を受け取り、そしてス ルーレート制御される増幅器１５に抽出された（そして反転された）同期化信号 を供給する。 増幅器１５は、満足できるΔTを得るために、抽出された同期化信号のパルス の傾斜を制御する事が可能である。 この信号のピーク値は、ピーク値検出器１６によって蓄積され、これは前記ピ ーク値をレジスタ抵抗器ブリッジ（１７、１８、１９）への出力として供給し、 それら抵抗器の値は、必要なスレッショールド電圧（選択された実施例において はピーク電圧値の３０％および７０％）を供給するように選択されている。 蓄積されているピーク値は前のパルスの値に相当し ているということに注目すべきである。この値は、２つの連続するパルスの間の 大きな測定においては変化しないと仮定される。 スレッショールド電圧は、２つのコンパレータ（ピーク電圧の７０％における 電圧に関してコンパレータ２０、および３０％における電圧に関してコンパレー タ２１）の負入力に送られる。 各コンパレータの正入力は、増幅器１５の出力に接続されている。 こうして、コンパレータ２０の出力は、位相／周波数コンパレータ９に送られ るために再整形された同期化パルスに相当し、これはフェーズロックループの規 準信号となる。コンパレータ２１の出力は、アナログウィンドウへの相当する信 号を供給する。 ディジタルウィンドウは、抽出された同期化パルスと同様、入力としてデバイ ダ１２の状態を受ける回路１３によって得られる。これはループが十分にロック されている時にのみ有効となる。 本実施例によれば、デバイダ１２は、VCO１１からくるクロックビートを計数 する、０からN−１のカウンタを含んでいる。デバイダ１２からのリターン信号 （コンパレータに送られる信号）はN−１状態から０状態へのカウンタの各変化 においてアクティブエッジを含んでいる。この原理は、第８図において概略的に 描かれており、ここではアクティブエッジはたち下が りエッジである。 回路１３は、カウンタの状態を受け取る。これはリターン信号の前記アクティ ブエッジの周囲のウィンドウ信号（DWIN）を引き出す。第８図の実施例において は、ウィンドウDWINの幅は、アクティブエッジ周りの±２クロックビートである 。信号DWINは、デバイダ１２のカウンタの状態N−２、N−１、０および１に関し て１である。 この目的のために、回路１３はその出力が論理オアの入力にリンクされている 適切なコンパレータを含んでいる。このオアの出力は、ディジタルウィンドウに 相当する信号を提供する。別の実施例もまた明らかに計画する事が可能である。 すでに説明されたように、ディジタルウィンドウは実際に、このループがロッ クされているときのみにおいて、フェーズロックループの制御のもとで作用する 。 １つの特定な実施例に寄れば、ディジタルウィンドウを作用させる制御のため に、回路１３は制御ビットの状態を変化させる。MUTEと呼ばれるこのビットは、 nの連続する抽出された同期化パルスに関して、それらのパルスのアクティブエ ッジがウィンドウDWINの間に存在するならば、ハイ状態にセットされる。ループ がロックされるべきであるといわれるのは、この瞬間である。nの同期化パルス に関して、それらの同期化 のアクティブエッジがウィンドウDWINの外側に存在するならば、MUTEはロー状態 にセットされ、その結果ループはロックされていないといわれる状態にある。回 路１３から論理「アンド」１４に送られる信号は、信号DWINおよび、MUTEビット の状態の間の論理「アンド」からの結果として得られる。こうして、MUTEビット の状態は、ヒステリシスサイクルを規定する。このビットの値の与えられた状態 に関して、少なくともnの連続するパルスにおいて、DWINウィンドウの内側か、 またはMUTEの状態による外側かのいずれかが、前記状態を変化させるのに必要と される。このヒステリシスは、２つの利点を発揮し、第１はディジタルウィンド ウによって生じるアップセットなしでロックすることを可能とし、第２は同期表 現がわずかなジッタを持つときにもディジタルウィンドウを維持できることであ る。 特定の実施例によれば、n＝１０である。 アナログウィンドウに関すると同様、ディジタルウィンドウはコンパレータ９ に送られる規準信号の相当するストローブのアクティブエッジを取り巻いている 。 ディジタルウィンドウ化回路１３およびアナログウィンドウ化に関連する回路 ８の一部とによって得られる信号は、論理「アンド」の２つの入力に送られ、そ の出力はコンパレータ回路９に接続されている。 第６図は、本発明による装置に表れる種々の信号の概略例を示している。この 図においては、同期化パルスのアクティブエッジは立ち上がりエッジであるが、 しかしたち下がりエッジを用いることも可能であることは明らかである。 ノイズのある入力信号CVBSは、第２a図のそれと同様である。 第６b図の信号は、回路８の出力において得られる規準信号である。前と同様 、欠陥６は第６b図の信号に表れる付加的なパルスを生じさせ、一方欠陥７はパ ルスを生じさせない。 第６c図に描かれている信号は、回路８によって論理「アンド」１４に提供さ れるアナログウィンドウ信号に相当している。この信号は、その立ち上がりエッ ジにおいて、コンパレータ９に送られるパルス（第６b図）の立ち上がりエッジ よりもわずかな前進ΔTを示していることに注目すべきである。 第６d図は、回路１３から論理「アンド」１４に送られるディジタルウィンド ウ信号を示しており、一方第６e図は論理「アンド」回路１４の出力における信 号を表しており、これは時間ウィンドウ信号である。 この後者の信号のパルスが、コンパレータ９に送られる規準信号のストローブ の立ち上がりエッジを「組み立てる」ことに注目すべきである。 コンパレータ９による比較は、回路１４の出力に論 理１が存在する時にのみ可能である。これは単に、チャージポンプが機能する瞬 間においてのみである。反対の場合には、すなわち時間ウィンドウ信号が論理０ の時には、位相−周波数検出器の出力はハイインピーダンスにセットされている 。アナログウィンドウは、入力信号において実際にパルスが存在するときにのみ 、コンパレータ９による比較を可能とすることにより欠陥７が除去されるような 効果を可能とし、一方ディジタルウィンドウはパルスが存在してはならない瞬間 において比較を禁じることによって欠陥６が除去されるような効果を可能とする 。２つのウィンドウの組み合わせは、もしディジタルウィンドウが単独でもちい られているならば導いていた欠陥をキャンセルすることを可能にする。入力信号 内に同期化パルスが存在しないにも関わらず、ディジタルウィンドウ信号内にス トローブが出現したときには、アナログウィンドウ信号は論理ゼロであり、そし て比較は実行されない。 １つの特定の実施例によれば、単に１つのアナログまたはディジタルウィンド ウのみが時間ウィンドウを得るのに用いられる。 本発明は、その構造が特定の実施例において説明されたそれと異なるフェーズ ロックループにも適応する事ができるということは全く明らかなことである。 ここで表現されている実施例によれば、ディジタルウィンドウは、デバイダの カウンタの０への変化に引 き続く、およびその前における、２つの状態によって規定される。他の状態、特 に４以上の状態、によって規定するよう計画することも可能であることは明らか である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 パイヤールデ，フレデリク フランス国 Ｆ―92402 クールベボワ セデックス ボワト ポスタル 329 ト ムソン―セエスエフ エスセペイ内 (72)発明者 デロヴァ，フランシス フランス国 Ｆ―92402 クールベボワ セデックス ボワト ポスタル 329 ト ムソン―セエスエフ エスセペイ内

Claims (1)

1. 【特許請求の範囲】 １．フェーズロックループのノイズ耐性を拡大する方法であって前記フェーズ ロックループはコンパレータ（９）と、前記フェーズロックループ上のコンパレ ータの作用を抑制するための装置（１４）とを含む、当該のノイズ耐性を拡大す る方法において、前記抑制は、フェーズロックループの入力信号から得られる第 １時間ウィンドウの、およびループリターン信号から得られる第２時間ウィンド ウの、交差から結果として得られる主時間ウィンドウの過程（期間）中キャンセ ルされることを特徴とする、ノイズ耐性を拡大する方法。 ２．前記第１ウィンドウはフェーズロックループの入力信号のパルスによって トリガーされるような、請求項１に記載の方法。 ３．第１ウィンドウは、入力信号においてパルスの存在する時にコンパレータ （９）の作用を可能とさせる目的で用いられるような、前出請求項の１つに記載 の方法。 ４．コンパレータ（９）が、入力信号のパルスから抽出されたストローブを含 む規準信号を受け取るような、前出請求項の１つに記載の方法。 ５．前記ウィンドウが、入力信号のパルスから得られたストローブによって物 理的に代表され、時間の点 においては、アナログウィンドウのストローブがコンパレータ（９）に送られる 規準信号の相当するストローブのアクティブエッジに重なるような、請求項４に 記載の方法。 ６．入力信号のパルスが第１電圧スレッショールドを越えたときに、第１ウィ ンドウに相当する信号がストローブを含むような、請求項４および５の１つに記 載の方法。 ７．入力信号のパルスが、第１電圧スレッショールドとピークパルス電圧との 間に設定された第２電圧スレッショールドを越えた時に、規準信号がストローブ を含むような、請求項６に記載の方法。 ８．前記第２ウィンドウが、ループリターン信号のアクティブエッジの周囲に おいてのみコンパレータの作用を可能とさせるような、前出請求項の１つに記載 の方法。 ９．フェーズロックループが、そのリターンループ内に周波数デバイダを含み 、前記デバイダはフェーズロックループの出力パルスを計数するN段カウンタを 含み、前記デバイダはコンパレータ（９）に送られるループリターン信号を発生 するような、前出請求項の１つに記載の方法。 １０．ループリターン信号のアクティブエッジ規定するデバイダの転移のx段 前およびy段後の間にのみ、前記第２ウィンドウがコンパレータの作用を可能と さ せるような、請求項９に記載の方法。 １１．第２ウィンドウに相当する信号の抑制作用が、フェーズロックループが ロックされている時に飲み実行されるような、前出請求項の１つに記載の方法。 １２．入力信号から抽出されたnの連続するパルスに関して、規準信号の相当 するアクティブエッジが第２ウィンドウの内側に存在するときに、真状態にセッ トされるブール変数(MUTE)によってロック状態が規定されるような、請求項１１ に記載の方法。 １３．入力信号から抽出されたnの連続するパルスに関して、規準信号の相当 するアクティブエッジが第２ウィンドウの内側にあるとき、前記ブール変数（MU TE）が偽状態にセットされるような、請求項１２に記載の方法。 １４．主時間ウィンドウに相当する信号が、第１ウィンドウに相当する信号と 第２ウィンドウに相当する信号との間の論理「アンド」から結果として得られる ような、前出請求項の１つに記載の方法。 １５．コンパレータ（９）を含み、そして前出請求項の１つによる方法を実施 するフェーズロックループを含む装置において、コンパレータ（９）が前記フェ ーズロックループの出力周波数(Fs)上に作用する事ができる主時間ウィンドウを 生成するための装置（８、１３、１４）を含み、前記コンパレータは位相および ／または周波数コンパレータ（２２）であり、その 出力(UP、DOWN)はループフィルタ（１０）を充電するチャージポンプ回路（２３ ）のトランジスタ（２４、２５）を制御し、コンパレータの出力は前記時間ウィ ンドウの外側において作用しないことを特徴とする、フェーズロックループを含 む装置。 １６．主時間ウィンドウを得るための装置が、スルーレート制御される増幅器 （１５）を含む第１時間ウィンドウを得るための装置を含み、スルーレート制御 される増幅器の出力は抵抗器ブリッジ（１７、１８、１９）に供給するピーク検 出器（１６）に接続されており、抵抗器ブリッジの一方の接続はコンパレータ（ ２１）の負入力に前記ピーク値の望ましいパーセンテージを供給し、前記コンパ レータ（２１）の正入力は増幅器（１５）の出力に接続され、前記コンパレータ の出力は前記第１ウィンドウを表す信号を供給するような、前出請求項に記載の 装置。