JPH09503073A

JPH09503073A - フラット・パネル表示装置のピクセルの配列

Info

Publication number: JPH09503073A
Application number: JP7509996A
Authority: JP
Inventors: ロビンダー，ロナルド・シイ
Original assignee: ハネウエル・インコーポレーテッド
Priority date: 1993-09-29
Filing date: 1994-09-26
Publication date: 1997-03-25
Also published as: WO1995009381A1; DE69407983T2; EP0721603A1; CA2171219A1; EP0721603B1; US5485293A; DE69407983D1

Abstract

(57)【要約】アクティブ液晶多色表示パネル構造（２０）は９０°回転された着色表示ピクセルの三角形のトライアッド（２２）からなっている。表示装置（２０）は行および列に配列されて、マトリックスを形成する複数個の着色ピクセル電極（１６）からなっており、行制御ライン（２６）が電極（１６）の１．５行ごとに設けられ、かつ３本の列制御ライン（３０）が各２列の電極（１６）に設けられている。それ故、７２０×７２０個のピクセル電極（１６）のマトリックスは４８０本の行制御ライン（２６）および１０８０本の列信号ライン（３０）を必要とする。アクティブ液晶表示装置構造（２０）をビデオ・ソースによって直接駆動し、ビデオ信号の４８０本の活動ラインを７２０行のピクセル要素（１６）に直接マップできるようにすることができる。Ｒ、ＧおよびＢのピクセル信号（５１）の配列を列ソース・ライン（３０）に対して制御するために、スイッチング回路（５０）を設ける。設けられているピクセル要素のトライアッド（２２）は９０°回転されて、高解像度を維持するとともに、ピンポン・メモリなどの付加的な電子要素を必要とせずに、標準ビデオ信号を表示装置（２０）へ直接マップできるようにする。

Description

【発明の詳細な説明】フラット・パネル表示装置のピクセルの配列発明の背景Ｉ．発明の分野本発明はアクティブ・マトリックス液晶多色表示パネル構造に関し、詳細にいえば、４８０本の走査線のデータを７２０行のドットに直接マップするとともに、通常の走査センスを保持することを可能とするように配列された着色表示ピクセルの三角形のトライアッドで構成された独特な表示パネル構造に関する。ＩＩ．従来の技術の検討アクティブ・マトリックス液晶多色表示パネル構造は通常、行および列に配列されており、半導体スイッチング・デバイスによって制御される着色表示ピクセルのマトリックスで構成されている。半導体スイッチング・デバイスは通常、たとえば、アモルファス・シリコン電界効果構成の薄膜トランジスタで構成されている。通常、液晶の層全体にわたるピクセル電極と関連させて着色フィルタを設けることによって、多色画像が液晶表示パネル上に作成される。液晶多色表示パネル構造の構成技法は当分野で周知であり、多くの制御方式が着色フィルタの各々を制御するために実施されている。ピクセルの配列および制御方式は画像の品質、解像度、ならびに特定のピクセルの配列および制御方式に関連した望むことなく発生したピクチャ・アーティファクトを決定することができる。アクティブ・マトリックス液晶多色表示パネル構造ならびに関連するアーティファクトのいくつかの構成は、日本電気株式会社に譲渡されたノグチ他の米国特許第４９６９７１８号およびホシデン電子株式会社に譲渡されたヤスイの米国特許第４８２２１４２号で詳細に検討されている。これら両特許は参照することによって、本明細書の一部となる。現在の研究開発作業は表示パネルに生成される着色画像の画質を絶えることなく改善している。着色ピクセル要素を一般にトライアッドと呼ばれている三角形の構成に配列することは、画質および解像度を改善する周知の設計方法の１つである。着色ピクセル要素をトライアッドに配列することは、一般に、リニア・グループすなわち「Ｌ」形グループなどの他の配列よりも好まれている。本発明はビデオ・データをビデオ・ソースから、着信データを表示面に単純に１：１でマッピングするのにはドット数が不十分なパネルにマップすることを目的とする。詳細にいえば、対象となる問題は４８０の活動ラインのカラー・ビデオを７２０行７２０列のピクセル要素ないしドットを有する表面にマップする方法である。ビデオ・データは通常、各々がアナログ・データ・ストリーム・フォーマットである４８０のスリット・サンプルからなるディジタル・マップなどの信号源から伝送される。４８０本の活動ラインのカラー・ビデオ信号を７２０行７２０列のピクセル要素表示を有する表示面に直接マップするとともに、走査センスを保持できるマトリックス表示を有する表示パネルが、コストおよび設計の複雑度を軽減するのに望ましい。パネルを直接走査することが可能であり、補助メモリまたは構成要素を必要としないピクセル電極とドットへの相互接続とを備えた再構成パネルが好ましい。発明の目的したがって、本発明の主な目的は、正規の走査センスを保持して、４８０本の走査線を７２０列のピクセル・ドットに直接マップできる液晶多色表示パネル構造を提供することである。本発明の他の目的は、複数個の三角形トライアッドの多色表示ピクセル電極で構成されており、高解像度の高品質ピクチャを確実なものとする液晶多色表示パネル構造を提供することである。本発明の他の目的は、着色ピクセル素子が高解像度とするのに許容サイズでかつ製造が容易であり、実用的な数の走査制御ラインと列信号ラインを組み込んだ液晶多色表示パネル構造を提供することである。本発明のさらに他の目的は、複数個のトライアッドのピクセル要素が好ましくない表示アーティファクトを減少させるように配列され、制御される液晶多色表示パネル構造を提供することである。発明の概要上記の特徴および目的は、走査制御ラインが１．５行の電極ごとに設けられており、３列の信号ラインが２列の着色表示ピクセル電極ごとに設けられている９０°回転されたトライアッドの直色表示ピクセル電極を有する液晶多色表示パネル構造を提供することによって達成される。この設計によって、３色の表示ピクセル電極の１つは表示装置全体にわたって二等分される。この配列により４８０本の走査線が７２０行のピクセル電極に直接マップされるとともに、通常の走査センスが保持される。補助メモリないし記憶ラインは必要なく、表示パネル構造を実用的な技法を使用して製造できる。液晶多色表示パネル構造は、第１の方向の列と第２の方向の行を有するマトリックスを形成するために、複数の着色表示ピクセル電極がその上に配置されているほぼ透明な基板を備えている。着色表示ピクセル電極は３つのタイプの色、すなわち赤、青および緑という原色を含んでいる。隣接する列の着色表示ピクセル電極は互いに約半分の距離だけオフセットされており、周知の従来技術の配列に対して９０°回転された複数個のほぼ三角形のトライアッドを形成するようになっている。したがって、各トライアッドの一辺は垂直方向へ延びている。複数の列信号ラインがマトリックスのピクセル列の間に配置されており、第１方向すなわち垂直方向へ延びている。単一の信号ラインがピクセル電極の１つおきの隣接する列の間に設けられており、一対の信号ラインが他の隣接する列の間に交互に配置され、２列おきのピクセル電極に３列の列信号ラインをもたらしている。それ故、得られる配列はピクセル電極の列の間を延びている１本および２本の列信号ラインの交互のパターンである。制御構造の第２の部分はマトリックス表示の１．５行ごとに配置されており、第２の方向すなわち水平方向に延びている複数の走査制御ラインを含んでいる。これらの走査制御ラインは１つおきの列のトライアッドの２つの異なるカラーの２つのピクセル電極の間を延びており、走査線が１つおきの列の第３のカラーのトライアッドの第３のピクセル電極を横切って延びる、すなわち分岐するするようになっている。それ故、ピクセル電極の各トライアッドは水平走査線の両面が第１および第２のカラーになっている１つのピクセル電極を備えており、第３のカラーの１つの分岐ピクセル電極が第１の２つの電極の左または右に、トライアッドがインタレースされるように決められている。複数個のスイッチング・トランジスタが設けられており、１つが第１および第２のカラー・タイプのピクセル電極に結合され、１つが第３のカラー・タイプのピクセル電極の２つの半部の少なくとも１つに接続されている。第３のタイプの電極の２つの半部を、１つのトランジスタによって両方とも制御されるように電気的に互いに接続しても、あるいは個別のトランジスタを半部の各々に設けてもよい。各トランジスタは着色表示電極の１つに接続された第１の端子すなわちドレインと、信号ラインの１本に接続された第２の端子すなわちゲートと、第１および第２の端子のそれぞれの間の導電性を制御するための列走査ラインの１本に接続された第３の端子すなわちソースを有している薄膜ＦＥＴからなっていることが好ましい。各トライアッドの第１および第２のカラーの着色表示電極と関連づけられたスイッチング・トランジスタの第３の端子は走査制御ラインの反対側に画定されている。それ故、各トライアッドの第３のカラー・タイプの着色表示電極に関連したゲートは、それぞれの走査線の対向面のいずれかに配置されている。第３のタイプの電極の両半部が互いに電気的に結合されている場合には、ピクセル電極の両半部に必要なスイッチング・トランジスタは１つだけである。これ以外の場合には、別々のトランジスタが第３のカラー・タイプのピクセル電極のそれぞれの半部を制御できる。ピクセル電極の各トライアッドに走査制御ラインが１本だけ設けられることに留意されたい。それ故、トライアッド当たりゲート・パルスが１つだけ必要であり、制御インタフェースを複雑なものとする必要がない。本発明の実施の形態の１つにおいて、列信号ライン３本ごとに２本が２つの異なるカラー・タイプのピクセルに関連するスイッチング・トランジスタの第２の端子に接続されている。これによって、たとえば、１本の列信号ラインが隣接する列の緑などの１つのカラー・タイプのピクセル電極だけに接続される。他の２本の信号ラインは各々が隣接する列の、青および赤のピクセル電極などの他の２つのタイプのピクセル電極に接続される。列信号ラインは走査制御ラインによってアドレスされるトライアッドのピクセル電極を制御する。作動時に、表示装置のピクセル電極の行を上から下へ走査する場合、奇数行を走査したとき、列信号ラインは赤などの１つのカラーを制御する。偶数行を走査したとき、同じ信号ラインが青のカラー・ピクセル電極を制御する。この場合も、３本ごとの列信号ラインの３本目が、ピクセルの偶数行が走査されるか、奇数行が走査されるかにかかわりなく、緑などの１つのカラーのみの電極を制御する。本発明の他の実施の形態において、列制御ラインの各々は２つの異なるカラー・タイプの電極に関連づけられたスイッチング・トランジスタの第２の端子に接続されている。それ故、奇数行を走査したとき、各列信号ラインは各トライアッドの１つのカラーのピクセル電極を制御し、偶数行を走査したとき、同じ列信号ラインが他のカラーの各トライアッドのピクセル電極を制御する。走査される走査制御ラインはどの電極を制御するのかを決定する。列信号ラインは可変電圧を走査されたピクセル電極の各々に与え、それぞれのピクセル電極と列電極の間の液晶に電界を生成して、これを貫通する光路を制御する。特定のカラー表示に関連づけられたカラー・フィルタに合わせて選択された適切な波長を有する光が、それ故、カラー・フィルタを通過し、合計８種類のカラーのうち任意のものの画素を３原色にそれそれ割り当てられたピクセルのトライアッドによって作成できるようにする。したがって、無段階に変化する色調の画素で構成されたフル・カラーのピクチャを生成することができる。表示パネル構造は制御信号バスと信号ラインの間で列信号を接続し、調整するための制御回路を含んでいるが、これは奇数行のピクセルを走査するか、偶数行のピクセルを走査するかによって左右される。行駆動回路はビデオ信号の水平走査サイクルと同期して複数の走査線の各々を駆動するための走査制御ラインに接続されており、列駆動回路は信号ラインの各々にビデオ信号を供給するための列信号ラインに接続されており、列駆動回路の入力はビデオ信号をもたらす制御回路に接続されている。図面の簡単な説明第１図は、従来技術の液晶表示装置の一般的な構成を単純化された形態で示す断面図である。第２図は、３色の表示要素セットのトライアッドに配列されている表示電極間の関係を示す図であり、トライアッドが９０°回転されており、トライアッドの各行に対する走査制御ラインが異なるカラーの２つの電極の間を延び、かつ第３のカラーの１つの電極を２つに分けている図である。第３図は、表示電極、列および走査線を含む駆動ライン、ならびに対応する電極を制御する薄膜トランジスタの間の関係を示す図であり、個別の薄膜トランジスタが２分割された電極の各半部に設けられており、３本の信号ラインの各々が２つの異なるカラーの電極を制御できる図である。第４図は、３本ごとに１本の列信号ラインが１つのカラー・タイプだけの電極を制御し、他の２本の信号ラインが２つの異なるカラー・タイプのピクセル電極を制御するように改変された好ましい発明の他の実施の形態の図である。第５図は、第３のカラーの各トライアッドの２分割されたピクセル電極が、単一のスイッチング・トランジスタによって制御され、各半部が他方へ電気的に接続されている、本発明のさらに他の実施の形態の図である。本発明のその他の目的、特徴および利点は以下の好ましい実施の形態の説明、請求の範囲を読み、類似した参照番号が類似した要素を示している本願の図面を参照することによって、当分野の技術者には明らかとなろう。好ましい実施の形態の説明第１図を参照すると、一対の透明基板１０および１２、ならびにこれらの間に封止された液晶１４からなる液晶表示装置が示されている。複数の透明な方形表示電極が透明基板１０および１２の一方の内面に設けられている。透明な共通電極１８が電極１６に対向した他方の基板１２の内面全体に設けられている。表示電極１６は行および列に配列されており、これらに取り付けられた薄膜トランジスタによって能動的に制御される。薄膜トランジスタは行すなわち走査駆動ラインおよび列信号駆動ラインによって制御される。典型的な従来技術の着色液晶表示装置の詳細は、参照することによって本明細書の一部となる米国特許第４８２２１４２号に記載されている。第２図を参照すると、アクティブ・マトリックス液晶多色表示パネル構造の好ましい実施の形態が、総括的に２０で示されている。表示装置２０は第１図に示した構造を作成するために使用される技法などの周知の技法を使用して製造される。しかしながら、本発明の好ましい実施の形態は、表示電極の配列および相互接続、行走査駆動ラインおよび列信号駆動ライン、ならびに薄膜トランジスタの配列が、従来技術の配列に比較して独自のものである点で、従来の技術と大幅に異なっている。第２図において、表示電極１６は行および列に配列され、図示のような表示マトリックスを形成している。ピクセル電極１６は３色のうちの１つ、すなわち赤、青または緑という原色で構成されている。ピクセル電極１６は着色表示ピクセルの複数のほぼ三角形にインタリーブされたトライアッドを作成するパターンに配列されている。各トライアッドは３原色の各々の１つのピクセルからなっている。これらのカラー・グループないしトライアッドは２２で示される点線の三角形のグループで表されている。トライアッド２２の各々は三角形を形成しており、２４に示す頂点を有している。頂点２４は常にそれぞれの行ないし走査制御ライン２６を中心としている。すべてのトライアッド２２は、列駆動ラインが第２図に示すように垂直方向に延びている表示装置を見たときに、トライアッド２２の頂点２４が三角形の右側または左側に配置されるような向きとされ、インタリーブされている。それ故、隣接する列の電極１６は互いに、電極１６の半分の高さである半ピッチの距離オフセットされている。画像のモアレのない解像度が改善されたピクチャをもたらすためにトライアッドへピクセル電極を配列することは周知である。しかしながら、本発明によるトライアッド２２の配列は各トライアッドが９０°回転され、各トライアッド２２の一辺２８が垂直方向へ延びるようになっているため、従来技術に比べ独特なものである。図示のように、トライアッド２２の１つの完全なピクセル電極１６はそれぞれの走査制御ライン２６の反対側にあり、トライアッド近接頂点２４の第３のピクセル電極１６は制御ライン２６によって分割ないし２分割されており、２分割ピクセル電極１６の半分が制御ライン２６の両側に配置されている。それ故、各トライアッド２２を形成する３つのピクセル電極１６のうち１つだけが制御走査ライン２６によって分割される、すなわちこのライン２６と交差している。列信号制御ライン３０のいずれかと交差しているピクセル電極１６はない。第２図に示すように、数本の列信号制御ライン３０が設けられている。詳細にいえば、各トライアッド２２に３本の列ライン３０がある。換言すると、ピクセル電極１６の各２つの列に対して３本の制御ラインがあり、ピクセル電極１６の列よりも５０％多い信号制御ライン３０がもたらされる。この構成は水平方向に高い相互接続密度を必要とし、また付加的な中間階調ドライバ電子構成要素も必要とするが、チップオングラス技法や直接トランジスタ付着技法などの集積ドライバ電子構成要素のための現在および改善された技法は、妥当なコストで必要とされる高い相互接続密度をもたらすことができる。第２図をさらに参照すると、第１のトライアッド・グループＴ₁と第２のトライアッド・グループＴ₂が示されており、また説明のために影がつけられている。トライアッド・グループＴ₁とＴ₂も下記で検討するように第３図にも示されている。トライアッドＴ₁が典型的なものであるトライアッド２２は、頂点２４を奇数行のトライアッドの右側において配列されており、またトライアッドＴ₂などの偶数行では、頂点は左側に配置されている。この配列によって、隣接する行にあるトライアッドがインタリーブし、かつ単位面積当たり高い密度のピクセル電極１６をもたらすことが可能となる。高い密度は、もちろん、望ましくない表示アーティファクトなしに、高解像度のピクチャに変換される。本発明の主要な特徴の１つはトライアッド２２ごとに必要な走査制御ライン２６が１本だけだということである。それ故、与える必要のあるゲート・パルスは１つだけであり、駆動電子要素の複雑度がさらに少なくなる。制御ライン２６はピクセル電極１６の１．５行ごとに１本設けられるだけである。ピクセル電極１６の面積をピクセル電極１行ごとに走査線を有している表示装置のピクセル電極よりも大きくでき、製造が単純化されるため、この設計は従来技術よりも有利である。さらに、１行おきのピクセル電極に走査制御ラインを有している従来技術の表示装置が劣っているのは、本発明のより小さい電極がより高い画像品質と解像度をもたらすからである。したがって、走査制御ラインと列信号制御ラインの独自の設計構成と制御電子要素によって直接駆動されるさらに高品質の画像が可能な表示パネルを達成する回転トライアッドによって、本発明は従来技術に比べ独特なものである。第３図を参照すると、列信号駆動ライン３０、行ないし走査駆動ライン２６、薄膜トランジスタ４０および駆動／制御回路４２に対する表示電極１６の関係が示されている。説明および明確化のために、連続した行ないし走査制御ライン２６には上から下へ向かってＬ₁、Ｌ₂、Ｌ₃、．．．というラベルが付けられており、列信号制御ライン３０は左から右へＣ₁、Ｃ₂、Ｃ₃、．．．と呼ぶ。トライアッドＴ₁およびＴ₂は第２図に関して検討したトライアッドに対応している。ピクセル電極１６の各々は、以下で詳細に説明するように、それぞれの薄膜スイッチング・トランジスタ４０によって制御される。回路４２はピクセル情報からなる列制御信号の制御および駆動を、以下で詳細に説明するように、ピクセル・アレイを形成する３色の表示要素にもたらす。走査駆動ライン２６の１つおきの行は従来の構成の行レジスタ４４および行駆動回路４６によって、水平同期パルスＨ_synと同期させられる。詳細にいうと、Ｌ₁、Ｌ₃、．．．というラベルの付いたすべての奇数行がまず水平同期パルスと同期して連続的に駆動され、次いで偶数行駆動ラインＬ₂、Ｌ₄、．．．が駆動されて、インタレース方式で表示装置上にピクチャが完成する。回路４２のサブセットを形成するスイッチング回路５０は、図示のように、入力信号ラインＲ、ＧおよびＢを制御信号バス５２、５４および５６に接続する。奇数行のトライアッドがラインＬ₁、Ｌ₃、．．．を介して駆動電子要素によって走査されている場合、スイッチング回路５０は入力５１というラベルの付いている信号Ｒ、ＧおよびＢをそれぞれカラー信号バス５２、５４および５６に経路している。したがって、信号制御ラインＣ₁は赤のピクセル情報を隣接する赤のピクセル電極１６の各々にもたらし、信号制御ラインＣ₂は緑のピクセル情報を隣接する緑のピクセル電極の各々にもたらし、信号制御ラインＣ₃は青のピクセル情報を隣接する青のピクセル電極１６の各々にもたらす。その後、偶数行のトライアッドが走査線Ｌ₂ 、Ｌ₄、．．．を介してストローク走査された場合、スイッチング回路５０はＲ、ＧおよびＢのピクセル情報をそれぞれカラー信号バス５６、５２および５４にもたらす。それ故、好ましい実施の形態において、各信号制御ラインＣ₁、Ｃ₂、Ｃ₃、．．．は、バス・スイッチング回路５０によって制御されて、２つの異なるカラーのピクセル情報を電極１６の隣接する列に与える。第３のカウンタ６０がＨ_syn水平同期パルスをもたらす端子７２とスイッチング回路５０の間に設けられている。行制御電子要素が２４０本の奇数行の制御ライン２６の走査を完了したときに、カウンタ６０は２４０（全走査線の半数）をカウントする。カウンタ６０はスイッチング回路５０に、カラー信号バス５２、５４および５６に対するＲ、ＧおよびＢのピクセル信号の再構成を開始するライン６１上の制御信号を与えてから、制御信号２６の偶数行を引き続いて走査する。それ故、完全なフレームを１つ表示装置２０に生成するには、Ｌ₁、Ｌ₃、．．．というラベルの付いた奇数行の制御ライン２６をまず走査し、次いで、Ｌ₂、Ｌ₄、．．．というラベルの付いた偶数行が走査される。スイッチング回路５０はピクセル・アレイ２０上の生成された２つのフレームごとにだけ、５１というラベルの付いたＲ、ＧおよびＢ入力をカラー信号バス５２、５４および５６に対して再構成する。表示装置２０に画像を生成するために、ピクセル情報をまずそれぞれの着色信号バス５２、５４および５６から列レジスタ６２にロードする。入力された着色ビデオ信号の３倍のドット周波数を有するクロック信号ＣＬＫがシフト・クロックとして、クロック端子６８からシフト・レジスタ７０に供給される。水平同期パルスＨ_synがデータとして、各水平走査サイクル期間の開始時に、端子７２からシフト・レジスタ７０の第１段に供給される。列レジスタ６２の個々の段からの着色ピクセル・データが、シフト・レジスタ７０のシフト段のそれぞれの出力に応じて連続的に取り出される。それ故、奇数または偶数行の駆動ライン２６が水平同期パルスＨ_synに同期して従来の構成の行レジスタ４４および行駆動回路４６によって連続して駆動された場合、ピクセル・データが列ドライバ７１を介してそれぞれの列レジスタ６２によって、それぞれの列制御ライン３０に与えられる。ゲート・パルスが行制御ライン２６の１本（ラインＬ₁など）に対して活動状態である間に、次の走査線（Ｌ₃など）の電極に対するピクセル・データがサンプルされ、列レジスタ６２のサンプルおよび保持レジスタに入れられるように、複数の並列列レジスタ６２を設けることができる。それ故、ピクセル・データがソース・ラインＣ₁、Ｃ₂、Ｃ₃、．．．に与えられた場合、ピクセルのトライアッドの行の１つが走査されると、走査されるトライアッドの次の行に対するデータがカラー信号バス５２、５４および５６に経路指定され、その後、列レジスタ６２にロードされる。この構成によって、補助メモリまたはライン記憶機能を必要とすることなく、表示電極１６を直接駆動することが可能となる。第３図をさらに参照すると、ＦＥＴで構成される薄膜スイッチング・トランジスタ４０が各赤および緑電極１６に設けられている。ＦＥＴ４０は各トライアッド２２の２つの青ピクセル電極１６の各々にも設けられている。電極の構成を交換して、半分に分割されるものが緑の電極または赤の電極１６となるようにしてもよいことに留意されたい。それ故、カラーごとの着色電極の正確な向きに関する制限は考えられなくなる。各制御ライン２６を走査した場合、ゲート電極が接続されているそれぞれのスイッチング・トランジスタ４０が導通させられる。各スイッチング・トランジスタ４０のソース電極は隣接する制御ライン３０に接続され、各スイッチング・トランジスタ４０のドレイン電極は隣接するそれぞれのピクセル電極１６に接続されている。したがって、それぞれのスイッチング・トランジスタ４０が隣接する制御ライン２６によって導通させられた場合、ピクセル情報すなわちそれぞれの隣接する列信号ライン３０の電圧が、導通ＦＥＴによってそれぞれのピクセル電極１６に与えられる。したがって、信号制御ライン３０に与えられたピクセル情報は、走査された行制御ライン２６に隣接するピクセル電極１６だけにもたらされる。２分割された青のピクセル電極１６に対するピクセル情報は、それぞれの隣接するスイッチング・トランジスタ４０によってピクセル電極の各々に与えられる。第４図を参照すると、本発明の他の実施の形態が示されている。この場合、列信号ラインＣ₂はそれぞれのスイッチング・トランジスタ４０を介して、ピクセル電極の各隣接列の緑のピクセル電極１６の各々に結合されているだけである。他の２本の列信号制御ラインＣ₁およびＣ₃はピクセル電極１６の隣接列の２つの異なるカラーのピクセル電極に結合されている。図示のように、信号制御ラインＣ₁およびＣ₃は両方ともスイッチング・トランジスタ４０を介して、隣接する列の青および赤のピクセル電極１６の各々に結合されている。信号制御ラインＣ₁が隣接する列の赤のピクセル電極１６にピクセル情報を与えている場合、信号制御ラインＣ₃は青のピクセル電極１６へピクセル情報を与えている。それ故、奇数の行制御ライン２６が走査された場合、赤のピクセル電極に対するピクセル情報は制御ラインＣ₁に与えられ、緑のピクセル情報は信号制御ラインＣ₂に与えられ、青のピクセル情報は信号制御ラインＣ₃に与えられる。偶数の行制御ライン２６が走査された場合、スイッチング回路５０はＲおよびＢのソース・ライン５１の対応するカラー信号バス５２および５６に対する接続を逆転し、信号列ラインＣ₁が青のピクセル情報を青のピクセル１６に与え、信号列ラインＣ₃がピクセル情報を隣接する列の赤のピクセル電極１６に与えるようにする。この構成は第３図に示されているスイッチング回路５０および制御構成を若干単純化する。Ｃ₂などの１本の列制御ラインは常にピクセル電極１６の１つのカラー専用となっており、他の２本の列信号制御ラインは赤と青のピクセル電極１６を交互に制御する。この場合も、偶数または奇数どちらの行制御ライン２６が走査されているかによって、スイッチング回路５０はＲの赤のピクセル信号をカラー信号バス５２に経路指定するか、カラー信号バス５６に経路指定するか、またＢの青のピクセル信号がカラー信号バス５６へ経路指定されるか、カラー信号バス５２へ経路指定されるかが決定される。本発明の他の代替の実施の形態を第５図に示す。この場合、特定のトライアッド２２に対する２つの青のピクセル電極１６の各々は、導電性ブリッジ（８０）によって一緒に電気的に接続されている。それぞれの信号制御ライン３０から青のピクセル電極の各々にピクセル情報を与えるのに必要なスイッチング・トランジスタ４０は１つだけである。それ故、トライアッド２２のピクセル電極の３つのカラーの各々に対して必要なスイッチング・トランジスタ４０は１つだけである。換言すると、各トライアッド２２に対して必要なスイッチング・トランジスタ４０は３つだけである。第３図を再度参照すると、本発明の主な特徴の１つは４８０本の行制御ライン２６が各列の７２０個のピクセル電極１６に使用されることであり、２分割された青電極は１つの電極とみなされる。したがって、標準の４８０本の活動ラインの着色ビデオ信号を７２０列の電極１６を有する表示パネル構造に直接マップすることができる。さらに、各トライアッド２２が２つの隣接した列の電極からなっている、各列の７２０個の電極１６は、ビデオ・ソースのライン当たりのピクセル・サンプルの数にも対応している各行に、ピクセル１６の合計３６０個のトライアッドがあるように配置されている。したがって、３６０個の信号ソース・サンプルとともに４８０本の活動着色信号制御ラインを有しているビデオ・ソースを、本発明の表示装置に直接マップすることができる。補助メモリまたはライン記憶構成要素は必要ない。９０°のトライアッド２２の回転は「ピンポン」メモリを必要としない独特な表示装置をもたらす。高解像度が維持され、制御電子要素は単純で、管理可能なままであり、現在の製造技法を実施することができる。本マトリックス・アーキテクチャを、ＥＬディスプレイ、プラズマ・ディスプレイ、および電界放射ディスプレイを含むがこれらに限定されるものではない他のマトリックス技術に用いられることに留意されたい。それ故、ＬＣＤディスプレイへの限定は考えられない。特許法に準拠するため、および新規の原理を適用し、必要に応じ、このような特化した構成要素を使用するのに必要な情報を当分野の技術者に提供するために、本発明を本明細書においてある程度詳細に説明してきた。しかしながら、本発明を明らかに異なる機器および装置によって実施できること、機器の詳細および操作手順の両方に関して、本発明自体の範囲から逸脱することなく、各種の改変を行えることを理解すべきである。

───────────────────────────────────────────────────── 【要約の続き】必要とせずに、標準ビデオ信号を表示装置（２０）へ直接マップできるようにする。

Claims

【特許請求の範囲】１．（ａ）ほぼ透明な基板（１０）と、（ｂ）第１の方向に延びている列と前記第１の方向を横切る第２の方向へ延びている行を有するマトリックス・アレイに前記基板（１０）に配置されており、第１の事前選択カラーで表示する第１のタイプのカラー表示ピクセル電極、前記第１の事前選択カラーとは異なる第２の事前選択カラーで表示する第２のタイプのカラー表示ピクセル電極、および前記第１および第２の事前選択カラーとは異なる第３の事前選択カラーで表示する第３のタイプのカラー表示ピクセルからなっている複数のカラー表示ピクセル電極（１６）であって、前記列の各々のカラー表示ピクセル電極（１６）が隣接する列のカラー表示ピクセル電極（１６）から約半ピッチの距離にあり、各前記第１、第２および第３の事前選択カラーの前記ピクセル電極（１６）の１つが一緒に垂直方向に延びる一辺を有するほぼ三角形のトライアッド（２２）を形成している複数のカラー表示ピクセル電極（１６）と、（ｃ）マトリックス・アレイを形成し、第１の方向へ延びている前記電極（１６）の列の間に配置された複数の信号ライン（３０）であって、前記複数本の信号ライン（３０）の単一のラインが前記列の隣接するものの間に交互に配置されており、前記複数本の信号ライン（３０）の２本のラインが前記列の隣接するものの間に交互に配置され、前記列の２つごとに前記複数の信号ライン（３０）のうち計３本のラインがある複数の信号ライン（３０）と、（ｄ）前記マトリックス・アレイを形成し、前記列の１つおきの列にある前記第１および第２のタイプの２つの電極（１６）の間を第２の方向へ延びている前記電極（１６）の１．５行ごとに１本が配置され、これが前記第３のタイプの１つの前記電極（１６）を前記列の１つおきの列にある第１および第２の半部に分割している複数本の走査線（２６）と、（ｅ）各々が前記カラー表示ピクセル電極（１６）の１つに接続された第１の端子、前記信号ライン（３０）の１本に接続された第２の端子、および前記走査線（２６）の１本に接続されて、それぞれの第１および第２の端子の間の導電性を制御する第３の端子を有している複数個のスイッチング・トランジスタ（４０）と、（ｆ）前記走査線（２６）に接続された、各前記複数本の走査線（２６）をビデオ信号の水平走査サイクルに同期して駆動する行駆動手段（４４、４６）と、（ｇ）入力と、前記信号ライン（３０）に接続され、ビデオ信号を前記信号ライン（３０）の各々に供給する出力を有している列駆動手段（６２、７０、７１）と、（ｈ）前記列駆動手段（６２、７０、７１）の入力に結合され、前記ビデオ信号のどれが前記信号線（３０）に供給されるかを制御する制御手段（５０）とを備えている液晶多色表示パネル構造（２０）。２．前記信号ライン（３０）３本ごとに２本が前記カラー・タイプのうち２つの異なるもののピクセル電極（１６）と関連づけられたスイッチング・トランジスタ（４０）の第３の端子に接続されていることを特徴とする請求項１に記載の表示パネル構造（２０）。３．各前記信号ライン（３０）が２つの異なる前記カラー・タイプの電極（１６）に関連づけられたスイッチング・トランジスタ（４０）の第３の端子に接続されていることを特徴とする請求項１に記載の表示パネル構造（２０）。４．前記制御手段（５０）が前記異なるタイプのカラーのうちの２つのビデオ信号を前記信号ライン（３０）３本ごとに２本に交互に供給することを特徴とする請求項２に記載の表示パネル構造（２０）。５．前記制御手段（５０）が前記異なるタイプのカラーのうち２つのビデオ信号を各前記信号ライン（３０）に交互に供給することを特徴とする請求項３に記載の表示パネル構造（２０）。６．前記第３のタイプの電極（１６）の第１および第２の半部が電気的に接続されていること（８０）を特徴とする請求項１に記載の表示パネル構造（２０）。７．１つの前記スイッチング・トランジスタ（４０）が前記第３のタイプの電極（１６）の前記第１および第２の半部の各々に接続されており、各々が互いに隣接する走査線（２６）の対向面に配置されていることを特徴とする請求項１に記載の表示パネル構造（２０）。