JPH0947059A

JPH0947059A - モータの速度制御装置

Info

Publication number: JPH0947059A
Application number: JP7192306A
Authority: JP
Inventors: Shigeki Muramatsu; 茂樹村松
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1995-07-27
Filing date: 1995-07-27
Publication date: 1997-02-14

Abstract

(57)【要約】【課題】モータの正確な速度信号を得ること、および
補正をかける時間間隔を短くして速度制御の精度を高め
ること。【解決手段】カウンタ回路６において、エンコーダ２
００より出力されるエンコーダパルスの各立ち上りエッ
ヂでクロック発生器４のクロックの計数を開始し、エン
コーダパルスの所定の周期数、例えば、エンコーダパル
スの３周期にわたってそのクロックを計数してモータ１
００の速度信号を発生する。この速度信号は、エラー演
算回路９で基準信号発生回路８の基準速度信号と比較さ
れ、誤差が演算される。この誤差に応じたパルス幅変調
度の駆動信号がＰＷＭ回路１１から出力され、増幅器４
００で増幅された後、モータ１００を駆動する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はモータの速度制御装
置に関し、特に、定速域での速度分解能を向上させたモ
ータの速度制御装置に関する。

【０００２】

【従来技術】従来のモータの速度制御装置として、例え
ば、特開平２−１４６９８０号公報に示されたものがあ
る。このモータの速度制御装置は位置検出器の位置信号
を一定時間毎、例えば、１ｍｓｅｃ毎に（Ｎ−１）回連
続して読み込んで（Ｎ−１）個の速度信号とし、これを
（Ｎ−１）個のメモリに記憶し、記憶した（Ｎ−１）個
の速度信号の和に最新のＮ個目の速度信号を加算して加
算速度信号を演算し、一方、速度指令信号をＮ倍して乗
算速度信号を演算し、このようにして得られた加算速度
信号と乗算速度信号の差である減算速度信号に基づいて
モータの速度制御を行っており、この速度制御によって
速度分解能のＮ倍化を図っている。

【０００３】

【発明が解決しようとする課題】しかし、従来のモータ
の速度制御装置によると、Ｎ個の速度信号の和である加
算速度信号に基づいて制御値を演算しているので、各サ
ンプリング間の平均速度の変化となってしまって正確な
速度信号が得られず、また、Ｎサンプリングおきの制御
であるため、補正をかける時間間隔が長くなって精度向
上に限界がある。

【０００４】従って、本発明の目的はモータの正確な速
度信号を得ることができるモータの速度制御装置を提供
することである。

【０００５】本発明の他の目的は補正をかける時間間隔
を短くして速度制御の精度を高めるモータの速度制御装
置を提供することである。

【０００６】

【課題を解決するための手段】本発明は上記の目的を実
現するため、モータに設けられたエンコーダより出力さ
れる速度に応じた周期のエンコーダパルスに基づいて前
記モータの速度を制御するモータの速度制御装置におい
て、前記エンコーダパルスの各周期の所定のタイミング
でクロックの計数を開始し、前記エンコーダパルスの連
続した所定の周期数にわたって前記クロックを計数して
モータ速度信号を出力するカウンタ回路と、前記モータ
速度信号を基準速度信号と比較して誤差を演算するエラ
ー演算回路と、前記誤差に応じたパルス幅変調度を有し
た駆動信号を出力して前記モータを駆動する駆動回路を
備えたことを特徴とするモータの速度制御装置を提供す
る。

【０００７】

【発明の実施の形態】エンコーダよりモータの速度に応
じたエンコーダパルスが出力されると、カウンタ回路は
エンコーダパルスの各周期の所定のタイミング、例え
ば、エンコーダパルスの各立ち上りエッヂでクロックの
計数を開始し、エンコーダパルスの連続した所定の周期
数、例えば、３周期にわたってクロックを計数をしてモ
ータ速度信号を出力する。このモータ速度信号は基準速
度信号とエラー演算回路で比較され、誤差が演算され
る。この誤差が駆動回路に供給されると、駆動回路は誤
差に応じたパルス幅変調度のＰＷＭ信号を駆動信号とし
て出力する。従って、駆動回路は誤差を小さくするよう
にモータを駆動する。以上のモータの速度制御装置の動
作において、例えば、定速制御モード時のエンコーダパ
ルスの立ち上りエッヂから次の立ち上りエッヂまでのク
ロックの計数値が８０であるとした場合、単に逆数をと
るだけでは１／８０＝０．０１２５（１．２５％）おき
だけの制御しかできない。これに対し、３周期にわたっ
てクロックを計数した場合、１／８０×３＝０．００４
１６（０．４１６％）の速度制御が可能になる。

【０００８】

【実施例】以下、本発明のサーボモータの制御装置を詳
細に説明する。

【０００９】図１は本発明の第１の実施例を示し、１チ
ップで構成されたマイクロコンピュータより成る制御部
３００と、制御部３００の出力を増幅する増幅器４００
と、増幅器４００の出力によっき駆動されるモータ１０
０と、モータ１００の回転速度に応じたパルスを発生す
るエンコーダ２００と、エンコーダ２００の出力を制御
部３００に入力するインターフェイス回路５００より構
成されている。

【００１０】エンコーダパルスに比較して十分に高い周
波数、例えば、０．５ＭＨｚのクロックを発生するクロ
ック発生回路４と、エンコーダ２００のエンコーダパル
スの立ち上りエッヂを検出するエッヂ検出回路５と、エ
ッヂ検出回路５のエッヂ信号に基づいてクロック発生回
路４のクロックを計数してフリーランニングカウンタを
構成するカウンタ回路６と、カウンタ回路６の計数値お
よびその他のデータ、例えば、検出エッヂ数等をストア
するメモリ７と、モータ１００の目標速度に応じた基準
パルスの立ち上りエッヂに基づいてクロック発生回路４
のクロックを計数して基準速度信号を発生する基準信号
発生回路８と、基準速度信号とメモリ７にストアされた
カウンタ回路６の計数値に基づくモータ速度信号を比較
して、モータ１００の速度誤差を演算するエラー演算回
路９と、エラー演算回路９の演算結果に基づいて速度誤
差を補償する補償値と演算する補償演算回路１０と、補
償演算回路１０の補償値に基づいたＰＷＭ信号を発生す
るＰＷＭ出力回路１１と、補償演算回路１０にサンプリ
ングの割り込み指令を与えるサンプリング割り込み回路
１２より構成されている。

【００１１】以上の構成において、第２図に基づいて動
作を説明する。定速域で動作中のモータ１００の速度に
応じた周期のエンコーダパルスがエンコーダ２００より
出力され、インターフェイス回路５００を介して制御部
３００へ入力する。制御部３００では、エッヂ検出回路
５がエンコーダパルスの各周期の立ち上りエッヂｍ，ｍ
＋１，ｍ＋２……を検出してエッヂ検出信号をカウンタ
回路６へ出力する。カウンタ回路６は、例えば、Ｎ個の
カウンタを有し、エンコーダパルスの連続したＮ周期に
わたってエッヂ検出信号をトリガーとしてクロック発生
回路４から入力するクロックを計数する。図２の実施例
では、Ｎ＝３であり、エンコーダパルスの各周期の立ち
上りエッヂから３周期にわたって３個のカウンタが順に
クロックを計数し、３（ｍ）データ、３（ｍ＋１）デー
タ，３（ｍ＋２）データ……としてメモリ７へ出力す
る。当然、カウンタ回路６では、第１のカウンタは３
（ｍ）データをメモリ７へ出力した後リセットされ、３
（ｍ＋３）データを計数し、第２のカウンタは３（ｍ＋
１）データをメモリ７へ出力した後リセットされ、３
（ｍ＋4 ）データを計数し、第３のカウンタは３（ｍ＋
２）データをメモリ７へ出力した後リセットされ、３
（ｍ＋５）データを計数する。以下、同じように繰り返
される。このようにしてカウンタ回路６より順に出力さ
れる計数値は、モータ速度信号としてメモリ７にストア
され、所定のタイミングで順にエラー演算回路９へ出力
され、基準速度信号と比較される。基準速度信号は基準
信号発生回路８からエラー演算回路９へ出力される。基
準信号発生回路８では、モータ速度信号を得た場合と同
じように、定速域におけるモータ１００の目標速度に応
じた基準パルス（図示せず）に基づいてクロック発生回
路４のクロックを計数して基準速度信号を生成する。こ
の場合、１つの定速域では、１つの基準速度信号があれ
ば十分であるので、経時的に生成する必要はなく、１度
生成したものをストアし、それを継続して所定のタイミ
ングでエラー演算回路９へ出力すれば良い。エラー演算
回路９では、モータ速度信号と基準速度信号を比較し、
モータ速度信号の基準速度信号に対する誤差を演算し、
その誤差は補償演算回路１０へ出力される。補償演算回
路１０では、サンプリング割り込み回路１２より与えら
れるサンプリング割り込みタイミングにおいて誤差に応
じた補償値を算出してＰＷＭ出力回路１１へ出力し、Ｐ
ＷＭ出力回路１１に誤差に応じたパルス幅変調度を有し
た駆動信号を出力させる。この駆動信号は増幅器４００
で増幅されてモータ１００に供給される。これによって
モータ１００は誤差を減少させる速度で駆動され、定速
域において高精度で所定の速度で駆動される。

【００１２】以上の実施例において、エンコーダパルス
の３周期（Ｎ＝３）におけるクロックの計数値を９００
（＝３００×３）とすると、モータ速度信号Ｖは、Ｖ＝０．５×１０⁶Hz/900＝555.555 ・・・・・Hz となる。

【００１３】このときのモータ速度信号の検出精度Pd
（％）は、 Pd＝１／９００＝０．１１％となる。

【００１４】エラー演算回路９はＶ＝５５５．５５５・・・・・Hz の整数値Ｖ’＝５５５Hzをモータ１００の速度信号と
し、これを基準速度に対応した周波数と比較して誤差を
演算する。

【００１５】基準速度に対応した周波数として５５５Hz
を採用したとき、基準速度の設定精度Psは、 Ps＝１／５５５＝０．１８％となる。

【００１６】エラー演算回路９はＶ＝５５５．５５５・
・・・・Hzに代えてＶ’＝５５５Hzを採用しているの
で、浮動小数点演算を行う必要がない。その結果、ＣＰ
Ｕのパワーに負担をかけることがなくなり、ＣＰＵをパ
ワーアップする必要がなくなり、演算遅れから制御不能
になる状況を回避することができる。ただし、Ps＞Pdか
ら、検出精度より基準速度設定精度が低くなっており、
好ましくない。

【００１７】一方、Ｎ＝１としたときのモータ速度信号
Ｖ，Ｖ’、モータ速度信号の検出精度Pd、および基準速
度の設定精度Psは以下のようになる。ただし、基準速度
に対応した周波数を１６６６Hzとする。Ｖ＝０．５×１０⁶Hz／３００＝１６６６．６６６・・・・Hz Ｖ’＝１６６６Hz Pd ＝１／３００＝０．３３％ Ps ＝１／１６６６＝０．０６％

【００１８】図３は図１に示した本発明の一実施例の制
御ループであり、モータ１００と、エンコーダ２００
と、増幅器４００と、補償回路６００と、減算器７００
と、サンプラー８００、および零次保持回路９００より
構成され、減算器７００は図１のエラー演算回路９に相
当し、補償回路６００は、図１の補償演算回路１０とＰ
ＷＭ出力回路１１に相当し、サンプラー８００は図１の
サンプリング割り込み回路１２に相当し、零次保持回路
９００は次のサンプリングまで前回のサンプリングの値
を保持するものであり、図１の補償演算回路１０の有す
る機能の１つに相当する。以上の構成より、その作用は
図１のモータの速度制御装置の作用より明らかなので重
複する説明は省略するが、減算器７００の正端子に入力
する基準周波数ｆ_REF・Ｎおよび負端子に入力するエン
コーダパルス周波数ｆ_ENC・ＮはともにＮ倍化された値
を有する。これは、エンコーダ２００の歯数およびクロ
ックの周波数をＮ倍化したことと等価であり、エンコー
ダ２００の加工コストおよび回路部品コストを上げない
で定速域における分解能をＮ倍にできることを意味す
る。

【００１９】以上の説明から明らかなように、カウンタ
回路６におけるＮの値を要求速度制御値に応じて設定す
ることにより、要求速度制御値を、例えば、１％，０．
５％，０．１５％，０．１％等と設定することができ、
例えば、複写機のキャリッジを駆動するモータにこの速
度制御装置を適用することによりモータを定速域で高精
度に制御して画質の高い画像形成を実現することができ
る。

【００２０】図４には、本発明の第２の実施例に係るモ
ータの速度制御装置の構成が示されている。このモータ
の速度制御装置は、１チップで構成されたマイクロコン
ピュータより成る制御部３００と、制御部３００の出力
の通過を制御するＡＮＤ回路３２と、モータ１００を駆
動する駆動回路３５と、駆動回路３５の縦通短絡を防止
する短絡防止回路３３と、駆動回路３５からモータ１０
０へ供給される駆動電流をＡＮＤ回路３２をオフにする
ことによって制限する電流制限回路３４と、モータ１０
０の回転速度に応じたパルスを発生するエンコーダ２０
０と、エンコーダ２００の出力を制御部３００に入力す
るインターフェース回路５００と、所定のプログラムを
格納したＲＯＭ３６と、制御部３００の演算結果等を一
時的に記憶するＲＡＭ３７を備えて構成されている。

【００２１】制御部３００は、エンコーダ２００のエン
コーダパルスの立ち上りエッジを検出するエッジ検出回
路５と、エンコーダパルスに比較して十分に高い周波
数、例えば、０．５ＭＨｚのクロック信号を発生するク
ロック発生回路４と、エッジ検出回路５のエッジ検出信
号をトリガーとしてエンコーダパルスの所定の周期数に
わたってクロック発生回路４のクロック信号を計数し
て、計数値（キャプチャー数）を出力するカウンタ回路
６と、カウンタ回路６の計数値、及びその他のデータ、
例えば、検出エッジ数等を記憶するメモリ７と、タイマ
ー回路１５の計時時間に基づいてサンプリングを行うサ
ンプラー１６と、エッジ検出回路５から出力されるエッ
ジ検出信号、及びメモリ７に記憶されたカウンタ回路６
の計数値に基づいて所定の演算を行い、モータ１００の
速度誤差、及び位置誤差を補償する速度補償値を演算す
る演算部１７と、モータ１００の始動時の始動ＰＷＭ設
定値が設定された始動ＰＷＭ設定回路１８と、演算部１
７の演算結果に基づく速度補償値、及び始動ＰＷＭ設定
回路１８の設定値に応じたＰＷＭ信号を出力するＰＷＭ
出力回路１１と、ＡＮＤ回路３２にイネーブル信号を出
力するイネーブル信号出力回路２０を有して構成されて
いる。

【００２２】演算部１７は、メモリ７に記憶されたカウ
ンタ回路６の計数値に基づいて所定の演算を行ってモー
タ速度データを算出する速度データ演算回路２１と、基
準速度信号を出力する基準速度設定回路２２と、速度デ
ータ演算回路２１から出力されるモータ速度信号と基準
速度設定回路２２から出力される基準速度信号を比較し
て、モータ１００の速度誤差を演算する減算器２３と、
減算器２３の演算結果に基づく速度誤差を補償する速度
補償値、及び後述する位置補償値に応じた速度補償値を
演算する速度補償演算回路２４と、エッジ検出回路５か
ら出力されるエッジ信号のエッジ数を計数し、これより
距離を演算してモータ位置データを算出する位置データ
演算回路２５と、基準位置信号を出力する基準位置設定
回路２６と、位置データ演算回路２５から出力されるモ
ータ位置信号と基準位置設定回路２６から出力される基
準位置信号を比較して、モータ１００の位置誤差を演算
する減算器２７と、減算器２７の演算結果に基づく位置
誤差を補償する補償値を演算する位置補償演算回路２８
を有して構成されている。

【００２３】ＲＯＭ３６は、図５に示すように、モータ
１００の始動時、つまり、時間ｔ₀から所定回数のサン
プリングが終了する時間ｔ₁までサーボモータ制御系を
オープンループにすると共に始動ＰＷＭ設定回路１８の
設定値に基づいてＰＷＭ出力回路１１からＰＷＭ信号を
出力させてモータ１００を始動させる立ち上げ制御を実
行させ、時間ｔ₁から定速域（時間ｔ₂〜ｔ₄）におけ
る速度変動がほぼ所定値に達する時間ｔ₃まで速度フィ
ードバック制御を実行させ、時間ｔ₃から減速動作に移
行する時間ｔ₄まで位置フィードバック制御を実行さ
せ、時間ｔ₄からモータ１００が停止する時間ｔ₅まで
速度フィードバック制御を実行させる制御プログラムを
格納している。

【００２４】以上の構成において、図６から図８を併せ
て参照しながら動作を説明する。まず、図６のＳ₁の初
期動作では、制御部３００はモータ１００の立ち上げ制
御を実施する（図５の時間ｔ₀）。この制御では、サー
ボモータ制御系をオープンループにすると共にＰＷＭ出
力回路１１から始動ＰＷＭ設定回路１８の設定値に応じ
たＰＷＭ信号を、例えば、１サンプリングピリオド＝２
ｍｓｅｃとして３サンプリングピリオド間、３回送出す
る（図４のＳ₂）。この送出信号は一定値でも可変値で
も良いが、通常は一定値で十分である。送出回数は確実
に立ち上がれば３回である必要ではないが、あまり多す
ぎると狙いの速度プロファイルに一致しなくなるため少
なめにする。また、始動ＰＷＭ設定回路１８の設定値
は、適用する機器の速度プロファイルを基準にして始動
プロファイルがばたつかないような値、つまり、サンプ
リング間隔内に速度情報を取り込める範囲の速度を実験
にて予め求めて決定する。

【００２５】制御部３００は同時にイネーブル信号出力
回路２０からＡＮＤ回路３２にイネーブル信号を出力
し、電流制限回路３４から出力されるハイの信号に基づ
いてＡＮＤ回路３２に入力するＰＷＭ信号を通過させ、
駆動回路３５に供給する。これによりモータ１００はＰ
ＷＭ信号の始動設定値に基づいて始動する。このとき、
例えば、１０サンプリング時に制御部３００にエンコー
ダパルスが入力してなければ、モータ１００が動作して
いない等のシステム異常が発生している可能性が大であ
るので、イネーブル信号出力回路２０のイネーブル信号
の出力をオフにし、システム異常信号を出力する。

【００２６】一方、制御部３００は、制御部３００にエ
ンコーダパルスが入力した場合、図６のＳ₃において加
速動作に移行し（図５の時間ｔ₁）、速度フィードバッ
ク制御を実施する（図６のＳ₄）。この制御では、動作
中のモータ１００の速度に応じた周期のエンコーダパル
スをインターフェース回路５００を介して入力し、エッ
ジ検出回路５がエンコーダパルスの各周期の立ち上りエ
ッジｍ、ｍ＋１、ｍ＋２──（図２）を検出してエッジ
検出信号をカンウタ回路６へ出力する。カウンタ回路６
は、例えば、Ｎ個のカンウタを有し、エンコーダパルス
の連続したＮ周期（Ｎ＝３）にわたってエッジ検出信号
をトリガーとしてクロック発生回路４から入力するクロ
ックを計数し、３（ｍ）データ、３（ｍ＋１）データ、
３（ｍ＋２）データ──としてメモリ７へ出力する。当
然、カウンタ回路６では、第１のカウンタは３（ｍ）デ
ータをメモリ７へ出力した後リセットされ、３（ｍ＋
３）データを計数し、第２のカウンタは３（ｍ＋１）デ
ータをメモリ７へ出力した後リセットされ、３（ｍ＋
４）データを計数し、第３のカウンタは３（ｍ＋２）デ
ータをメモリ７へ出力した後リセットされ、３（ｍ＋
５）データを計数する。以下、同じように繰り返され
る。

【００２７】このようにしてカウンタ回路６より順に出
力される計数値は、タイマー回路１５によってサンプリ
ング動作を行うサンプラー１６によって所定のタイミン
グで速度データ演算回路２１に入力する。速度データ演
算回路２１は入力した計数値に基づいてモータ速度デー
タを算出し（図７のＳ₄₁）、これをモータ速度信号とし
て減算器２３に出力する。減算器２３は基準速度設定回
路２２から出力される基準速度信号とモータ速度信号を
比較して、モータ１００の速度誤差を演算し（図７のＳ
₄₂）、これを速度補償演算回路２４に出力する。速度補
償演算回路２４はその速度誤差を補償する速度補償値を
算出してＰＷＭ出力回路１１に出力し、ＰＷＭ出力回路
１１に誤差に応じたパルス幅変調度を有したＰＷＭ信号
を出力させる（図７のＳ₄₄）。このＰＷＭ信号はＡＮＤ
回路３２を介して駆動回路３５に入力し、駆動回路３５
が速度誤差を減少させる速度でモータ１００を駆動させ
る。

【００２８】このような速度フィードバック制御によっ
て加速動作が実行され、図５の時間ｔ₂において目標速
度に到達すると定速動作に移行する（図６のＳ₅）。こ
の定速動作においても速度フィードバック制御が継続し
て行われ（図６のＳ₆）、目標速度になるようにモータ
１００の速度が制御される。このように定速動作に移行
しても速度フィードバック制御を行うと、モータ１００
の速度変動が所定値に低下する収束時間Ｔが位置フィー
ドバック制御、或いは位相フィードバック制御による収
束時間より短くなる。

【００２９】モータ１００の速度変動が収束すると（図
５の時間ｔ₃）、図６のＳ₈において制御部３００は位
置フィードバック制御を図８のフローチャートに基づい
て実施する。即ち、制御部３００が動作中のモータ１０
０の速度に応じた周期のエンコーダパルスをインターフ
ェース回路５００を介して入力すると、エッジ検出回路
５がエンコーダパルスの各周期の立ち上りエッジを検出
し、エッジ検出信号を位置データ演算回路２５に出力す
る。位置データ演算回路２５はエッジ検出信号のエッジ
数を計数し、これからモータ１００の位置データを演算
する（図８のＳ ₈₁）。つまり、１エンコーダ当たりのシ
ステムが進む距離は機械的に決まるので、エッジ数より
距離を演算してその演算結果を位置データとする。位置
データはモータ位置信号として減算器２７に出力され、
減算器２７において基準位置設定回路２６から出力され
る基準位置信号と比較されてモータ１００の位置誤差が
演算される。この演算結果は誤差信号として位置補償演
算回路２８に出力される。位置補償演算回路２８はモー
タ１００の位置誤差を補償する補償値を演算し（図８の
Ｓ₈₂）、その演算結果を速度補償演算回路２４に出力す
る。速度補償演算回路２４は位置誤差補償に対応するモ
ータ１００の速度補償値を算出し（図８のＳ ₈₃）、これ
をＰＷＭ出力回路１１に出力してＰＷＭ出力回路１１に
誤差に応じたパルス幅変調度を有したＰＷＭ信号を出力
させる（図８のＳ₈₄）。このＰＷＭ信号はＡＮＤ回路３
２を介して駆動回路３５に入力し、駆動回路３５は位置
誤差を減少させる速度でモータ１００を駆動させる。

【００３０】モータ１００の定速動作が終了する時間ｔ
₄になると、減速動作に移行する（図６のＳ₉）。この
減速動作では制御部３００が前述した図７のフローチャ
ートに従って速度フィードバック制御を実施する。

【００３１】第２の実施例の速度フィードバック制御に
おいて、エンコーダパルス（図２）の３周期（Ｎ＝３）
におけるクロックの計数値を９００（＝３００×３）と
すると、モータ速度信号Ｖは、Ｖ＝Ｍ／９００で求められる。

【００３２】ここで、Ｍは任意の数である。第１の実施
例では、クロックの周波数（０．５ＭHz）とクロックの
計数値からモータ速度信号Ｖを求めたが、第２の実施例
では、任意の数Ｍとクロックの計数値からモータ速度信
号Ｖを求める。

【００３３】速度データ設定回路２1 において、任意の
数Ｍを、Ｍ＝２²⁰＝１０４８５７６に設定すると、Ｖ＝２²⁰／９００＝１１６５．０８・・・・・が得られる。

【００３４】ここで、基準速度も１１６５であるとする
と、基準速度の設定精度Ｐｓは、Ｐｓ＝１／１１６５＝０．０８５８％となる。

【００３５】よって、第１の実施例で述べたモータ速度
の検出精度Ｐｄ（＝０．１１％）と基準速度の設定精度
Ｐｓを比較すると、Ｐｓ＜Ｐｄとなり、速度設定精度が速度検出精度より高くなって理
想的な制御状態が得られる。

【００３６】一方、クロックが計数されるエンコーダパ
ルスの周期数ＮをＮ＝１にすると、Ｖ＝２²⁰／３００＝３４９５．２５・・・・・Ｐｓ＝１／３４９５＝０．０２８６％となる。

【００３７】この場合においても、Ｐｓ＜Ｐｄという理
想的な制御状態が得られる。

【００３８】以上の実施例では、定速域（図５の時間ｔ
₂から時間ｔ₄）において速度変動が収束した後、位置
フィードバック制御によってモータ１００を制御した
が、前述した速度フィードバック制御あるいはＰＬＬに
基づく位相フィードバック制御に置換しても良い。

【００３９】

【発明の効果】以上説明した通り、本発明のモータの速
度制御装置によると、エンコーダパルスの各周期の所定
のタイミング、例えば、立ち上りエッヂでクロックの計
数を開始し、エンコーダパルスの連続した所定の周期
数、例えは、３周期にわたってそのクロックを計数して
モータの速度信号としたため、エンコーダの加工度（コ
スト）および回路部品のコストを上げないで、正確な速
度信号を得ることができ、補正をかける時間間隔を短く
して速度制御の精度を高めることができる。また、基準
速度設定精度をモータ速度検出精度より高くすることに
より、速度フィードバック制御における微調整が可能に
なる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の構成を示すブロック図

【図２】本発明の第１の実施例の作用を示すブロック図

【図３】本発明の第１の実施例の制御ループを示すブロ
ック図

【図４】本発明の第２の実施例を示すブロック図。

【図５】本発明の第２の実施例のモータ動作過程におけ
る制御タイミングと速度の関係を示す説明図。

【図６】本発明の第２の実施例の速度制御を示すフロー
チャート。

【図７】本発明の第２の実施例の速度フィードバック制
御を示すフローチャート。

【図８】本発明の第２の実施例の位置フィードバック制
御を示すフローチャート。

【符号の説明】

４，クロック発生回路５，エッヂ検出回路６，カウンタ回路７，メモリ１０，補償演算回路１１，ＰＷＭ出力回路１２，サンプリング割り込み回路１５，タイマー回路１６，サンプラー１７，演算部１８，始動ＰＷＭ設定回路２０，イネープル信号出力回路２１，速度データ演算回路２２，基準速度設定回路２３，減算器２４，速度補償演算回路２５，位置データ演算回路２６，基準位置設定回路２７，減算器２８，位置補償演算回路３３，短絡防止回路３４，電流制限回路３５，駆動回路３６，ＲＯＭ３７，ＲＡＭ１００，モータ２００，エンコーダ３００，制御部４００，増幅器５００，インターフェイス回路６００，補償回路７００，減算器８００，サンプラー９００，零次保持回路

Claims

【特許請求の範囲】

【請求項１】モータに設けられたエンコーダより出力
される速度に応じた周期のエンコーダパルスに基づいて
前記モータの速度を制御するモータの速度制御装置にお
いて、前記エンコーダパルスの各周期の所定のタイミングでク
ロックの計数を開始し、前記エンコーダパルスの連続し
た所定の周期数にわたって前記クロックを計数してモー
タ速度信号を出力するカウンタ回路と、前記モータ速度信号を基準速度信号と比較して誤差を演
算するエラー演算回路と、前記誤差に応じたパルス幅変調度を有した駆動信号を出
力して前記モータを駆動する駆動回路を備えたことを特
徴とするモータの速度制御装置。
【請求項２】前記カウンタ回路は、前記エンコーダパ
ルスの立ち上りエッヂを検出して前記所定のタイミング
とする構成の請求項１記載のモータの速度制御装置。
【請求項３】前記カウンタ回路は、要求速度制御値に
応じて前記エンコーダパルスの前記連続した所定の周期
数を可変にする構成の請求項１記載のモータの速度制御
装置。
【請求項４】前記エラー演算回路は、前記クロックの
周波数と前記クロックの計数値に基づいて得られる前記
モータ速度信号と前記基準速度信号から前記誤差を演算
する構成の請求項１記載のモータの速度制御装置。
【請求項５】前記エラー演算回路は、予め設定した任
意の数と前記クロックの計数値に基づいて得られる前記
モータ速度信号と前記基準速度信号から前記誤差を演算
する構成の請求項１記載のモータの速度制御装置。
【請求項６】前記エラー演算回路は、前記所定の周波
数と前記任意の数を所定の値に設定することにより前記
モータ速度信号の検出精度よりも高い精度で設定される
前記基準速度信号に基づいて前記誤差を演算する構成の
請求項５記載のモータの速度制御装置。