JPH0945871A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ユーザからの発注を受ける前に、予め半導体
記憶装置における周辺回路及びメモリセル部について、
回路構成用のコンタクト孔の形成段階まで作製してお
き、受注後には、プログラム用のコンタクト孔の形成、
メタライゼーション処理、及びカバー膜の形成のみでウ
エハレベルでの製品を完成させるようにして、ＴＡＴが
非常に短く、かつ非常に占有面積の小さいメモリセルを
実現する。 【解決手段】 複数本の帯状の第１の導電層１０１と、
その上に層間絶縁膜１０２を介して該第１の導電層と交
差するよう配置された複数の第２の導電層１０４とを備
え、記憶情報に応じて該両導電層の交差部にコンタクト
孔１０３を形成し、該両導電層間にショットキー接合を
形成して、プログラミングを行うようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置及
びその製造方法に関し、特に、受注から納品までの時間
｛Turn Around Time（ＴＡＴ）｝の短い高集積化が可能
なマスクＲＯＭに関する。

【０００２】

【従来の技術】図１０は特公昭６１−１９０４号公報に
開示されている従来のマスクＲＯＭの構造を説明するた
めの図であり、図１０（ａ）はマスクＲＯＭを示す平面
図，図１０（ｂ）は図１０（ａ）のＸｂ−Ｘｂ線断面図
である。

【０００３】図において、７００はマスクＲＯＭで、基
板上に互いに平行して設けられたＮ型を呈する多数本の
帯状多結晶シリコン層７０１と、該シリコン層７０１上
に絶縁膜７０２を介して互いに平行して設けられた複数
本の帯状導電層７０３とを有している。このマスクＲＯ
Ｍ７００では、上記シリコン層７０１と導電層７０３の
交点に記憶させるべき情報に応じて適宜コンタクト孔７
０４を形成し、そのコンタクト孔７０４を形成した箇所
のシリコン層７０１に対して逆導電型の不純物を導入し
てＰＮ接合を形成してある。

【０００４】また特開昭６４−３００９６号公報には、
上記マスクＲＯＭを改良したものが開示されている。図
１１はこの公報記載のマスクＲＯＭの構造を説明するた
めの図であり、図１１（ａ）はマスクＲＯＭを示す平面
図，図１１（ｂ）は図１１（ａ）のＸＩｂ−ＸＩｂ線断
面図である。図において、８００はマスクＲＯＭで、基
板上に互いに平行して設けられた多数本の帯状多結晶シ
リコン層８０１と、該シリコン層８０１上に絶縁膜８０
２を介して互いに平行して設けられた複数本の帯状多結
晶シリコン層８０３を有している。このマスクＲＯＭ８
００では、帯状多結晶シリコン層８０１をこれが第１導
電型を呈するよう、また帯状多結晶シリコン層８０３を
これが第２導電型を呈するよう構成しており、そして該
両シリコン層の交点に記憶させるべき情報に応じて、適
宜ＰＮ接合を形成するためのコンタクト孔８０４を形成
している。

【０００５】このような構成のマスクＲＯＭ８００で
は、ＰＮ接合を形成する箇所にイオン注入を施す必要が
なくなるので、マスクの枚数が減少し、工程数が減少す
る。

【０００６】

【発明が解決しようとする課題】ところで、マスクＲＯ
Ｍの市場においては、ユーザーからの発注に応じてプロ
グラミングし、ＴＡＴの短縮，つまりいかに早く納品で
きるかがもっとも重要になる。よってプログラミング以
前の工程までをすでに製造しておき、発注に応じてプロ
グラミング以降の工程をできるだけ早く完了させる技術
が重要となる。

【０００７】ところが、上記従来のマスクＲＯＭのよう
に、プログラミングをメモリセル内のコンタクト孔の開
口部分でのＰＮ接合の形成によって行っているもので
は、コンタクト孔の開口後にＰＮ接合を形成する必要が
あり、ＴＡＴを短縮できないという問題点があった。

【０００８】例えば、特公昭６１−１９０４号公報記載
のマスクＲＯＭでは、ユーザーからの発注を受けた後、
図１２に示すように、まず、情報記憶用コンタクト孔を
形成するために、フォトリソグラフィー工程、エッチン
グ工程、及びレジスト除去工程が必要である。また、Ｐ
Ｎ接合を形成するための選択的な不純物のイオン注入を
行うために、フォトリソグラフィー工程、不純物イオン
注入工程、レジスト除去工程が必要である。さらに、不
純物注入後の熱処理を行うために、外方拡散防止用ｃａ
ｐ酸化膜の堆積工程、不純物活性化熱処理工程、ｃａｐ
酸化膜除去工程が必要である。そして、これらの工程の
後に、上部配線を形成するために、メタル堆積工程、フ
ォトリソグラフィー工程、エッチング工程、及びレジス
ト除去工程が必要である。その後、水素シンター工程、
素子のカバー膜の堆積工程、さらにはボンディング用コ
ンタクトを形成するための、フォトリソグラフィー工
程、エッチング工程、及びレジスト除去工程を経て半導
体記憶装置が完成される。

【０００９】また、特開昭６４−３００９４号公報記載
のマスクＲＯＭでは、受注後、図１２に示すように、情
報記憶用コンタクト孔を形成するための工程（フォトリ
ソグラフィー工程、エッチング工程、及びレジスト除去
工程）の後に、上部配線を形成するための工程として、
多結晶シリコン堆積工程、不純物ドーピング工程、フォ
トリソグラフィー工程、エッチング工程、及びレジスト
除去工程が必要である。さらに、回路接続用のコンタク
ト孔を形成するための、フォトリソグラフィー工程、エ
ッチング工程、及びレジスト除去工程に加えて、上記特
公昭６１−１９０４号公報記載のマスクＲＯＭの製造方
法におけるメタル堆積工程以降の工程が必要である。

【００１０】本発明は上記のような問題点を解決するた
めになされたもので、ＴＡＴを大幅に短縮することがで
き、しかも占有面積が非常に小さいメモリセルを実現で
きる半導体記憶装置及びその製造方法を得ることを目的
とする。

【００１１】

【課題を解決するための手段】この発明（請求項１）に
係る半導体記憶装置は、基板上に設けられた複数本の帯
状の第１の導電層と、該第１の導電層に対して該第１の
導電層と交差するよう配置された複数本の帯状の第２の
導電層と、該両導電層の間に介在する絶縁膜とを備えて
いる。該絶縁膜の、該第１及び第２の導電層の交差部分
には、記憶すべき情報に応じて情報記憶用コンタクト孔
が形成してあり、該第１の導電層と第２の導電層とは、
該情報記憶用コンタクト孔の形成部分にてショットキー
接合により接続されている。そのことにより上記目的が
達成される。

【００１２】この発明（請求項２）は、請求項１記載の
半導体記憶装置において、前記第１の導電層を、高濃度
に不純物がドープされた低抵抗シリコン層と、該低抵抗
シリコン層と同一導電型を有し、金属とのショットキー
接合が可能となるよう低濃度に不純物がドープされたシ
リコン層とから構成したものである。

【００１３】この発明（請求項３）は、請求項１記載の
半導体記憶装置において、前記第１の導電層を、金属ま
たは金属シリサイドよりなる低抵抗層と、金属とのショ
ットキー接合が可能となるよう低濃度に不純物がドープ
されたシリコン層と、これらの層の間に配置された、該
シリコン層と同一の導電型を有し、高濃度に不純物がド
ープされた低抵抗シリコン層とから構成したものであ
る。

【００１４】この発明（請求項４）は、請求項１記載の
半導体記憶装置において、前記ショットキー接合を、単
結晶シリコン領域、もしくは多結晶シリコン膜の少なく
ともグレインバウンダリーが存在しない領域と、この領
域の上にエピタキシャル成長された金属または金属シリ
サイド膜との接触により形成したものである。

【００１５】この発明（請求項５）は、請求項１記載の
半導体記憶装置において、前記第１の導電層を、絶縁膜
上に形成した単結晶でないシリコン膜を溶融再結晶化に
より単結晶化して形成したものである。

【００１６】この発明（請求項６）の半導体記憶装置の
製造方法は、請求項５記載の半導体記憶装置を製造する
方法である。この方法は、シリコン半導体基板上に形成
した絶縁膜に、該シリコン半導体基板に達する結晶成長
用コンタクト孔を形成する工程と、該絶縁膜上にアモル
ファスシリコン膜を堆積する工程と、シリコンとは熱エ
ネルギーの吸収率の異なる材料からなる熱処理用膜を堆
積し、該熱処理用膜をストライプ状にパターニングする
工程と、アニール処理により、該アモルファスシリコン
層の溶融再結晶化を、該熱処理用膜の配置によりグレイ
ンバウンダリーの形成位置を制御して行って、該シリコ
ン半導体基板の結晶の面方位を該結晶成長用コンタクト
孔を通して受け継いだエピタキシャル成長層を形成する
工程と、該エピタキシャル成長層をパターンニングし
て、単結晶シリコン膜、もしくは該結晶成長用コンタク
ト孔の形成部以外の領域にはグレインバウンダリーが存
在しない多結晶シリコン膜を前記第１の導電層として形
成する工程とを含むものである。そのことにより上記目
的が達成される。

【００１７】この発明（請求項７）は、上記請求項６記
載の半導体記憶装置の製造方法において、前記熱処理用
膜として、シリコンに比べて熱エネルギー吸収率の高い
第１熱処理用膜を形成し、該第１熱処理用膜を、前記ア
モルファスシリコン膜の、第１の導電膜を形成すべき領
域以外の領域上にのみ残るようパターニングし、その後
該アモルファスシリコン膜の溶融再結晶化を、その第１
の導電膜を形成すべき領域の、前記結晶成長用コンタク
ト孔の配置部分以外ではグレインバウンダリーが形成さ
れないよう行うものである。

【００１８】この発明（請求項８）は、請求項６記載の
半導体記憶装置の製造方法において、前記熱処理用膜と
して、シリコンに比べて熱エネルギー吸収率の低い第２
熱処理用膜を形成し、該第２熱処理用膜を、前記アモル
ファスシリコン膜の、第１の導電膜を形成すべき領域上
にのみ残るようパターニングし、その後該アモルファス
シリコン膜の溶融再結晶化を、その第１の導電膜を形成
すべき領域の、前記結晶成長用コンタクト孔の配置部分
以外ではグレインバウンダリーが形成されないよう行う
ものである。

【００１９】この発明（請求項９）は、請求項１記載の
半導体記憶装置において、シリコン半導体基板の表面領
域に形成された、トランジスタを利用した周辺回路と、
該周辺回路部上に絶縁膜を介して形成され、前記第１及
び第２の導電層を有するメモリセル部とを備えたもので
ある。

【００２０】以下、本発明の作用について説明する。

【００２１】この発明（請求項１）においては、複数本
の帯状の第１の導電層と、その上に層間絶縁膜を介して
該第１の導電層と交差するよう配置された複数の第２の
導電層とを備え、記憶情報に応じて該両導電層の交差部
にコンタクト孔を形成し、該両導電層間にショットキー
接合を形成して、プログラミングを行うようにしたか
ら、ユーザからの発注を受ける前に、予め半導体記憶装
置における周辺回路及びメモリセル部について、回路構
成用のコンタクト孔の形成段階まで作製しておき、受注
後には、プログラム用（情報記憶用）のコンタクト孔の
形成、メタライゼーション処理、及び素子表面のカバー
膜の形成のみでウエハレベルでの製品を完成させるよう
にすることができる。このため、従来のＰＮ接合の形成
によりプログラミングを行っていたマスクＲＯＭに比べ
ると、受注後の、選択的なイオン注入のための処理や不
純物をドープした多結晶シリコン膜の形成のための処理
を不要として、ＴＡＴの大幅な短縮を図ることができ
る。

【００２２】さらに、第１の導電層のピッチをｘ、第２
の導電層のピッチをｙとすると、１つのメモリセルの面
積は、ｘｙとなり、メモリセル自体の基板上での占有面
積を非常に小さいものとできる。また、第１の導電層及
び第２の導電層の両方とも最小加工寸法ｆで加工した場
合、基板上で１つのメモリセルに割り当てられる面積は
（２ｆ）²となり、導体層の最小加工寸法で決まる最小
面積のメモリセルを実現できる。ここで、下部配線（第
１の導体層）と、コンタクト孔を形成するためのホトマ
スクとの間に位置合わせマージンΔｆを取る場合、１つ
のメモリセルに割り当てられる面積は、｛２（ｆ＋Δ
ｆ）｝²となる。

【００２３】この発明（請求項２）においては、第１の
導電層を、その上部が低濃度シリコン層、その下部が高
濃度シリコン層からなる配線構造としたので、第１の導
電層を低抵抗化できる。また、該第１の導電層は、低濃
度シリコン層によりその上側の金属または金属シリサイ
ド配線（第２の導電層）との間でショットキー接合を形
成できる。

【００２４】この発明（請求項３）においては、上記第
１の導体層を、金属あるいは金属シリサイドからなる低
抵抗層と、金属とのショットキー接合が可能な低濃度層
と、これらの間に形成された抵抗が低い高濃度不純物層
とから構成したので、該第１の導体層の低抵抗化により
読出し速度を大きく向上させて、より高速な動作が可能
なマスクＲＯＭを実現できる。

【００２５】この発明（請求項４）においては、プログ
ラミングのためのショットキー接合を、シリコン膜上に
金属または金属シリサイド膜をエピタキシャル成長して
形成しているため、非常に界面状態の良いショトキー接
合を実現でき、これにより逆バイアスリークを低減で
き、低消費電力動作を実現できる。

【００２６】この発明（請求項５，６，７，８）におい
ては、メモリセルを構成する第１の導電層として、単結
晶シリコン膜、もしくは該結晶成長用コンタクト孔の形
成部以外の領域にはグレインバウンダリーが存在しない
多結晶シリコン膜を、半導体基板の表面領域ではなく、
絶縁膜上に形成しているため、半導体基板へのリーク電
流を低減させることが可能となる。また、半導体基板の
表面領域に形成した周辺回路による制約を受けることな
く、メモリセル領域のレイアウトを自由に設計でき、集
積度も向上する。

【００２７】さらに、第１の導電層を構成する結晶性シ
リコンは、少なくとも結晶成長用コンタクト孔の形成部
以外には、グレインバウンダリーが存在しないものであ
るため、グレインバウンダリーがランダムに形成されて
いる多結晶シリコン等と比べて、ショットキー接合の逆
バイアスリークを低減することが可能となる。

【００２８】この発明（請求項９）においては、請求項
１の半導体記憶装置において、半導体基板表面の周辺回
路部上に層間絶縁膜を介してメモリセル部を配置したの
で、メモリ装置の周辺回路部をチップ面積全体を使って
設計することが可能であり、しかも、メモリセル領域
を、上記周辺回路部上にチップ全面に渡って形成するこ
とが可能となる。このため、チップ面積に対して非常に
記憶容量を大きくすることができる。

【００２９】

【発明の実施の形態】以下、本発明の実施の形態による
半導体記憶装置及びその製造方法について説明する。

【００３０】（実施の形態１）図１は本発明の第１の実
施の形態による半導体記憶装置としてマスクＲＯＭを説
明するための図であり、図１（ａ）はこのマスクＲＯＭ
におけるメモリセル領域の回路構成を示す図、図１
（ｂ）はメモリセル領域を示す平面図、図１（ｃ）は図
１（ｂ）のＩｃ−Ｉｃ線断面の構造を示す図である。

【００３１】図において、１００は本実施の形態のマス
クＲＯＭで、シリコン基板もしくは絶縁基板上に設けら
れた複数本の帯状の第１の導電層１０１と、これらの導
電層１０１上に絶縁膜１０２を介して上記第１の導電層
１０１と交差する方向に設けられた複数本の帯状の第２
の導電層１０４とを有している。

【００３２】また、本実施の形態では、第１の導電層１
０１は半導体層により構成されており、また、第２の導
電層１０４は金属膜により構成されている。そして、上
記第１の導電層１０１及び第２の導電層の間に形成され
た層間絶縁膜１０２の、第１及び第２の導電層が交差す
る部分には、記憶情報に応じてコンタクト孔１０３が形
成されている。該コンタクト孔１０３の形成部分では、
上記第１及び第２の導電層の接触により金属−半導体シ
ョットキー接合が形成されている。

【００３３】ここでは、記憶情報は、導電層１０１と導
電層１０４をこれらの交点でショットキー接合により接
続するためのコンタクト孔の有無により記憶するように
している。例えば、３×３のメモリセル部で考える。こ
の場合、図１（ａ）に示すように、メモリセル部は３つ
の第１の導電層１０１ａ〜１０１ｃと、３つの第２の導
電層１０４ａ〜１０４ｃとを有する。コンタクト孔が開
口している状態を情報「１」、コンタクト孔が開口して
いない状態を情報「０」としたとき、交点（１、１）の
情報は、情報「１」となる。実際にこの情報を読み出す
方法としては、導電層１０１ａと導電層１０４ａを選択
して、導電層１０４ａに電圧を与え、導電層１０１ａ側
に対し、導通がとれているかどうかで情報「１」，
「０」を判断する。

【００３４】上記交点（１、１）ではコンタクト孔が開
口しており、導電層１０４ａが、ＨＩＧＨの状態では、
コンタクト孔部分のショットキー接合が順バイアスとな
るので、導電層１０１ａに順方向電流が流れるため、情
報「１」が読みとれる。また、交点（３、１）では、導
電層１０１ｃと導電層１０４ａを選択したとき、導電層
１０４ａがＨＩＧＨの状態であっても、該交点部分には
コンタクト孔が無いため、導電層１０１ｃに流れる電流
は、導電層１０４ａ，交点（１、１）のコンタクト孔，
導電層１０１ａ，交点（１、３）のコンタクト孔部，導
電層１０４ｃ，交点（３、３）のコンタクト孔部，導電
層１０１ｃの経路で流れてくる電流のみである。

【００３５】しかし、交点（１、３）のコンタクト孔部
は、ショットキー接合の逆方向リーク電流のみであり、
ショットキー接合の順方向電流とは桁違いに小さい。よ
って情報”０”が読みとれる。

【００３６】上記説明では、第１の導電層１０１が低濃
度のｎ型半導体により構成した場合を前提としている
が、第１の導電層１０１を低濃度のｐ型半導体により構
成してもよく、この場合は、金属−半導体ショットキー
接合では、第１の導電層１０１から第２の導電層１０４
側に向けて順方向電流が流れる構成となる。

【００３７】次に製造方法について説明する。

【００３８】もっとも単純な製法としては以下のような
方法がある。下部配線（第１の導体層）１０１として、
半導体基板にｎ型（もしくはｐ型）の互いに平行な帯状
の半導体層を形成し、その上に層間絶縁膜１０２を堆積
する。その後、プログラミングに応じて上記下層配線１
０１まで到達するコンタクト孔を上記層間絶縁膜１０２
に形成し、その上に金属（例えば、アルミ系材料）を堆
積し、これをパターニングして上記下部配線１０１と交
差する方向に互いに平行な帯状の上部配線１０４を形成
する。

【００３９】本実施の形態のマスクＲＯＭでは、周辺回
路部及びメモリセル領域におけるコンタクト孔の形成工
程までを、ユーザーからの発注を受ける前に予め作製し
ておくことが可能であり、受注後は、図１２に示すよう
に、ユーザーのニーズに合わせて、記憶情報をプログラ
ミングするためのコンタクト孔の形成、メタル配線の形
成、カバー膜の形成を行うだけでよく、従来のマスクＲ
ＯＭに比べてＴＡＴを大きく短縮できる。

【００４０】なお、この第１の実施の形態では、第１の
導電層１０１を低濃度のｎ型もしくはｐ型の半導体層に
より構成しているため、上部メタル配線（第２の導電
層）とショットキー接合を形成するには、該第１の導電
層としての半導体層を１０¹⁸／cm³以下の濃度にするこ
とが望ましい。これは、該半導体層の濃度が濃いと、上
部メタル配線との接合がオーミック接合となるからであ
る。ところが、該半導体層が低濃度になると、第１の導
電層が非常に配線抵抗が大きなものとなり、読み出し速
度が遅くなる。

【００４１】（実施の形態２）図２は、本発明の第２の
実施の形態によるマスクＲＯＭの構造を示す断面図であ
る。

【００４２】この実施の形態は、上記第１の実施の形態
における読出し速度低下の問題を解決したものである。
図において、２００は本実施の形態のマスクＲＯＭであ
り、このマスクＲＯＭ２００では、下部配線としての第
１の導電層２００ａを、高濃度（１０²⁰／ｃｍ³以上の
濃度）にドープされた低抵抗シリコン層２０１と、低濃
度（１０¹⁸／ｃｍ³以下の濃度）にドープされた、金属
との間でショットキー接合が形成可能なシリコン層２０
２とからなる２層構造としている。ただし、上記低抵抗
シリコン層２０１と、ショットキー接合のためのシリコ
ン層２０２とは、同一導電型にする必要がある。

【００４３】その他の構成は、上記第１の実施の形態と
同様であり、該第１の導電層２００ａ上には層間絶縁膜
２０３を介して第２の導体層２０５が形成されている。
この第２の導体層２０５は、上記導電層２００ａと交差
する方向に延びる、互いに平行な複数の帯状の金属層か
らなる。また、上記層間絶縁膜２０３の、第１及び第２
の導体層が交差する部分には、記憶情報に応じてコンタ
クト孔２０４が形成されている。このコンタクト孔２０
４内では、上記第１及び第２の導体層の接触により金属
−半導体ショットキー接合が形成されている。

【００４４】このような構成の第２の実施の形態では、
下部配線としての第１の導電層２００ａを、高濃度に不
純物をドープした低抵抗シリコン層２０１と、金属との
間でショットキー接合を形成可能な低濃度のシリコン層
２０２からなる２層構造としたので、上記下部配線２０
０ａの、コンタクト孔２０４の形成部分外では、電流が
低抵抗のシリコン層２０１を流れることとなり、読み出
し速度を向上させることができる。

【００４５】（実施の形態３）図３は、本発明の第３の
実施の形態によるマスクＲＯＭの構造を示す断面図であ
る。

【００４６】図において、３００は第３の実施の形態の
マスクＲＯＭであり、このマスクＲＯＭ３００では、下
部配線としての第１の導電層３００は、高濃度にドープ
された半導体層よりなる低抵抗配線層３０２と、その上
に形成された、金属との間でショットキー接合を形成可
能な低濃度のシリコン層３０３と、該低抵抗配線層３０
２の下側に形成された、該低抵抗配線層３０２より更に
低抵抗な金属層もしくは金属シリサイド層３０１とから
構成されている。

【００４７】その他の構成は、上記第１の実施の形態と
同様であり、該第１の導電層３００ａ上には層間絶縁膜
３０４を介して第２の導体層３０６が形成されている。
この第２の導体層３０６は、上記導電層３００ａと交差
する方向に延びる、互いに平行な複数の帯状の金属層か
らなる。また、上記層間絶縁膜３０４の、第１及び第２
の導体層が交差する部分には、記憶情報に応じてコンタ
クト孔３０５が形成されている。このコンタクト孔３０
５内では、上記第１の導体層３００ａと第２の導体層３
０６の接触により金属−半導体ショットキー接合が形成
されている。

【００４８】このような構成の第３の実施の形態では、
下部配線としての第１の導電層３００ａを、不純物濃度
が高い低抵抗シリコン層３０２と、該シリコン層３０２
上に形成された、金属との間でショットキー接合を形成
可能な不純物濃度が低いシリコン層３０３と、該シリコ
ン層３０２に下側に形成された、低抵抗な金属層もしく
は金属シリサイド層３０１とからなる３層構造としたの
で、上記下部配線３００ａの、コンタクト孔３０５の形
成部分以外では、電流が低抵抗の金属層もしくは金属シ
リサイド層３０１を流れることとなり、第２の実施の形
態に比べてさらに読み出し速度を向上させることができ
る。

【００４９】（実施の形態４）図４は、本発明の第４の
実施の形態によるマスクＲＯＭを説明するための図であ
り、図４（ａ）は該第４の実施の形態のマスクＲＯＭの
断面構造を示している。

【００５０】図において、４００は本実施の形態のマス
クＲＯＭで、これは、上記各実施の形態における金属−
半導体ショットキー接合を、半導体基板上にエピタキシ
ャル成長によって形成した金属と、半導体層との間で形
成している。

【００５１】すなわち、このマスクＲＯＭ４００では、
シリコン基板４０１上にフィールド酸化膜４０２を形成
して、活性領域と素子分離領域とを分離した後、半導体
基板と逆導電型の不純物のイオン注入を行って、活性領
域上に帯状の半導体導電層４０３を形成している。この
とき、不純物の注入を、低ドーズ量（１０¹³／ｃｍ²オ
ーダー）かつ低エネルギーでもって行えば、上記半導体
導電層４０３の不純物濃度は１０¹⁸／ｃｍ³オーダーと
なる。一方、不純物の注入を、高ドーズ量（１０^{1 5}／ｃ
ｍ²オーダー）かつ高エネルギー（８０〜１５０ｋｅ
Ｖ）でもって行い、活性化熱処理を、注入プロファイル
を崩さないような条件（例えば、１０００℃、１０秒程
度の急速加熱処理）で行えば、第２の実施の形態のよう
にショットキー接合面での濃度（表面濃度）を１０¹⁸／
ｃｍ³オーダーに抑えつつ低抵抗の配線を実現できる。

【００５２】このようにして半導体層よりなる互いに平
行な帯状の下層導電層４０３を形成した後、その上に層
間絶縁膜４０４を、例えば、シリコン酸化膜や、ボロ
ン、燐を含むシリケートガラスを堆積して形成する。そ
して記憶情報に応じたプログラミングを、該層間絶縁膜
４０４にコンタクト孔４０５を形成することにより行
う。

【００５３】その後、本実施の形態における半導体下層
導電層４０３（シリコン単結晶）上にコバルトシリサイ
ド膜４０８をエピタキシャル成長させる。

【００５４】すなわち、コンタクト孔４０５を形成した
後、チタン膜４０６を２〜１０ｎｍ程度の厚さにコンタ
クト孔底部に堆積し、引き続き、雰囲気の大気解放を行
うことなく、コバルト膜４０７を１０〜５０ｎｍ程度の
厚さに堆積し、４００°Ｃ〜７００°Ｃ程度の急速加熱
処理を行う。このときチタン膜４０６によるシリコン表
面の自然酸化膜の還元が行われると同時に、コバルトが
該チタン膜４０６中を拡散してシリコン単結晶層４０３
と反応し、これによりコバルトシリサイド膜４０８がエ
ピタキシャル成長する。

【００５５】その後、金属上部導電層４０９として、Ａ
ｌ−Ｓｉ（１％）−Ｃｕ（０．５％）等のアルミ系金属
層を形成する。

【００５６】この実施の形態では、半導体下層導電層４
０３と金属上部導電層４０９とは、コバルトシリサイド
膜４０８を介して電気的に接続されており、金属上部導
電層４０９とコバルトシリサイド膜４０８との接続はオ
ーミック接続、半導体下層導電層４０３とコバルトシリ
サイド膜４０８との接続はショットキー接続となってい
る。

【００５７】また、コバルトシリサイド膜４０８は半導
体下層導電層４０３（シリコン単結晶）上にエピタキシ
ャル成長により形成されたものであるため、これらの間
のショットキー接合は、非常に逆接合リークの少ない状
態となっており、かつ低抵抗，高速化を実現できる。

【００５８】図４（ｂ）は、上記第４の実施の形態の第
１の変形例によるマスクＲＯＭを示す断面図である。図
において、４１０は第１の変形例のマスクＲＯＭであ
り、このマスクＲＯＭ４１０は、図４（ａ）における半
導体下層導電層４０３を、低抵抗化したものである。つ
まり、この実施の形態では、シリコン基板の、素子分離
された素子領域上には、シリコン基板と逆導電型の高濃
度単結晶シリコン層４１３ａが形成されており、その上
には、エピタキシャル成長されたコバルトシリサイド層
４１３ｂ、高濃度単結晶シリコン層４１３ｃ、及び低濃
度単結晶シリコン層４１３ｄが順次形成されている。こ
こで、コバルトシリサイド膜４０８は、上記第４の実施
の形態と同様のエピタキシャル成長により形成したもの
である。

【００５９】また、単結晶コバルトシリサイド層４１３
ｂ上へのシリコン膜のエピタキシャル成長は、選択エピ
タキシャル成長法にて行っている。

【００６０】本変形例では、下部配線を非常に低抵抗な
構造としているため、上記第４の実施の形態に比べて、
読み出し速度が速くなるという効果がある。

【００６１】図４（ｃ）は、上記第４の実施の形態の第
２の変形例によるマスクＲＯＭを示す断面図である。図
において、４２０は第２の変形例のマスクＲＯＭであ
り、このマスクＲＯＭ４２０は、第４の実施の形態で半
導体基板４０１の表面領域に形成している半導体下層導
電層４０３に代えて、半導体基板４０１上に形成した半
導体下層導電層４２３を備えたものである。

【００６２】この半導体下層導電層４２３は、活性領域
上に選択シリコンエピタキシャル法により半導体層を積
み上げることにより形成している。

【００６３】この第２の変形例では、微細化によるメモ
リセルの離間間隔の縮小により、下層半導体導電層より
半導体基板を通じて隣のセルの下層半導体導電層に電流
がリークする現象、例えば図４（ａ）における隣接する
セル４００ａの一方から他方へ電流がリークする現象を
抑制することができる効果がある。

【００６４】図４（ｄ）は、上記第４の実施の形態の第
３の変形例によるマスクＲＯＭを示す断面図である。図
において、４３０は第３の変形例のマスクＲＯＭであ
り、このマスクＲＯＭ４３０は、図４（ｃ）に示す、メ
モリセル間のリークを抑えることができる構造と、図４
（ｂ）に示す、下層配線の低抵抗化を実現できる構造と
を組み合わせたものである。

【００６５】つまり、本実施の形態では、図４（ｃ）
の、基板より上に積み上げて形成したエピタキシャルシ
リコン膜４２３に代えて、多層構造の下層配線４３３を
備えたものである。

【００６６】この多層構造の下層配線４３３は、シリコ
ン基板の、素子分離された素子領域上に積み上げた、シ
リコン基板と逆導電型の高濃度単結晶エピタキシャルシ
リコン層４３３ａを有し、このエピタキシャルシリコン
層４３３ａ上に、エピタキシャル成長されたコバルトシ
リサイド層４３３ｂ、高濃度単結晶シリコン層４３３
ｃ、及び低濃度単結晶シリコン層４３３ｄが順次形成さ
れた構造となっている。ここで、コバルトシリサイド膜
４０８は、上記第４の実施の形態と同様のエピタキシャ
ル成長により形成したものである。また、単結晶コバル
トシリサイド層４３３ｂ上へのシリコン膜のエピタキシ
ャル成長は、選択エピタキシャル成長法にて行ってい
る。

【００６７】（実施の形態５）図５は本発明の第５の実
施の形態による半導体記憶装置の製造方法における第１
の導体層のパターニングまでの処理を説明するための図
である。図５（ａ）〜図５（ｃ）は、上記パターニング
までの処理を工程順に示す平面図、図５（ｄ），図５
（ｅ），図５（ｆ）は、図５（ａ）のＶｄ−Ｖｄ線断面
図，図５（ｂ）のＶｅ−Ｖｅ線断面図，図５（ｃ）のＶ
ｆ−Ｖｆ線断面図である。

【００６８】図６は上記第５の実施の形態の半導体記憶
装置の製造方法における第１の導体層のパターニング
後、層間絶縁膜を形成するまでの処理を説明するための
図であり、図６（ａ）〜図６（ｃ）は、上記層間絶縁膜
の形成までの処理を工程順に示す、図５（ｃ）のＶＩ−
ＶＩ線に相当する部分の平面図である。

【００６９】図７は、上記第５の実施の形態の半導体記
憶装置の製造方法における、層間絶縁膜の形成後、第２
の導体層を形成するまでの処理を説明するための図であ
り、図７（ａ）〜７（ｃ）は、上記第２の導体層の形成
までの処理を工程順に示す、プログラミング用（情報記
憶用）のコンタクト孔部の拡大断面図である。

【００７０】まず、図５（ａ），（ｄ）に示すように、
半導体基板５０１上に堆積した層間絶縁膜５０２に、半
導体基板５０１まで届くコンタクト孔５０３を所望の領
域に開口し、その後、該層間絶縁膜５０２上にアモルフ
ァスシリコン膜５０４を堆積する。

【００７１】次に、図５（ｂ），（ｅ）に示すように、
アモルファスシリコン膜５０４上にシリコン酸化膜５０
５、多結晶シリコン膜５０６、アモルファスシリコン膜
と比較し熱エネルギー吸収率が低く、つまり光反射率が
高くかつ融点の高い膜５０７を堆積し、該多結晶シリコ
ン膜５０６及びタングステン金属膜５０７を上記コンタ
クト孔５０３を覆うように所望の配線パターンにパター
ンニングする。本実施の形態では、上記光反射率が高く
かつ融点の高い膜５０７としてタングステン金属膜を形
成している。

【００７２】次に、図５（ｃ），（ｆ）に示すように、
電子ビームもしくはレーザー（本実施の形態では、電子
ビーム）により、上記アモルファスシリコン膜５０４を
溶融再結晶化する。ここで、タングステン金属膜５０７
が存在する領域のアモルファスシリコンは、タングステ
ン金属膜５０７が電子ビームを反射するため、タングス
テン金属膜５０７が存在しない領域のアモルファスシリ
コンと比較し、温度が上昇しにくくかつ冷めやすくなっ
ている。つまり再結晶化はタングステン膜５０７が存在
する領域の下部から開始され、周辺のアモルファスある
いは多結晶の結晶状態を引き継がずに成長が起こるた
め、上記アモルファスシリコン膜５０４の溶融再結晶化
後の結晶性シリコン膜は、グレインバウンダリーが、タ
ングステン金属膜５０７のない領域には存在するが、タ
ングステン金属膜５０７の下側の領域には、グレインバ
ウンダリーが存在しないものとなる。但し、場合によっ
ては、上記結晶性シリコン膜は、タングステン金属膜５
０７の下側の領域でも、コンタクト孔５０３の形成部分
ではグレインバウンダリーが形成されることがある。こ
の時、タングステン金属膜５０７直下の多結晶シリコン
膜５０６は高温のためタングステン金属膜５０７と反応
し、一部タングステンシリサイド膜５０９に変化する。
ここで、上記多結晶シリコン膜５０６は、タングステン
金属膜５０７の加熱時の応力緩和層として働くこととな
り、タングステン金属膜５０７の膜剥がれを防止する効
果がある。

【００７３】また、上記多結晶シリコン膜５０６の下の
シリコン酸化膜５０５は、加熱時のタングステン金属が
アモルファスシリコン層５０４（溶融した後は多結晶シ
リコン層５０８）へ拡散するのを防止するバリア膜とし
ての効果がある。

【００７４】次に、上記タングステン金属膜５０７、及
びタングステンシリサイド膜５０９をマスクとしてシリ
コン酸化膜５０５をエッチングする。これにより、該シ
リコン酸化膜５０５は、配線パターンと同一パターンと
なる。

【００７５】本実施の形態における電子ビームアニール
処理は、電子ビームの偏向板に高周波をかけることによ
り、再結晶化のための電子ビーム走査方向と垂直方向に
電子ビームを高速で振動させて形成した疑似線状ビーム
を用い、ビーム加速電圧：１０ＫＶ（ビーム加速エネル
ギー：１０ＫｅＶ）、ビーム電流：６〜１０ｍＡ、ビー
ム走査速度：１００ｍｍ／秒、ビーム径：１００〜１５
０μｍ、偏向周波数：１５ＭＨｚ、偏向振幅１．２ｍ
ｍ、基板温度：５００℃の処理条件で行っている。

【００７６】次に、図６（ａ）に示すように、上記タン
グステン金属膜５０７、タングステンシリサイド膜５０
９、シリコン酸化膜５０５をマスクとして上記多結晶シ
リコン膜５０８をエッチングし、単結晶シリコン膜、あ
るいはコンタクト孔５０３の形成部分以外にグレインバ
ウンダリーの存在しない多結晶シリコン膜よりなる配線
５１０を形成する。

【００７７】次に、図６（ｂ）に示すように、上記タン
グステン金属膜５０７、タングステンシリサイド膜５０
９、シリコン酸化膜５０５を除去する。

【００７８】次に、図６（ｃ）に示すように、上記単結
晶シリコン膜よりなる配線５１０に、不純物をイオン注
入法によりドーピングし、熱処理により活性化する。本
実施の形態では、注入プロファイルを崩さないため、該
活性化のための熱処理として、１０００℃、１０秒の急
速加熱処理を行っている。この時、高エネルギーでイオ
ン注入を行うことにより、第２の実施の形態で示すよう
に、該単結晶シリコン膜の表面部分の濃度を低濃度（１
０¹⁸／ｃｍ³以下の濃度）に、その下部領域を高濃度
（１０²⁰／ｃｍ³以上の濃度）にすることができる。

【００７９】次に、図６（ｄ）に示すように、層間絶縁
膜５１１を堆積し、該層間絶縁膜５１１に、記憶情報に
応じてコンタクト孔５１２を開口して、マスクＲＯＭの
プログラミングを行う。

【００８０】次に、図７（ａ）に示すように、厚さ２〜
１０ｎｍ程度のチタン膜５１３をコンタクト孔５１２の
底部に堆積した後、引き続き、雰囲気の大気解放を行う
ことなく、厚さ１０〜５０ｎｍ程度のコバルト膜５１４
を堆積する。

【００８１】次に、図７（ｂ）に示すように、４００°
Ｃ〜７００°Ｃ程度の急速加熱処理を行う。このとき、
チタン膜により単結晶シリコン膜５１０の表面の自然酸
化膜が還元されるとともに、該チタン膜中にコバルトが
拡散して単結晶シリコン膜５１０と反応し、コバルトシ
リサイド膜５１５のエピタキシャル成長が生ずる。

【００８２】次に、全面にアルミ系金属膜を形成し、該
金属膜、コバルト膜及びチタン膜をパターニングする。
これにより、図７（ｃ）に示すように、下部配線５１０
に対して交差する、アルミ系金属からなる上部配線５１
６を形成する。

【００８３】また、本実施の形態におけるチタン膜５１
３の形成から上部配線となるアルミ系金属堆積までの工
程における処理は、堆積チャンバーと急速加熱処理チャ
ンバーが真空搬送系でつながれたマルチチャンバー装置
を用いて行っている。つまり、チタン膜５１３の堆積，
コバルト膜５１４の堆積，急速加熱処理によるコバルト
シリサイド膜５１５のエピタキシャル成長，アルミ系金
属５１６の堆積までの一連の処理は、マルチチャンバー
装置のベースプレッシャーを１〜２×１０^-8torrに保持
して、処理雰囲気を大気解放することなく行っている。

【００８４】本実施の形態の方法によれば、第４の実施
の形態のように半導体基板表面を下部配線に使用しなく
ても、単結晶シリコンよりなる下部配線を形成すること
が可能である。

【００８５】また、上記下部配線５１０を、第４の実施
の形態のようなコバルトシリサイド４１３ｂあるいは４
３３ｂで裏打ちされた配線構造とすることも可能であ
る。

【００８６】なお、本発明の絶縁膜上へのシリコンエピ
タキシャル成長配線形成技術は、ショットキー接合型マ
スクＲＯＭにかぎらず、従来構造のような、ＰＮ接合型
マスクＲＯＭにも適用できる。このようなＰＮ接合型マ
スクＲＯＭを形成する場合には、例えば、上記第５実施
の形態の図６（ｄ）に示す工程、図７（ａ）に示す工
程、あるいは図７（ｂ）に示す工程の後で、下部配線５
１０にこれと逆導電型の不純物を注入すればよい。

【００８７】また、上記第５の実施の形態では、絶縁膜
上のアモルファスシリコン膜５０４の溶融再結晶化を行
う際、アモルファスシリコン膜５０４の配線となるべき
領域上に、電子ビームやレーザービーム等のエネルギー
ビームの吸収率の低い膜、つまりタングステン膜を形成
し、該エネルギービームの照射によりアモルファスシリ
コン膜５０４の配線となるべき領域を選択的に溶融再結
晶化したが、このような絶縁膜上に単結晶シリコンから
なる配線を形成する方法は、第５の実施の形態の方法に
限るものではない。

【００８８】（実施の形態６）次に、本発明の第６の実
施の形態として、上記第５の実施の形態とは異なる、絶
縁膜上での単結晶シリコン配線の形成方法について説明
する。

【００８９】図８（ａ）はこの実施の形態による単結晶
シリコン配線の形成方法における溶融再結晶化処理を説
明するための図であり、図８（ｂ）は本実施の形態との
比較のために、第５の実施の形態における溶融再結晶化
処理（図５（ｂ）に示すもの）をあらためて示してい
る。

【００９０】この第６の実施の形態の半導体記憶装置の
製造方法は、第５の実施の形態における多結晶シリコン
膜５０６及びタングステン膜５０７に代えて、該膜５０
６，５０７のパターンとはそのポジ，ネガを反転したパ
ターンを有するシリコン窒化膜５６０をシリコン酸化膜
５０５上に形成し、その後エネルギービームの照射によ
りアモルファスシリコン膜５０４の配線となるべき領域
を選択的に溶融再結晶化するようにしている。

【００９１】すなわち、図５（ａ）に示すアモルファス
シリコン膜５０４上にシリコン酸化膜５０５，シリコン
窒化膜５６０を順次堆積し、上記シリコン窒化膜５６０
を、これが第５の実施の形態のタングステン膜５０７と
はホジ、ネガを反転したようなパターンとなるようパタ
ーンニングする。つまり、このパターニングでは、シリ
コン窒化膜の、アモルファスシリコン膜５０４の配線と
なるべき領域上の部分を除去する。

【００９２】ここで、シリコン窒化膜は熱エネルギー吸
収率がアモルファスシリコンに比べて高いため、第５の
実施の形態と同様に、電子ビームの照射を行った場合、
アモルファスシリコン膜の、シリコン窒化膜が存在する
領域では、他の領域に比べて、シリコン窒化膜が電子ビ
ームをより多く吸収する。つまり、アモルファスシリコ
ン膜の、シリコン窒化膜が存在する領域は、シリコン窒
化膜が存在しない領域と比較して、温度が上昇しやすく
かつ冷めにくい。つまり再結晶化は、シリコン窒化膜５
６０が存在しない領域から開始され、周辺のアモルファ
スあるいは多結晶の結晶状態を引き継がずに成長が起こ
るため、上記アモルファスシリコン膜５０４の溶融再結
晶化してなる結晶性シリコン膜では、グレインバウンダ
リーがシリコン窒化膜５６０が存在する領域に形成さ
れ、該シリコン窒化膜５６０が存在しない領域は、グレ
インバウンダリーが存在しない領域となる。但し、場合
によっては、上記結晶性シリコン膜は、シリコン窒化膜
の存在しない領域でも、結晶成長用コンタクト孔の形成
部分では、グレインバウンダリーが形成されることがあ
るものである。

【００９３】その後の工程は上記第５の実施の形態と同
様である。

【００９４】このような構成の本発明の第６の実施の形
態においても上記第５の実施の形態と同様の効果があ
る。

【００９５】（実施の形態７）図９（ａ）は、本発明の
第７の実施の形態による半導体記憶装置の構造を概念的
に示す斜視図、図９（ｂ）はその平面図である。

【００９６】図において、６００は本実施の形態の半導
体記憶装置で、これは、シリコン半導体基板６０１上に
形成された、トランジスタ６１１を含む周辺回路部６１
０と、該周辺回路部６１０上に絶縁膜６１２を介して形
成されたメモリセル部６２０とから構成されている。

【００９７】該メモリセル部６２０は、互いに平行に配
置された複数の下部配線６２１と、該下部配線６２１と
交差するよう互いに平行に配置された複数の上部配線６
２２と、該上部配線６２２と下部配線６２１とを接続し
て、これらの間にショットキー接合を形成するためのコ
ンタクト孔部分６２３とを有している。なお、６００ａ
は、メモリセル部６２０の１つのメモリセルに相当する
領域である。

【００９８】ここで、上記メモリセル部としては、上記
第１〜第３，第５，第６の実施の形態におけるメモリセ
ル領域の構成を用いることができる。

【００９９】例えば、上記メモリセル部６２０に第５の
実施の形態のメモリセル領域の構成を用いた場合、下部
配線６２１は、高濃度単結晶シリコン膜６２１ａとその
上に形成された低濃度単結晶シリコン膜６２１ｂとから
構成され、上部配線６２２は、アルミ系金属膜６２２ｂ
と、その下側に形成されたチタン膜とコバルト膜の２層
構造の膜６２２ａとから構成されることとなる。但し、
上記２層構造の膜６２２ａは、コンタクト孔部分６２３
では、コンタクト孔底部の低濃度単結晶シリコン膜６２
１ｂに対してエピタキシャル成長しているコバルトシリ
サイド膜を有する構造となっており、つまり、下側から
コバルトシリサイド膜，チタン膜，コバルト膜の順に積
層された３層構造となる。なお、コンタクト孔部分６２
３では、場合によっては、コバルト膜が低濃度単結晶シ
リコン膜との反応により消失していることもある。

【０１００】また、下部配線を多結晶シリコンからなる
単層膜、上部配線をメタルからなる単層配線膜として工
程を簡略化してもよいが、この場合は、ショットキー逆
接合リークは増大し、素子の動作スピードも遅くなると
いう、製造プロセスと素子特性との間でのトレードオフ
の関係がある。

【０１０１】このような構成の本発明の第７の実施の形
態では、チップ面積の全体を使用して周辺回路部を構成
することが可能であり、しかも、メモリセル部を該周辺
回路部上の層間絶縁膜上に、チップ面積全体を使用して
構成することが可能となる。

【０１０２】さらに、図示していないが、メモリセル部
を集積度に合わせて積層化することも可能である。この
ような構造では、ゆるい加工ルールで、非常に集積度を
上げることが可能となる。

【０１０３】

【発明の効果】以上のように本発明（請求項１）に係る
半導体記憶装置によれば、複数本の帯状の第１の導電層
と、その上に層間絶縁膜を介して該第１の導電層と交差
するよう配置された複数の第２の導電層とを備え、記憶
情報に応じて該両導電層の交差部にコンタクト孔を形成
し、該両導電層間にショットキー接合を形成して、プロ
グラミングを行うようにしたので、ユーザからの発注を
受ける前に、予め半導体記憶装置における周辺回路及び
メモリセル部について、回路構成用のコンタクト孔の形
成段階まで作製しておき、受注後には、プログラム用の
コンタクト孔の形成、メタライゼーション処理、及び素
子のカバー膜の形成のみでウエハレベルでの製品を完成
させるようにすることができる。このため、従来のＰＮ
接合の形成によりプログラミングを行っていたマスクＲ
ＯＭに比べると、受注後の、選択的なイオン注入のため
の処理を不要として、ＴＡＴの大幅な短縮を図ることが
できる。

【０１０４】また、上下に配置された第１及び第２の導
電層を、その交差部にてショットキー接触させてプログ
ラミングを行うので、基板上でメモリセル自体が占める
面積は、上記両導電層の重なっている部分のみとなり、
非常に占有面積の小さいメモリセルを実現できる。

【０１０５】この発明（請求項２）によれば、上記第１
の導体層を、抵抗が低い高濃度不純物層と、金属とのシ
ョットキー接合が可能な低濃度層とから構成したので、
該第１の導体層の低抵抗化により読出し速度を高めて、
高速動作可能なマスクＲＯＭを実現できる。

【０１０６】この発明（請求項３）によれば、上記第１
の導体層を、金属あるいは金属シリサイドからなる低抵
抗層と、金属とのショットキー接合が可能な低濃度層
と、これらの間に形成された抵抗が低い高濃度不純物層
とから構成したので、該第１の導体層の低抵抗化により
読出し速度を大きく向上させて、より高速な動作が可能
なマスクＲＯＭを実現できる。

【０１０７】この発明（請求項４）によれば、プログラ
ミングのためのショットキー接合を、シリコン膜上に金
属または金属シリサイド膜をエピタキシャル成長して形
成しているため、非常に界面状態の良いショットキー接
合を実現でき、これにより逆バイアスリークを低減で
き、低消費電力動作を実現できる。

【０１０８】この発明（請求項５，６，７，８）によれ
ば、メモリセルを構成する第１の導電層として、単結晶
シリコン膜、もしくは結晶成長用コンタクト孔の形成部
以外の領域にはグレインバウンダリーが存在しない多結
晶シリコン膜を、半導体基板の表面領域ではなく、絶縁
膜上に形成しているため、半導体基板へのリーク電流を
低減させることが可能となる。また、半導体基板の表面
領域に形成した周辺回路による制約を受けることなく、
メモリセル領域のレイアウトを自由に設計でき、集積度
の向上も図ることができる。

【０１０９】さらに、第１の導電層を構成する結晶成シ
リコンは、少なくとも結晶成長用コンタクト孔の形成部
以外の部分には、グレインバウンダリーが存在しないも
のであるため、グレインバウンダリーがランダムに形成
されている多結晶シリコン等と比べて、ショットキー接
合の逆バイアスリークを低減することが可能となる。

【０１１０】この発明（請求項９）によれば、請求項１
の半導体記憶装置において、半導体基板表面の周辺回路
部上に層間絶縁膜を介してメモリセル部を配置したの
で、メモリ装置の周辺回路部をチップ面積全体を使って
設計することが可能であり、しかも、メモリセル領域
を、上記周辺回路部上にチップ全面に渡って形成するこ
とが可能となる。このため、チップ面積に対して非常に
記憶容量を大きくすることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態による半導体記憶装
置としてマスクＲＯＭを説明するための図であり、図１
（ａ）はこのマスクＲＯＭにおけるメモリセル領域の回
路構成を示す図、図１（ｂ）はメモリセル領域を示す平
面図、図１（ｃ）は図１（ｂ）のＩｃ−Ｉｃ線断面の構
造を示す図である。

【図２】本発明の第２の実施の形態によるマスクＲＯＭ
の構造を示す断面図である。

【図３】本発明の第３の実施の形態によるマスクＲＯＭ
の構造を示す断面図である。

【図４】本発明の第４の実施の形態によるマスクＲＯＭ
を説明するための図であり、図４（ａ）は該第４の実施
の形態のマスクＲＯＭの断面構造を示している。図４
（ｂ）〜図４（ｄ）は、上記第４の実施の形態の第１〜
第３の変形例によるマスクＲＯＭを示す断面図である。

【図５】本発明の第５の実施の形態による半導体記憶装
置の製造方法における第１の導体層のパターニングまで
の処理を説明するための図である。図５（ａ）〜図５
（ｃ）は、上記パターニングまでの処理を工程順に示す
平面図、図５（ｄ），図５（ｅ），図５（ｆ）は、図５
（ａ）のＶｄ−Ｖｄ線断面図，図５（ｂ）のＶｅ−Ｖｅ
線断面図，図５（ｃ）のＶｆ−Ｖｆ線断面図である。

【図６】上記第５の実施の形態の半導体記憶装置の製造
方法における第１の導体層のパターニング後、層間絶縁
膜を形成するまでの処理を説明するための図である。図
６（ａ）〜図６（ｄ）は、上記層間絶縁膜の形成までの
処理を工程順に示す、図５（ｃ）のＶＩ−ＶＩ線に相当
する部分の平面図である。

【図７】上記第５の実施の形態の半導体記憶装置の製造
方法における、層間絶縁膜の形成後、第２の導体層を形
成するまでの処理を説明するための図である。図７
（ａ）〜７（ｃ）は、上記第２の導体層の形成までの処
理を工程順に示す、プログラミング用のコンタクト孔部
の拡大断面図である。

【図８】本発明の第６の実施の形態による半導体記憶装
置の製造方法を説明するための図であり、図８（ａ）
は、シリコン窒化膜のパターニング処理を示し、図８
（ｂ）は、該処理に対応する第５の実施の形態における
パターニング処理を示している。

【図９】図９（ａ）及び図９（ｂ）は、それぞれ本発明
の第７の実施の形態による半導体記憶装置の構造を概念
的に示す斜視図及び平面図である。

【図１０】特公昭６１−１９０４号公報に開示されてい
る従来例のマスクＲＯＭのメモリセル領域の構造を示す
断面図である。

【図１１】特開昭６４−３００９６号公報に開示されて
いる従来例のマスクＲＯＭのメモリセル領域の構造を示
す断面図である。

【図１２】本発明の半導体記憶装置の製造方法と、従来
の半導体記憶装置の製造方法とを比較して示す図であ
る。

【符号の説明】

１００，２００，３００ マスクＲＯＭ １０１，２００ａ，３００ａ 第１の導電層 １０２，２０３，３０４，４０４，５０２，５１１ 層
間絶縁膜 １０３，２０４，３０５，４０５，５０３，５１２ コ
ンタクト孔 １０４，２０５，３０６ 第２の導電層 ２０１ 低抵抗シリコン層 ２０２ 低濃度シリコン層 ３０１ 金属シリサイド層 ３０２ 低抵抗配線層 ３０３ 低濃度半導体層 ４０１ シリコン基板 ４０２ フィールド酸化膜 ４０３ 帯状の半導体導電層 ４０６，５１３ チタン膜 ４０７，５１４ コバルト膜 ４０８，４１３ｂ，４３３ｂ，５１５ コバルトシリサ
イド層 ４０９ 金属上部導電層 ４１３ａ 高濃度単結晶シリコン層 ４１３ｃ，４３３ｃ 高濃度単結晶シリコン層 ４１３ｄ，４３３ｄ 低濃度単結晶シリコン層 ４２３ シリコン膜 ４３３ａ 高濃度単結晶エピタキシャルシリコン層 ５０１ 半導体基板 ５０４ アモルファスシリコン膜 ５０５ シリコン酸化膜 ５０６ 多結晶シリコン膜 ５０７ タングステン金属膜 ５０８ 多結晶シリコン層 ５０９ タングステンシリサイド膜 ５１０ 下部配線 ５１６ アルミ系金属 ５６０ シリコン窒化膜

フロントページの続き (72)発明者 古林 久敏 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内

Claims (9)

【特許請求の範囲】
1. 【請求項１】 基板上に設けられた複数本の帯状の第１
   の導電層と、 該第１の導電層に対して該第１の導電層と交差するよう
   配置された複数本の帯状の第２の導電層と、 該両導電層の間に介在する絶縁膜とを備え、 該絶縁膜の、該第１及び第２の導電層の交差部分には、
   記憶すべき情報に応じて情報記憶用コンタクト孔が形成
   してあり、 該第１の導電層と第２の導電層とは、該情報記憶用コン
   タクト孔の形成部分にてショットキー接合により接続さ
   れている半導体記憶装置。
2. 【請求項２】 請求項１記載の半導体記憶装置におい
   て、 前記第１の導電層は、高濃度に不純物がドープされた低
   抵抗シリコン層と、該低抵抗シリコン層と同一導電型を
   有し、金属とのショットキー接合が可能となるよう低濃
   度に不純物がドープされたシリコン層とからなる半導体
   記憶装置。
3. 【請求項３】 請求項１記載の半導体記憶装置におい
   て、 前記第１の導電層は、金属または金属シリサイドよりな
   る低抵抗層と、金属とのショットキー接合が可能となる
   よう低濃度に不純物がドープされたシリコン層と、これ
   らの層の間に配置された、該シリコン層と同一の導電型
   を有し、高濃度に不純物がドープされた低抵抗シリコン
   層とからなる半導体記憶装置。
4. 【請求項４】 請求項１記載の半導体記憶装置におい
   て、 前記ショットキー接合は、単結晶シリコン領域、もしく
   は多結晶シリコン膜の少なくともグレインバウンダリー
   が存在しない領域と、この領域の上にエピタキシャル成
   長された金属または金属シリサイド膜との接触により形
   成されている半導体記憶装置。
5. 【請求項５】 請求項１記載の半導体記憶装置におい
   て、 前記第１の導電層は、絶縁膜上に形成した単結晶でない
   シリコン膜を、溶融再結晶化により単結晶化してなるも
   のである半導体記憶装置。
6. 【請求項６】 請求項５記載の半導体記憶装置を製造す
   る方法において、 シリコン半導体基板上に形成した絶縁膜に、該シリコン
   半導体基板に達する結晶成長用コンタクト孔を形成する
   工程と、 該絶縁膜上にアモルファスシリコン膜を堆積する工程
   と、 シリコンとは熱エネルギーの吸収率の異なる材料からな
   る熱処理用膜を堆積し、該熱処理用膜をストライプ状に
   パターニングする工程と、 アニール処理により、該アモルファスシリコン層の溶融
   再結晶化を、該熱処理用膜の配置によりグレインバウン
   ダリーの形成位置を制御して行って、該シリコン半導体
   基板の結晶の面方位を該結晶成長用コンタクト孔を通し
   て受け継いだエピタキシャル成長層を形成する工程と、 該エピタキシャル成長層をパターニングして、単結晶シ
   リコン膜、もしくは該結晶成長用コンタクト孔の形成部
   以外の領域にはグレインバウンダリーが存在しない多結
   晶シリコン膜を、前記第１の導電層として形成する半導
   体記憶装置の製造方法。
7. 【請求項７】 請求項６記載の半導体記憶装置の製造方
   法において、 前記熱処理用膜として、シリコンに比べて熱エネルギー
   吸収率の高い第１熱処理用膜を形成し、該第１熱処理用
   膜を、前記アモルファスシリコン膜の、第１の導電膜を
   形成すべき領域以外の領域上にのみ残るようパターニン
   グし、 その後該アモルファスシリコン膜の溶融再結晶化を、そ
   の第１の導電膜を形成すべき領域の、前記結晶成長用コ
   ンタクト孔の配置部分以外ではグレインバウンダリーが
   形成されないよう行う半導体記憶装置の製造方法。
8. 【請求項８】 請求項６記載の半導体記憶装置の製造方
   法において、 前記熱処理用膜として、シリコンに比べて熱エネルギー
   吸収率の低い第２熱処理用膜を形成し、該第２熱処理用
   膜を、前記アモルファスシリコン膜の、第１の導電膜を
   形成すべき領域上にのみ残るようパターニングし、 その後該アモルファスシリコン膜の溶融再結晶化を、そ
   の第１の導電膜を形成すべき領域の、前記結晶成長用コ
   ンタクト孔の配置部分以外ではグレインバウンダリーが
   形成されないよう行う半導体記憶装置の製造方法。
9. 【請求項９】 請求項１記載の半導体記憶装置におい
   て、 シリコン半導体基板の表面領域に形成された、トランジ
   スタを利用した周辺回路と、 該周辺回路部上に絶縁膜を介して形成され、前記第１及
   び第２の導電層を有するメモリセル部とを備えている半
   導体記憶装置。