JPH0943572A - Ｌｃｄ駆動方式 - Google Patents
Ｌｃｄ駆動方式Info
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- JPH0943572A JPH0943572A JP92896A JP92896A JPH0943572A JP H0943572 A JPH0943572 A JP H0943572A JP 92896 A JP92896 A JP 92896A JP 92896 A JP92896 A JP 92896A JP H0943572 A JPH0943572 A JP H0943572A
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
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Abstract
(57)【要約】
【課題】本発明は、ＬＣＤパネルの内部に包含されたゲ
ートラインのＲＣ遅延により発生する画質の低下を防止
し得るＬＣＤ駆動方式を提供しようとするものである。 【解決手段】トランジスタの包含されたガラス基板とカ
ラーフィルタの包含された基板との間に配置された複数
個の共通電極を複数個の電極に分割し、相互異なる補償
電圧をそれら分割電極に夫々印加して、ゲートラインの
ＲＣ遅延によるピクセル電圧の誤差を補償するＬＣＤ駆
動方式を提供する。
ートラインのＲＣ遅延により発生する画質の低下を防止
し得るＬＣＤ駆動方式を提供しようとするものである。 【解決手段】トランジスタの包含されたガラス基板とカ
ラーフィルタの包含された基板との間に配置された複数
個の共通電極を複数個の電極に分割し、相互異なる補償
電圧をそれら分割電極に夫々印加して、ゲートラインの
ＲＣ遅延によるピクセル電圧の誤差を補償するＬＣＤ駆
動方式を提供する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＣＤ（Liquid C
rystal Display；以下、ＬＣＤと称する）の駆動方式に
係り、特に、液晶キャパシタに連結された共通電極を複
数個の電極に分割し、それら複数個の分割電極に相互異
なる補償電圧を夫々印加して、ゲートラインのＲＣ遅延
により発生するＲＣ遅延による画質の低下を防止し得る
ＬＣＤの駆動方式に関するものである。
rystal Display；以下、ＬＣＤと称する）の駆動方式に
係り、特に、液晶キャパシタに連結された共通電極を複
数個の電極に分割し、それら複数個の分割電極に相互異
なる補償電圧を夫々印加して、ゲートラインのＲＣ遅延
により発生するＲＣ遅延による画質の低下を防止し得る
ＬＣＤの駆動方式に関するものである。
【０００２】
【従来の技術及び本発明が解決しようとする課題】従来
薄膜トランジスタ（Thin Film Transistor）ーＬＣＤに
おいては、図３（Ａ）に示すように、制御信号をガラス
基板２の内部に出力する制御部１と、該制御部１の出力
信号によりゲートライン選択信号をゲートライン５に印
加するゲートドライバ（gate driver）３と、前記制御
部１の出力信号によりビデオ信号をデータライン６に印
加するデータドライバ４と、前記ゲートドライバ３の出
力信号により駆動され前記データドライバ４から出力さ
れたビデオ信号を充電するＬＣＤピクセルアレイ（pixe
l array）７と、から構成されていた。
薄膜トランジスタ（Thin Film Transistor）ーＬＣＤに
おいては、図３（Ａ）に示すように、制御信号をガラス
基板２の内部に出力する制御部１と、該制御部１の出力
信号によりゲートライン選択信号をゲートライン５に印
加するゲートドライバ（gate driver）３と、前記制御
部１の出力信号によりビデオ信号をデータライン６に印
加するデータドライバ４と、前記ゲートドライバ３の出
力信号により駆動され前記データドライバ４から出力さ
れたビデオ信号を充電するＬＣＤピクセルアレイ（pixe
l array）７と、から構成されていた。
【０００３】且つ、前記ＬＣＤピクセルアレイ７は、複
数個のＬＣＤピクセルを有し、それら各ＬＣＤピクセル
においては、ゲート端子がゲートライン５に連結されド
レイン端子はデータライン６に連結された薄膜トランジ
スタ１０と、一方側端が該薄膜トランジスタ１０のソー
ス端子に連結され他方側端は共通電極ノード１１に連結
されたストレージキャパシタ８及び液晶キャパシタ９
と、を備えていた。
数個のＬＣＤピクセルを有し、それら各ＬＣＤピクセル
においては、ゲート端子がゲートライン５に連結されド
レイン端子はデータライン６に連結された薄膜トランジ
スタ１０と、一方側端が該薄膜トランジスタ１０のソー
ス端子に連結され他方側端は共通電極ノード１１に連結
されたストレージキャパシタ８及び液晶キャパシタ９
と、を備えていた。
【０００４】叉、それら各ＬＣＤＤピクセルにおいて
は、図４に示すように、バックライト（back light）１
２の順次通過される偏光膜１３、ナトリウム障壁膜１
４、ガラス基板２、ナトリウム障壁膜１４、ゲート絶縁
体１６、薄膜トランジスタ１０に連結された透明共通電
極２１、オリエンテーション(orientation)膜１８、液
晶１９の充填されたスペーサー２０、オリエンテーショ
ン膜１８、透明共通電極２１、カラーフィルタオーバー
コート（color filter overcoat）２２、カラーフィル
タ２３、前記薄膜トランジスタ１０を通過した光を遮断
するブラックマトリックス（black matrix）２４、ナト
リウム障壁膜１４、ガラス基板２、ナトリウム障壁膜１
４、及び所望画像の現れる偏光膜１３が順次積層され構
成されていた。
は、図４に示すように、バックライト（back light）１
２の順次通過される偏光膜１３、ナトリウム障壁膜１
４、ガラス基板２、ナトリウム障壁膜１４、ゲート絶縁
体１６、薄膜トランジスタ１０に連結された透明共通電
極２１、オリエンテーション(orientation)膜１８、液
晶１９の充填されたスペーサー２０、オリエンテーショ
ン膜１８、透明共通電極２１、カラーフィルタオーバー
コート（color filter overcoat）２２、カラーフィル
タ２３、前記薄膜トランジスタ１０を通過した光を遮断
するブラックマトリックス（black matrix）２４、ナト
リウム障壁膜１４、ガラス基板２、ナトリウム障壁膜１
４、及び所望画像の現れる偏光膜１３が順次積層され構
成されていた。
【０００５】更に、前記薄膜トランジスタ１０のソース
端子とゲート端子間に存在する寄生（parasitic）容量
を考慮した前記ＬＣＤピクセルに対する等価回路におい
ては、図５に示すように、隣接する二つのゲートライン
５ａ、５ｂ及びデータライン６ａ，６ｂ、前記ＬＣＤピ
クセルと同様に連結された薄膜トランジスタ１０、スト
レージキャパシタ８、液晶キャパシタ９、及び一方側端
がノード２７に連結され他方側端が前記ゲートライン５
ｂに連結された寄生キャパシタ２５を備えていた。
端子とゲート端子間に存在する寄生（parasitic）容量
を考慮した前記ＬＣＤピクセルに対する等価回路におい
ては、図５に示すように、隣接する二つのゲートライン
５ａ、５ｂ及びデータライン６ａ，６ｂ、前記ＬＣＤピ
クセルと同様に連結された薄膜トランジスタ１０、スト
レージキャパシタ８、液晶キャパシタ９、及び一方側端
がノード２７に連結され他方側端が前記ゲートライン５
ｂに連結された寄生キャパシタ２５を備えていた。
【０００６】ここで、前記ストレージキャパシタ８は、
前記液晶キャパシタ９に充電された電圧を維持するため
のものであって、前記共通電極ノード１１に連結される
か、叉は前段のゲートライン５ａに連結される。
前記液晶キャパシタ９に充電された電圧を維持するため
のものであって、前記共通電極ノード１１に連結される
か、叉は前段のゲートライン５ａに連結される。
【０００７】このように構成された従来薄膜トランジス
ターＬＣＤの作用に対し図面を用いて説明する。
ターＬＣＤの作用に対し図面を用いて説明する。
【０００８】従来薄膜トランジスターＬＣＤは、図３に
示すように、ＡＭ（Active Matrix）ＬＣＤとしてパル
ス駆動方式及び容量（capacitively coupled）駆動方式
により駆動されていた。
示すように、ＡＭ（Active Matrix）ＬＣＤとしてパル
ス駆動方式及び容量（capacitively coupled）駆動方式
により駆動されていた。
【０００９】先ず、図６を用い前記パルス駆動方式に対
して説明すると、図６（Ａ）に示すような信号がゲート
ドライバ３によりゲートライン５ａに印加され、図６
（Ｂ）に示すような信号がゲートライン５ｂに印加され
て、該ゲートライン５ｂに印加したハイレベルのパルス
信号により薄膜トランジスタ１０はターンオンされ、図
６（Ｃ）に示すようなビデオ信号がデータライン６ａを
通ってストレージキャパシタ８及び液晶キャパシタ９に
充電され、該充電された電圧のレベルに従い該当のＬＣ
Ｄピクセルの明るさが決定される。即ち、データストレ
ージノード２７と共通電極ノード１１間に印加された電
圧により液晶分子の整列方向が変わり、バックライト１
２が前記液晶分子を通過する程度に従いＬＣＤパネルの
表面に画像が表示される。
して説明すると、図６（Ａ）に示すような信号がゲート
ドライバ３によりゲートライン５ａに印加され、図６
（Ｂ）に示すような信号がゲートライン５ｂに印加され
て、該ゲートライン５ｂに印加したハイレベルのパルス
信号により薄膜トランジスタ１０はターンオンされ、図
６（Ｃ）に示すようなビデオ信号がデータライン６ａを
通ってストレージキャパシタ８及び液晶キャパシタ９に
充電され、該充電された電圧のレベルに従い該当のＬＣ
Ｄピクセルの明るさが決定される。即ち、データストレ
ージノード２７と共通電極ノード１１間に印加された電
圧により液晶分子の整列方向が変わり、バックライト１
２が前記液晶分子を通過する程度に従いＬＣＤパネルの
表面に画像が表示される。
【００１０】即ち、図６（Ｂ）に示したようなハイレベ
ルのパルス信号が前記ゲートライン５ａに印加し、図６
（Ｃ）に示したようなハイレベルのビデオ信号が前記デ
ータライン６ａに印加すると、図６（Ｄ）に示すよう
に、共通電極ノード１１に現れる電圧のレベルは一定に
維持され、前記データストレージノード２７に現れる電
圧のレベルは増加する。次いで、前記ゲートライン５ｂ
に印加された信号がハイレベルからローレベルに遷移す
るとき、前記薄膜トランジスタ１０のソース端子とゲー
ト端子間に存在する寄生キャパシタ２５の寄生容量によ
り前記データストレージノード２７の電圧は所定電圧ｄ
ＶＰだけ降下される。
ルのパルス信号が前記ゲートライン５ａに印加し、図６
（Ｃ）に示したようなハイレベルのビデオ信号が前記デ
ータライン６ａに印加すると、図６（Ｄ）に示すよう
に、共通電極ノード１１に現れる電圧のレベルは一定に
維持され、前記データストレージノード２７に現れる電
圧のレベルは増加する。次いで、前記ゲートライン５ｂ
に印加された信号がハイレベルからローレベルに遷移す
るとき、前記薄膜トランジスタ１０のソース端子とゲー
ト端子間に存在する寄生キャパシタ２５の寄生容量によ
り前記データストレージノード２７の電圧は所定電圧ｄ
ＶＰだけ降下される。
【００１１】且つ、ハイレベルのパルス信号が前記ゲー
トライン５ｂに印加し、ローレベルのビデオ信号が前記
データライン６ｂに印加すると、前記データストレージ
ノード２７に現れる電圧のレベルは減少する。次いで、
前記ゲートライン５ｂに印加された信号がハイレベルか
らローレベルに遷移するとき、前記データストレージノ
ード２７の電圧は前述と同様に所定電圧ｄＶＰだけ降下
される。
トライン５ｂに印加し、ローレベルのビデオ信号が前記
データライン６ｂに印加すると、前記データストレージ
ノード２７に現れる電圧のレベルは減少する。次いで、
前記ゲートライン５ｂに印加された信号がハイレベルか
らローレベルに遷移するとき、前記データストレージノ
ード２７の電圧は前述と同様に所定電圧ｄＶＰだけ降下
される。
【００１２】このように、前記降下された電圧ｄＶＰに
より液晶に直流成分の電圧が印加し、画像の画質が悪化
されるが、このような問題点を解決するため、前記電圧
ｄＶＰだけ補償されたビデオ信号をデータライン６ａに
印加し、所定電圧ｄＶＰ／２だけ補償された信号を前記
共通電極ノード１１に印加する方法が使用されていた。
より液晶に直流成分の電圧が印加し、画像の画質が悪化
されるが、このような問題点を解決するため、前記電圧
ｄＶＰだけ補償されたビデオ信号をデータライン６ａに
印加し、所定電圧ｄＶＰ／２だけ補償された信号を前記
共通電極ノード１１に印加する方法が使用されていた。
【００１３】一方、前記容量駆動方式においては、１９
９０年日本国の松下会社で初めに提案され、１９９２年
該松下社により改良されたが、該容量駆動方式により駆
動される高密度集積回路（Large-Scale Integration）
は未だ商用化されていない。且つ、該容量駆動方式で
は、ストレージキャパシタ８の一方側端がノード２７に
連結され他方側端はゲートライン５ａに連結されて、ピ
クセルの開口比（aperture ratio）が増加するという
長点はあるが、各ゲートライン５ａ，５ｂの全体的なキ
ャパシタンスが増加するという短点があった。
９０年日本国の松下会社で初めに提案され、１９９２年
該松下社により改良されたが、該容量駆動方式により駆
動される高密度集積回路（Large-Scale Integration）
は未だ商用化されていない。且つ、該容量駆動方式で
は、ストレージキャパシタ８の一方側端がノード２７に
連結され他方側端はゲートライン５ａに連結されて、ピ
クセルの開口比（aperture ratio）が増加するという
長点はあるが、各ゲートライン５ａ，５ｂの全体的なキ
ャパシタンスが増加するという短点があった。
【００１４】そして、このような容量駆動方式は、薄膜
トランジスタ１０のゲート端子とソース端子間に存在す
る寄生容量による電圧の下降を防止するため波形信号が
使用される。即ち、図７（Ａ）に示すような信号がゲー
トライン６中の第２ｎー１ゲートラインに、図７（Ｂ）
に示すような信号が第ｎゲートラインに、図７（Ｃ）に
示すような信号が第２ｎ＋１ゲートラインに夫々印加さ
れる。例えば、図７（Ａ）に示したような信号がゲート
ライン５ａに印加されると、図７（Ｂ）に示したような
信号がゲートライン５ｂに印加される。
トランジスタ１０のゲート端子とソース端子間に存在す
る寄生容量による電圧の下降を防止するため波形信号が
使用される。即ち、図７（Ａ）に示すような信号がゲー
トライン６中の第２ｎー１ゲートラインに、図７（Ｂ）
に示すような信号が第ｎゲートラインに、図７（Ｃ）に
示すような信号が第２ｎ＋１ゲートラインに夫々印加さ
れる。例えば、図７（Ａ）に示したような信号がゲート
ライン５ａに印加されると、図７（Ｂ）に示したような
信号がゲートライン５ｂに印加される。
【００１５】従って、奇数番目のゲートラインに印加す
る信号がハイレベルからローレベルに遷移すると、偶数
番目のゲートラインに印加する信号はローレベルからハ
イレベルに遷移され、ピクセルの液晶キャパシタに充電
された電圧は降下しなくなる。
る信号がハイレベルからローレベルに遷移すると、偶数
番目のゲートラインに印加する信号はローレベルからハ
イレベルに遷移され、ピクセルの液晶キャパシタに充電
された電圧は降下しなくなる。
【００１６】しかし、前記パルス駆動方式及び容量駆動
方式を使用すると、寄生容量により下降される電圧は補
償し得るが、ゲートラインのＲＣ遅延により、ゲートラ
インに印加されたパルス信号に歪み（distortion）が発
生して、液晶キャパシタに充電されたピクセル電圧のレ
ベルの変化は防止することができない。
方式を使用すると、寄生容量により下降される電圧は補
償し得るが、ゲートラインのＲＣ遅延により、ゲートラ
インに印加されたパルス信号に歪み（distortion）が発
生して、液晶キャパシタに充電されたピクセル電圧のレ
ベルの変化は防止することができない。
【００１７】即ち、ゲートラインに印加されたパルス信
号はＲＣ遅延により遅延され、一つのゲートラインに連
結された薄膜トランジスタの位置に従い前記ゲートライ
ンに印加されたパルス信号の下降時間が異なるため、ビ
デオ信号が液晶キャパシタに異なって伝達され、前記液
晶キャパシタに充電されたピクセル電圧のレベルも異な
って、均一な画質を得ることができないという問題点が
ある。
号はＲＣ遅延により遅延され、一つのゲートラインに連
結された薄膜トランジスタの位置に従い前記ゲートライ
ンに印加されたパルス信号の下降時間が異なるため、ビ
デオ信号が液晶キャパシタに異なって伝達され、前記液
晶キャパシタに充電されたピクセル電圧のレベルも異な
って、均一な画質を得ることができないという問題点が
ある。
【００１８】このような問題点に対し図７、図８、及び
図９を用いて詳細に説明する。先ず、パルス駆動方式を
用いる場合、ピクセル電圧のレベルはゲートドライバと
最も近い液晶キャパシタ及び最も遠い液晶キャパシタに
充電された電圧に相対する値であって、ストレージキャ
パシタの容量（Ｃｓｔｇ）の大きさが大きく、寄生容量
（Ｃｏｖ）の大きさが小さいほど小さく測定される。且
つ、前記ピクセル電圧のレベルは、ゲートラインに印加
された信号の下降時間が３μｓｅｃであるときのピクセ
ル電圧の誤差を、共通電極ノードに印加した電圧として
補償した後の値である。例えば、前記容量（Ｃｓｔｇ）
の大きさが１．０ｐＦで前記容量（Ｃｏｖ）の大きさが
０．０４ｐＦである場合、前記近い液晶キャパシタ及び
遠い液晶キャパシタに充電されたピクセル電圧の誤差は
約０．３ｖになる。
図９を用いて詳細に説明する。先ず、パルス駆動方式を
用いる場合、ピクセル電圧のレベルはゲートドライバと
最も近い液晶キャパシタ及び最も遠い液晶キャパシタに
充電された電圧に相対する値であって、ストレージキャ
パシタの容量（Ｃｓｔｇ）の大きさが大きく、寄生容量
（Ｃｏｖ）の大きさが小さいほど小さく測定される。且
つ、前記ピクセル電圧のレベルは、ゲートラインに印加
された信号の下降時間が３μｓｅｃであるときのピクセ
ル電圧の誤差を、共通電極ノードに印加した電圧として
補償した後の値である。例えば、前記容量（Ｃｓｔｇ）
の大きさが１．０ｐＦで前記容量（Ｃｏｖ）の大きさが
０．０４ｐＦである場合、前記近い液晶キャパシタ及び
遠い液晶キャパシタに充電されたピクセル電圧の誤差は
約０．３ｖになる。
【００１９】叉、ＴＮ（Twisted Nematic）液晶に印加
された電圧による液晶の透過度を見ると、図９に示すよ
うに、液晶の温度が３０℃及び６０℃であるとき透過度
を示すグラフは、液晶に印加された電圧が１．５ｖ乃至
２．０ｖの範囲内で遷移される。
された電圧による液晶の透過度を見ると、図９に示すよ
うに、液晶の温度が３０℃及び６０℃であるとき透過度
を示すグラフは、液晶に印加された電圧が１．５ｖ乃至
２．０ｖの範囲内で遷移される。
【００２０】従って、前記０．３ｖの誤差電圧の場合画
質に大きい影響を与えるので、優秀な画質を得るため前
記誤差電圧は補償されるべきである。
質に大きい影響を与えるので、優秀な画質を得るため前
記誤差電圧は補償されるべきである。
【００２１】更に、容量駆動方式を用いる場合は、図９
に示すように、パルス駆動方式を用いる場合と同様に、
ゲートラインに連結された薄膜トランジスタの位置に従
い液晶キャパシタに充電されたピクセル電圧のレベルは
大きな誤差を有し、前記ストレージキャパシタの容量
（Ｃｓｔｇ）の大きさが増加すると開口率は小さくなる
ので、前記誤差電圧を減らすため前記容量（Ｃｓｔｇ）
の大きさを只増加させることはできないという問題点が
ある。
に示すように、パルス駆動方式を用いる場合と同様に、
ゲートラインに連結された薄膜トランジスタの位置に従
い液晶キャパシタに充電されたピクセル電圧のレベルは
大きな誤差を有し、前記ストレージキャパシタの容量
（Ｃｓｔｇ）の大きさが増加すると開口率は小さくなる
ので、前記誤差電圧を減らすため前記容量（Ｃｓｔｇ）
の大きさを只増加させることはできないという問題点が
ある。
【００２２】この場合、前記誤差電圧を測定し、該測定
された誤差電圧を補償する程度にビデオ信号を変換させ
るアルゴリズムをデータドライバに装着すると、前記誤
差電圧を補償することができるが、該誤差電圧はパネル
の構造、薄膜トランジスタ素子の構造、及びゲートライ
ンに印加する信号等の多様な変数間の函数関係となるた
め、前記アルゴリズムの開発は難しい課題である。
された誤差電圧を補償する程度にビデオ信号を変換させ
るアルゴリズムをデータドライバに装着すると、前記誤
差電圧を補償することができるが、該誤差電圧はパネル
の構造、薄膜トランジスタ素子の構造、及びゲートライ
ンに印加する信号等の多様な変数間の函数関係となるた
め、前記アルゴリズムの開発は難しい課題である。
【００２３】本発明の目的は、ＬＣＤパネルの内部に包
含されたゲートラインから発生するＲＣ遅延により画質
が低下することを防止し得るＬＣＤ駆動方式を提供しよ
うとするものである。
含されたゲートラインから発生するＲＣ遅延により画質
が低下することを防止し得るＬＣＤ駆動方式を提供しよ
うとするものである。
【００２４】
【課題を解決するための手段】このような本発明に係る
ＬＣＤ駆動方式においては、トランジスタの包含された
ガラス基板とカラーフィルタの包含されたガラス基板と
の間に配置された共通電極を複数個の電極に分割し、相
互異なる補償電圧をそれら分割電極に夫々印加して、ゲ
ートラインのＲＣ遅延によるピクセル電圧の誤差を補償
するようになっている。
ＬＣＤ駆動方式においては、トランジスタの包含された
ガラス基板とカラーフィルタの包含されたガラス基板と
の間に配置された共通電極を複数個の電極に分割し、相
互異なる補償電圧をそれら分割電極に夫々印加して、ゲ
ートラインのＲＣ遅延によるピクセル電圧の誤差を補償
するようになっている。
【００２５】且つ、それら複数個の分割電極は、前記複
数個の共通電極がゲートドライバに連結されたゲートラ
インに対して垂直に分割されるか、叉は前記ガラス基板
内部に包含されたピクセルアレイの形状に従い不規則的
に分割されるようになっている。
数個の共通電極がゲートドライバに連結されたゲートラ
インに対して垂直に分割されるか、叉は前記ガラス基板
内部に包含されたピクセルアレイの形状に従い不規則的
に分割されるようになっている。
【００２６】
【発明の実施の形態】以下本発明の実施の形態に対し図
面を用いて説明する。
面を用いて説明する。
【００２７】即ち、本発明のＬＣＤ駆動方式を使用する
ＬＣＤパネルにおいては、図１に示すように、薄膜トラ
ンジスタの包含されたガラス基板２８とカラーフィルタ
の包含されたガラス基板３０との間に複数個の分割電極
２９が夫々配置され、それら複数個の分割電極２９には
複数個の共通電極（図示せず）が夫々ゲートライン（図
示せず）に対し垂直に分割されて構成される。
ＬＣＤパネルにおいては、図１に示すように、薄膜トラ
ンジスタの包含されたガラス基板２８とカラーフィルタ
の包含されたガラス基板３０との間に複数個の分割電極
２９が夫々配置され、それら複数個の分割電極２９には
複数個の共通電極（図示せず）が夫々ゲートライン（図
示せず）に対し垂直に分割されて構成される。
【００２８】且つ、本発明に係るＬＣＤの駆動方式にお
いては、ゲートラインから発生するＲＣ遅延によりゲー
トドライバに近い薄膜トランジスタ及び遠い薄膜トラン
ジスタに印加したパルス信号に誤差が発生するとき、該
ゲートラインに連結された各薄膜トランジスタとそれら
薄膜トランジスタに連結された各液晶キャパシタに印加
したビデオ信号の誤差を測定し、該測定された誤差を減
らすため該誤差を共通電極が複数個の分割電極にて形成
された分割電極２９に夫々印加し、該分割電極２９によ
り前記誤差が相互異なる補償電圧に補償されるようにす
るものである。
いては、ゲートラインから発生するＲＣ遅延によりゲー
トドライバに近い薄膜トランジスタ及び遠い薄膜トラン
ジスタに印加したパルス信号に誤差が発生するとき、該
ゲートラインに連結された各薄膜トランジスタとそれら
薄膜トランジスタに連結された各液晶キャパシタに印加
したビデオ信号の誤差を測定し、該測定された誤差を減
らすため該誤差を共通電極が複数個の分割電極にて形成
された分割電極２９に夫々印加し、該分割電極２９によ
り前記誤差が相互異なる補償電圧に補償されるようにす
るものである。
【００２９】例えば、前記共通電極ノードが１０個の電
極に分割され、容量駆動方式による相互異なる補償電圧
がそれら分割電極に夫々印加される場合、図２に示すよ
うに、ゲートドライバに近い液晶キャパシタ及び遠い液
晶キャパシタに充電されたピクセル電圧の誤差は４０ｍ
Ｖ以下に現れる。ここで、ストレージキャパシタの容量
は１．０ｐＦで、寄生容量は０．０４ｐＦであると仮定
する。
極に分割され、容量駆動方式による相互異なる補償電圧
がそれら分割電極に夫々印加される場合、図２に示すよ
うに、ゲートドライバに近い液晶キャパシタ及び遠い液
晶キャパシタに充電されたピクセル電圧の誤差は４０ｍ
Ｖ以下に現れる。ここで、ストレージキャパシタの容量
は１．０ｐＦで、寄生容量は０．０４ｐＦであると仮定
する。
【００３０】叉、本発明にパルス駆動方式がを用いる場
合も前述と同様に、ピクセル電圧の誤差が７乃至８倍以
上減少されるという事実がシミュレーションにより確認
された。
合も前述と同様に、ピクセル電圧の誤差が７乃至８倍以
上減少されるという事実がシミュレーションにより確認
された。
【００３１】一方、ＬＣＤパネルの内部に包含されたピ
クセルアレイは、製作者の所望に従い多様な形態を採用
し得るため、測定されたピクセル電圧の誤差に従い共通
電極を不規則的に分割し、相互異なる補償電圧が分割電
極に印加されるようにすることもできる。
クセルアレイは、製作者の所望に従い多様な形態を採用
し得るため、測定されたピクセル電圧の誤差に従い共通
電極を不規則的に分割し、相互異なる補償電圧が分割電
極に印加されるようにすることもできる。
【００３２】
【発明の効果】以上説明したように、本発明に係るＬＣ
Ｄ駆動方式においては、液晶キャパシタに連結された複
数個の共通電極ノードがゲートラインに対し垂直に分割
され、複数個の分割電極に対し相互異なる補償電圧が印
加されるようになっているため、ゲートラインのＲＣ遅
延により発生するピクセル電圧の誤差が減少さけ、ＬＣ
Ｄパネルの画質が向上されるという効果がある。
Ｄ駆動方式においては、液晶キャパシタに連結された複
数個の共通電極ノードがゲートラインに対し垂直に分割
され、複数個の分割電極に対し相互異なる補償電圧が印
加されるようになっているため、ゲートラインのＲＣ遅
延により発生するピクセル電圧の誤差が減少さけ、ＬＣ
Ｄパネルの画質が向上されるという効果がある。
【図１】本発明に係るＬＣＤの外観を示した斜視図であ
る。
る。
【図２】本発明に容量駆動方式を用いる場合、０Ｖのビ
デオ信号を基準としゲートラインに印加した信号の下降
時間に従い測定したピクセル電圧を表示グラフである。
デオ信号を基準としゲートラインに印加した信号の下降
時間に従い測定したピクセル電圧を表示グラフである。
【図３】従来薄膜トランジスターＬＣＤの構成図であ
る。
る。
【図４】従来薄膜トランジスターＬＣＤピクセルの断面
図である。
図である。
【図５】従来ＬＣＤピクセルに対する等価回路図であ
る。
る。
【図６】パルス駆動方式の場合、従来ＬＣＤピクセルの
ゲートライン、データラインに印加される信号及び各ノ
ードに現れる信号の波形図で、（Ａ）はゲートライン５
ａに印加される信号の波形図、（Ｂ）はゲートライン５
ｂに印加される信号の波形図、（Ｃ）はデータライン６
ａに印加される信号の波形図、（Ｄ）は各ノードに現れ
る信号の波形図である。
ゲートライン、データラインに印加される信号及び各ノ
ードに現れる信号の波形図で、（Ａ）はゲートライン５
ａに印加される信号の波形図、（Ｂ）はゲートライン５
ｂに印加される信号の波形図、（Ｃ）はデータライン６
ａに印加される信号の波形図、（Ｄ）は各ノードに現れ
る信号の波形図である。
【図７】容量駆動方式の場合、ゲートラインに印加され
る信号の波形図で、（Ａ）は第２ｎー１ゲートラインに
印加される信号の波形図、（Ｂ）は第２ｎゲートライン
に印加される信号の波形図、（Ｃ）は第２ｎ＋１ゲート
ラインに印加される信号の波形図である。
る信号の波形図で、（Ａ）は第２ｎー１ゲートラインに
印加される信号の波形図、（Ｂ）は第２ｎゲートライン
に印加される信号の波形図、（Ｃ）は第２ｎ＋１ゲート
ラインに印加される信号の波形図である。
【図８】パルス駆動方式の場合、ゲートラインに印加さ
れた信号の下降時間が３μｓｅｃであるときを基準と
し、ストレージキャパシタの容量及び寄生容量の大きさ
に従い測定されたピクセル電圧を示したグラフである。
れた信号の下降時間が３μｓｅｃであるときを基準と
し、ストレージキャパシタの容量及び寄生容量の大きさ
に従い測定されたピクセル電圧を示したグラフである。
【図９】液晶に印加された電圧に従い３０℃及び６０℃
の温度で測定された液晶の透過度を示したグラフであ
る。
の温度で測定された液晶の透過度を示したグラフであ
る。
【図１０】容量駆動方式の場合、ゲートラインに印加さ
れた信号の下降時間が３μｓｅｃであるときを基準と
し、ストレージキャパシタの容量及び寄生容量の大きさ
に従い測定されたピクセル電圧を示したグラフである。
れた信号の下降時間が３μｓｅｃであるときを基準と
し、ストレージキャパシタの容量及び寄生容量の大きさ
に従い測定されたピクセル電圧を示したグラフである。
１：制御部 ２、２８、３０：ガラス基板 ３：ゲートドライバ ４：データドライバ ５、５ａ，５ｂ：ゲートライン ６、６ａ、６ｂ：データライン ７：ＬＣＤピクセルアレイ ８：ストレージキャパシタ ９：液晶キャパシタ １０：薄膜トランジスタ １１：共通電極ノード ２５：寄生キャパシタ ２９：分割電極
Claims (3)
- 【請求項１】ＬＣＤの駆動方式であって、 トランジスタの包含されたガラス基板とカラーフィルタ
の包含されたガラス基板との間に配置された複数個の共
通電極を複数個の電極に分割し、相互異なる補償電圧を
それら分割電極に夫々印加して、ゲートラインのＲＣ遅
延によるピクセル電圧の誤差を補償することを特徴とす
るＬＣＤ駆動方式。 - 【請求項２】それら複数個の分割電極は、前記複数個の
共通電極がゲートドライバに連結されたゲートラインに
対し垂直に分割されることを特徴とする請求項１記載の
ＬＣＤ駆動方式。 - 【請求項３】それら複数個の分割電極は、前記複数個の
共通電極が前記ガラス基板の内部に包含されたピクセル
アレイの形状に従って不規則的に分割されることを特徴
とする請求項１記載のＬＣＤ駆動方式。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950022833A KR100230793B1 (ko) | 1995-07-28 | 1995-07-28 | 엘씨디의구동방식 |
| KR95P22833 | 1995-07-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0943572A true JPH0943572A (ja) | 1997-02-14 |
| JP3140358B2 JP3140358B2 (ja) | 2001-03-05 |
Family
ID=19421999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP92896A Expired - Fee Related JP3140358B2 (ja) | 1995-07-28 | 1996-01-08 | Ｌｃｄ駆動方式 |
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| Country | Link |
|---|---|
| US (1) | US5841415A (ja) |
| JP (1) | JP3140358B2 (ja) |
| KR (1) | KR100230793B1 (ja) |
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| KR20010004574A (ko) * | 1999-06-29 | 2001-01-15 | 김영환 | 박막 트랜지스터 액정표시소자의 화소전류 보상방법 |
| JP2009282332A (ja) * | 2008-05-22 | 2009-12-03 | Sharp Corp | 液晶表示装置 |
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| AU2317597A (en) * | 1996-02-27 | 1997-09-16 | Penn State Research Foundation, The | Method and system for the reduction of off-state current in field-effect transistors |
| TW495523B (en) * | 1997-03-13 | 2002-07-21 | Mitsui Chemicals Inc | Polyester stretch blow bottle and production thereof |
| KR100481211B1 (ko) * | 1997-05-10 | 2005-07-25 | 엘지.필립스 엘시디 주식회사 | 액정판넬구동방법및장치 |
| US7663607B2 (en) | 2004-05-06 | 2010-02-16 | Apple Inc. | Multipoint touchscreen |
| KR20000003747A (ko) * | 1998-06-29 | 2000-01-25 | 김영환 | 액정표시소자 |
| KR100734927B1 (ko) * | 1999-12-27 | 2007-07-03 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 |
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| KR100785160B1 (ko) * | 2001-04-03 | 2007-12-11 | 비오이 하이디스 테크놀로지 주식회사 | 플리커 방지용 액정표시장치 |
| KR100878232B1 (ko) * | 2002-04-26 | 2009-01-13 | 삼성전자주식회사 | 킥백 전압을 보상하기 위한 액정 표시 장치 |
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| KR100683403B1 (ko) * | 2005-05-31 | 2007-02-15 | 엘지.필립스 엘시디 주식회사 | 유기전계발광소자 및 그 제조 방법 |
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1995
- 1995-07-28 KR KR1019950022833A patent/KR100230793B1/ko not_active IP Right Cessation
-
1996
- 1996-01-03 US US08/582,262 patent/US5841415A/en not_active Expired - Lifetime
- 1996-01-08 JP JP92896A patent/JP3140358B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3140358B2 (ja) | 2001-03-05 |
| US5841415A (en) | 1998-11-24 |
| KR970007451A (ko) | 1997-02-21 |
| KR100230793B1 (ko) | 1999-11-15 |
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