JPH0935492A - ピークホールド回路及びこれを有する固体撮像装置、並びにこれを搭載したカメラ - Google Patents
ピークホールド回路及びこれを有する固体撮像装置、並びにこれを搭載したカメラInfo
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- JPH0935492A JPH0935492A JP7181260A JP18126095A JPH0935492A JP H0935492 A JPH0935492 A JP H0935492A JP 7181260 A JP7181260 A JP 7181260A JP 18126095 A JP18126095 A JP 18126095A JP H0935492 A JPH0935492 A JP H0935492A
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- H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
- H04N23/60—Control of cameras or camera modules
- H04N23/67—Focus control based on electronic image sensor signals
- H04N23/673—Focus control based on electronic image sensor signals based on contrast or high frequency components of image signals, e.g. hill climbing method
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- H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
- H04N23/70—Circuitry for compensating brightness variation in the scene
- H04N23/73—Circuitry for compensating brightness variation in the scene by influencing the exposure time
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- Multimedia (AREA)
- Signal Processing (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Automatic Focus Adjustment (AREA)
- Measurement Of Current Or Voltage (AREA)
- Focusing (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】 従来、入力信号の特定区間のピーク値を検出
することができなかった。 【解決手段】 本発明によるピークホールド回路は、所
定の入力信号のピーク値を検出してホールドするピーク
検出部１６と、このピーク検出部１６の前段に設けられ
て入力信号を選択的にピーク検出部１６に供給するスイ
ッチ部１３と、入力信号に対するピークホールド区間を
設定してスイッチ部１３をスイッチング制御するピーク
ホールド制御部１５とを備えている。
することができなかった。 【解決手段】 本発明によるピークホールド回路は、所
定の入力信号のピーク値を検出してホールドするピーク
検出部１６と、このピーク検出部１６の前段に設けられ
て入力信号を選択的にピーク検出部１６に供給するスイ
ッチ部１３と、入力信号に対するピークホールド区間を
設定してスイッチ部１３をスイッチング制御するピーク
ホールド制御部１５とを備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、ピークホールド回
路及びこれを出力回路部に有する固体撮像装置、並びに
これを搭載したカメラに関する。
路及びこれを出力回路部に有する固体撮像装置、並びに
これを搭載したカメラに関する。
【０００２】
【従来の技術】固体撮像装置、例えばリニアセンサやエ
リアセンサとして用いられるＣＣＤ(Charge Coupled De
vice) 固体撮像装置において、適正な信号出力レベルを
得るオートゲインコントロールの如き制御を可能とする
ために、信号出力のピーク値をホールドし、これを出力
することが行われる。これによれば、ある時点で読み出
した信号出力のピーク値をホールドし、これを基にして
次の撮像時には電子シャッターなどによって蓄積時間を
制御することで、適正な信号出力レベルを得ることがで
きるのである。
リアセンサとして用いられるＣＣＤ(Charge Coupled De
vice) 固体撮像装置において、適正な信号出力レベルを
得るオートゲインコントロールの如き制御を可能とする
ために、信号出力のピーク値をホールドし、これを出力
することが行われる。これによれば、ある時点で読み出
した信号出力のピーク値をホールドし、これを基にして
次の撮像時には電子シャッターなどによって蓄積時間を
制御することで、適正な信号出力レベルを得ることがで
きるのである。
【０００３】図１１に、ピークホールド回路を備えた例
えばＣＣＤリニアセンサの構成の一例を示す。同図にお
いて、ＣＣＤリニアセンサ１００は、入射光をその光量
に応じた電荷量の信号電荷に変換して蓄積する多数の受
光部１０１が一次元配列されてなるセンサ列１０２と、
このセンサ列１０２の各受光部１０１から読み出しゲー
ト部１０３を介して読み出された信号電荷を一方向に転
送する電荷転送レジスタ１０４と、この電荷転送レジス
タ１０４の転送先側の端部に設けられた電荷電圧変換部
１０５と、その後段のバッファ１０６とを有する構成と
なっている。
えばＣＣＤリニアセンサの構成の一例を示す。同図にお
いて、ＣＣＤリニアセンサ１００は、入射光をその光量
に応じた電荷量の信号電荷に変換して蓄積する多数の受
光部１０１が一次元配列されてなるセンサ列１０２と、
このセンサ列１０２の各受光部１０１から読み出しゲー
ト部１０３を介して読み出された信号電荷を一方向に転
送する電荷転送レジスタ１０４と、この電荷転送レジス
タ１０４の転送先側の端部に設けられた電荷電圧変換部
１０５と、その後段のバッファ１０６とを有する構成と
なっている。
【０００４】このＣＣＤリニアセンサ１００において、
バッファ１０６の出力は、出力端子１０７を介してＣＣ
Ｄ出力（撮像出力）ＣＣＤｏｕｔとして外部に導出され
る。このＣＣＤ出力ＣＣＤｏｕｔは、外部回路であるバ
ッファ１１を通して信号出力Ｖｏｕｔとなるとともに、
ダイオード１１２及びコンデンサ１１３からなるピーク
検出部１１４にてピーク値がホールドされ、バッファ１
１５を通してピークホールド出力ＰＨｏｕｔとなる。こ
の例では、ピーク検出部１１４がＬｏレベルを検出する
回路構成となっている。信号出力Ｖｏｕｔ及びピークホ
ールド出力ＰＨｏｕｔの出力波形を図１２に示す。
バッファ１０６の出力は、出力端子１０７を介してＣＣ
Ｄ出力（撮像出力）ＣＣＤｏｕｔとして外部に導出され
る。このＣＣＤ出力ＣＣＤｏｕｔは、外部回路であるバ
ッファ１１を通して信号出力Ｖｏｕｔとなるとともに、
ダイオード１１２及びコンデンサ１１３からなるピーク
検出部１１４にてピーク値がホールドされ、バッファ１
１５を通してピークホールド出力ＰＨｏｕｔとなる。こ
の例では、ピーク検出部１１４がＬｏレベルを検出する
回路構成となっている。信号出力Ｖｏｕｔ及びピークホ
ールド出力ＰＨｏｕｔの出力波形を図１２に示す。
【０００５】図１３に、ＭＯＳトランジスタを用いて構
成されたピークホールド回路の従来例を示す。この従来
例に係るピークホールド回路は、入力段を構成するＮｃ
ｈＭＯＳトランジスタＱ５１，Ｑ５２からなるソースフ
ォロワ回路１２１の後段に、ダイオード接続のＰｃｈＭ
ＯＳトランジスタＱ５３及びコンデンサＣからなるピー
ク検出部１２２が配置され、その後段にはバッファとし
てＮｃｈＭＯＳトランジスタＱ５４，Ｑ５５からなるソ
ースフォロワ回路１２３が設けられた構成となってお
り、ＭＯＳトランジスタを用いた構成であることからＣ
ＣＤチップにオンチップ可能である。そして、前段のソ
ースフォロワ回路１２１の出力が信号出力Ｖｏｕｔとな
り、後段のソースフォロワ回路１２３の出力がピークホ
ールド出力ＰＨｏｕｔとなる。
成されたピークホールド回路の従来例を示す。この従来
例に係るピークホールド回路は、入力段を構成するＮｃ
ｈＭＯＳトランジスタＱ５１，Ｑ５２からなるソースフ
ォロワ回路１２１の後段に、ダイオード接続のＰｃｈＭ
ＯＳトランジスタＱ５３及びコンデンサＣからなるピー
ク検出部１２２が配置され、その後段にはバッファとし
てＮｃｈＭＯＳトランジスタＱ５４，Ｑ５５からなるソ
ースフォロワ回路１２３が設けられた構成となってお
り、ＭＯＳトランジスタを用いた構成であることからＣ
ＣＤチップにオンチップ可能である。そして、前段のソ
ースフォロワ回路１２１の出力が信号出力Ｖｏｕｔとな
り、後段のソースフォロワ回路１２３の出力がピークホ
ールド出力ＰＨｏｕｔとなる。
【０００６】
【発明が解決しようとする課題】ところで、ＣＣＤ出力
ＣＣＤｏｕｔのピーク値を検出する際に、リニアセンサ
の特定区間（例えば、中央部）のみのピーク値を検出し
たい場合がある。一例として、１００画素のリニアセン
サにおいて、３０画素目から６０画素目までのピークホ
ールドを行うような場合である。しかしながら、従来の
ピークホールド回路では、全出力に対してピーク値を検
出する構成となっていたので、特定区間以外にピークが
あった場合にはそのピーク値が検出されることになり、
特定区間のみのピーク値を正しく検出することはできな
かった。
ＣＣＤｏｕｔのピーク値を検出する際に、リニアセンサ
の特定区間（例えば、中央部）のみのピーク値を検出し
たい場合がある。一例として、１００画素のリニアセン
サにおいて、３０画素目から６０画素目までのピークホ
ールドを行うような場合である。しかしながら、従来の
ピークホールド回路では、全出力に対してピーク値を検
出する構成となっていたので、特定区間以外にピークが
あった場合にはそのピーク値が検出されることになり、
特定区間のみのピーク値を正しく検出することはできな
かった。
【０００７】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、入力信号の特定区間
のピーク値を検出することが可能なピークホールド回路
及びこれを出力回路部に有する固体撮像装置、並びにこ
れを搭載したカメラを提供することにある。
であり、その目的とするところは、入力信号の特定区間
のピーク値を検出することが可能なピークホールド回路
及びこれを出力回路部に有する固体撮像装置、並びにこ
れを搭載したカメラを提供することにある。
【０００８】
【課題を解決するための手段】本発明によるピークホー
ルド回路は、所定の入力信号のピーク値を検出してホー
ルドするピーク検出部と、このピーク検出部の前段に設
けられて入力信号を選択的にピーク検出部に供給するス
イッチ部と、入力信号に対するピークホールド区間を設
定してこのスイッチ部をスイッチング制御するピークホ
ールド制御部とを備えた構成となっている。
ルド回路は、所定の入力信号のピーク値を検出してホー
ルドするピーク検出部と、このピーク検出部の前段に設
けられて入力信号を選択的にピーク検出部に供給するス
イッチ部と、入力信号に対するピークホールド区間を設
定してこのスイッチ部をスイッチング制御するピークホ
ールド制御部とを備えた構成となっている。
【０００９】本発明による固体撮像装置は、固体撮像素
子と、この固体撮像素子の出力信号を入力とし、その出
力信号の特定の区間のみのピーク値を検出してホールド
するピークホールド回路とを備えた構成となっている。
子と、この固体撮像素子の出力信号を入力とし、その出
力信号の特定の区間のみのピーク値を検出してホールド
するピークホールド回路とを備えた構成となっている。
【００１０】本発明によるカメラは、固体撮像素子と、
この固体撮像素子の出力信号を入力とし、その出力信号
の特定の区間のみのピーク値を検出してホールドするピ
ークホールド回路と、このピークホールド回路のピーク
ホールド出力に基づいて固体撮像素子の露光時間を調整
する露光調整回路と、固体撮像素子の信号出力に基づい
てフォーカス調整を行うフォーカス制御回路とを備えた
構成となっている。
この固体撮像素子の出力信号を入力とし、その出力信号
の特定の区間のみのピーク値を検出してホールドするピ
ークホールド回路と、このピークホールド回路のピーク
ホールド出力に基づいて固体撮像素子の露光時間を調整
する露光調整回路と、固体撮像素子の信号出力に基づい
てフォーカス調整を行うフォーカス制御回路とを備えた
構成となっている。
【００１１】続いて、作用について説明する。上記構成
のピークホールド回路において、ピークホールド制御部
は、入力信号に対するピークホールド区間を設定してス
イッチ部をスイッチング制御する。スイッチ部は、その
スイッチング制御に応じて入力信号を選択的にピーク検
出部に供給する。ピーク検出部は、スイッチ部を通して
供給される入力信号に対してのみ、即ちピークホールド
制御部で設定されたピークホールド区間でのみピーク値
を検出し、これをホールドする。
のピークホールド回路において、ピークホールド制御部
は、入力信号に対するピークホールド区間を設定してス
イッチ部をスイッチング制御する。スイッチ部は、その
スイッチング制御に応じて入力信号を選択的にピーク検
出部に供給する。ピーク検出部は、スイッチ部を通して
供給される入力信号に対してのみ、即ちピークホールド
制御部で設定されたピークホールド区間でのみピーク値
を検出し、これをホールドする。
【００１２】上記構成の固体撮像装置において、ピーク
ホールド回路は、固体撮像素子の出力信号の特定の区間
のみ、即ち固体撮像素子の全画素信号のうちの特定の区
間の画素信号のみについてピーク値を検出し、これをホ
ールドする。
ホールド回路は、固体撮像素子の出力信号の特定の区間
のみ、即ち固体撮像素子の全画素信号のうちの特定の区
間の画素信号のみについてピーク値を検出し、これをホ
ールドする。
【００１３】上記構成のカメラにおいて、オートフォー
カス制御に設けられた固体撮像素子の信号出力は、フォ
ーカス制御回路に供給されるとともに、ピークホールド
回路にも与えられる。ピークホールド回路は、固体撮像
素子の信号出力に対して特定の区間のみのピーク値を検
出してホールドし、そのピーク値を露光調整回路に与え
る。そして、露光調整回路はこのピークホールド出力に
基づいて固体撮像素子の露光時間を調整する一方、フォ
ーカス制御回路は固体撮像素子の信号出力に基づいてフ
ォーカス調整を行う。
カス制御に設けられた固体撮像素子の信号出力は、フォ
ーカス制御回路に供給されるとともに、ピークホールド
回路にも与えられる。ピークホールド回路は、固体撮像
素子の信号出力に対して特定の区間のみのピーク値を検
出してホールドし、そのピーク値を露光調整回路に与え
る。そして、露光調整回路はこのピークホールド出力に
基づいて固体撮像素子の露光時間を調整する一方、フォ
ーカス制御回路は固体撮像素子の信号出力に基づいてフ
ォーカス調整を行う。
【００１４】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照しつつ詳細に説明する。図１は、本発明の一
実施形態を示す回路図である。図１において、電源Ｖｄ
ｄと接地間に直列に接続されたＮｃｈＭＯＳトランジス
タＱ１１，Ｑ１２からなるソースフォロワ回路１１によ
って入力段が構成されており、駆動側ＭＯＳトランジス
タＱ１１のゲートには信号入力端子１２を介して入力信
号Ｖｉｎが与えられ、負荷側ＭＯＳトランジスタＱ１２
のゲートにはバイアス電圧Ｖｇｇが印加されている。ソ
ースフォロワ回路１１の出力は、後段のスイッチ部１３
に供給されるとともに、信号出力端子１４を介して信号
出力Ｖｏｕｔとして導出される。
図面を参照しつつ詳細に説明する。図１は、本発明の一
実施形態を示す回路図である。図１において、電源Ｖｄ
ｄと接地間に直列に接続されたＮｃｈＭＯＳトランジス
タＱ１１，Ｑ１２からなるソースフォロワ回路１１によ
って入力段が構成されており、駆動側ＭＯＳトランジス
タＱ１１のゲートには信号入力端子１２を介して入力信
号Ｖｉｎが与えられ、負荷側ＭＯＳトランジスタＱ１２
のゲートにはバイアス電圧Ｖｇｇが印加されている。ソ
ースフォロワ回路１１の出力は、後段のスイッチ部１３
に供給されるとともに、信号出力端子１４を介して信号
出力Ｖｏｕｔとして導出される。
【００１５】スイッチ部１３は、互いに並列に接続され
たＮｃｈＭＯＳトランジスタＱ１３及びＰｃｈＭＯＳト
ランジスタＱ１４によって構成され、ピークホールド制
御部１５によってスイッチング制御される。ピークホー
ルド制御部１５は、スイッチ部１２のＭＯＳトランジス
タＱ１３，Ｑ１４の各ゲートに互いに逆相のＰＨ，ＰＨ
Ｘパルスを与えることによってスイッチ部１３をスイッ
チング制御し、入力信号に対するピークホールド区間を
決定する。スイッチ部１３の後段には、ダイオード接続
のＰｃｈＭＯＳトランジスタＱ１５及びコンデンサＣか
らなるピーク検出部１６が配されている。
たＮｃｈＭＯＳトランジスタＱ１３及びＰｃｈＭＯＳト
ランジスタＱ１４によって構成され、ピークホールド制
御部１５によってスイッチング制御される。ピークホー
ルド制御部１５は、スイッチ部１２のＭＯＳトランジス
タＱ１３，Ｑ１４の各ゲートに互いに逆相のＰＨ，ＰＨ
Ｘパルスを与えることによってスイッチ部１３をスイッ
チング制御し、入力信号に対するピークホールド区間を
決定する。スイッチ部１３の後段には、ダイオード接続
のＰｃｈＭＯＳトランジスタＱ１５及びコンデンサＣか
らなるピーク検出部１６が配されている。
【００１６】ピーク検出部１６は、スイッチ部１３を通
して供給される入力信号のピーク値を検出し、これをホ
ールドする。このピーク検出部１６の後段には、電源Ｖ
ｄｄと接地間に直列に接続されたＮｃｈＭＯＳトランジ
スタＱ１６，Ｑ１７からなるソースフォロワ回路１７が
配され、ピーク検出部１６の検出出力は駆動側ＭＯＳト
ランジスタＱ１６のゲートに与えられる。負荷側ＭＯＳ
トランジスタＱ１７のゲートには、バイアス電圧Ｖｇｇ
が印加されている。このソースフォロワ回路１７の出力
は、ピークホールド出力端子１８を介してピークホール
ド出力ＰＨｏｕｔとして導出される。
して供給される入力信号のピーク値を検出し、これをホ
ールドする。このピーク検出部１６の後段には、電源Ｖ
ｄｄと接地間に直列に接続されたＮｃｈＭＯＳトランジ
スタＱ１６，Ｑ１７からなるソースフォロワ回路１７が
配され、ピーク検出部１６の検出出力は駆動側ＭＯＳト
ランジスタＱ１６のゲートに与えられる。負荷側ＭＯＳ
トランジスタＱ１７のゲートには、バイアス電圧Ｖｇｇ
が印加されている。このソースフォロワ回路１７の出力
は、ピークホールド出力端子１８を介してピークホール
ド出力ＰＨｏｕｔとして導出される。
【００１７】次に、上記構成のピークホールド回路を出
力回路部に有する例えばＣＣＤリニアセンサの構成の一
例を図２に示す。図２において、ＣＣＤリニアセンサ２
０は、入射光をその光量に応じた電荷量の信号電荷に変
換して蓄積する多数の受光部２１が一次元配列されてな
るセンサ列２２と、このセンサ列２２の各受光部２１か
ら読み出しゲート部２３を介して読み出された信号電荷
を一方向に転送するＣＣＤからなる電荷転送レジスタ２
４とを有する構成となっている。読み出しゲート部２３
による信号電荷の読み出しは、読み出しゲートパルスφ
ＲＯＧが印加されることによって行われる。また、電荷
転送レジスタ２４は、転送クロックφＨ１，φＨ２によ
って２相駆動される。
力回路部に有する例えばＣＣＤリニアセンサの構成の一
例を図２に示す。図２において、ＣＣＤリニアセンサ２
０は、入射光をその光量に応じた電荷量の信号電荷に変
換して蓄積する多数の受光部２１が一次元配列されてな
るセンサ列２２と、このセンサ列２２の各受光部２１か
ら読み出しゲート部２３を介して読み出された信号電荷
を一方向に転送するＣＣＤからなる電荷転送レジスタ２
４とを有する構成となっている。読み出しゲート部２３
による信号電荷の読み出しは、読み出しゲートパルスφ
ＲＯＧが印加されることによって行われる。また、電荷
転送レジスタ２４は、転送クロックφＨ１，φＨ２によ
って２相駆動される。
【００１８】電荷転送レジスタ２４の転送先側の端部に
は、この電荷転送レジスタ２４にて転送された信号電荷
を検出して電圧に変換する例えばフローティング・ディ
フュージョン（ＦＤ）からなる電荷電圧変換部２５が設
けられている。電荷電圧変換部２５の後段には、この電
荷電圧変換部２５の出力を電流増幅する例えばソースフ
ォロワ回路からなるバッファ２６が設けられ、さらにそ
の後段には、本発明に係るピークホールド回路２７が設
けられている。このバッファ２６及びピークホールド回
路２７は、センサ列２２、読み出しゲート部２３及び電
荷転送レジスタ２４と同一基板（チップ）上に作製され
ている（オンチップ）。
は、この電荷転送レジスタ２４にて転送された信号電荷
を検出して電圧に変換する例えばフローティング・ディ
フュージョン（ＦＤ）からなる電荷電圧変換部２５が設
けられている。電荷電圧変換部２５の後段には、この電
荷電圧変換部２５の出力を電流増幅する例えばソースフ
ォロワ回路からなるバッファ２６が設けられ、さらにそ
の後段には、本発明に係るピークホールド回路２７が設
けられている。このバッファ２６及びピークホールド回
路２７は、センサ列２２、読み出しゲート部２３及び電
荷転送レジスタ２４と同一基板（チップ）上に作製され
ている（オンチップ）。
【００１９】図３は、図１のピークホールド制御部１５
の具体的な構成の一例を示すブロック図である。ここで
は、一例として、１００画素のリニアセンサの出力のう
ち、３０画素目から６０画素目までの特定区間において
ピークホールドを行う場合について説明する。
の具体的な構成の一例を示すブロック図である。ここで
は、一例として、１００画素のリニアセンサの出力のう
ち、３０画素目から６０画素目までの特定区間において
ピークホールドを行う場合について説明する。
【００２０】ピークホールド制御部１５は、センサ１画
素出力に相当する転送クロックφＨ１をクロックＣＫ
（クロック）入力とし、読み出しゲートパルスφＲＯＧ
をＣＬ（クリア）入力とするリングカウンタ３１と、こ
のリングカウンタ３１のカウント出力をデコードするデ
コーダ３２と、転送クロックφＨ１の位相をマスタクロ
ックの１クロック分だけ遅延する１クロック遅延回路３
３と、デコーダ３２のデコード出力をＪ，Ｋ入力とする
とともに、１クロック遅延回路３３からのクロックφＨ
１′をＣＫ入力、読み出しゲートパルスφＲＯＧをＣＬ
入力とするＪＫフリップフロップ３４とから構成されて
いる。
素出力に相当する転送クロックφＨ１をクロックＣＫ
（クロック）入力とし、読み出しゲートパルスφＲＯＧ
をＣＬ（クリア）入力とするリングカウンタ３１と、こ
のリングカウンタ３１のカウント出力をデコードするデ
コーダ３２と、転送クロックφＨ１の位相をマスタクロ
ックの１クロック分だけ遅延する１クロック遅延回路３
３と、デコーダ３２のデコード出力をＪ，Ｋ入力とする
とともに、１クロック遅延回路３３からのクロックφＨ
１′をＣＫ入力、読み出しゲートパルスφＲＯＧをＣＬ
入力とするＪＫフリップフロップ３４とから構成されて
いる。
【００２１】次に、上記構成のピークホールド制御部１
５の回路動作について、図４のタイミングチャートに基
づいて説明する。先ず、センサ出力スタートを示す読み
出しゲートパルスφＲＯＧの立ち下がりのタイミングで
リングカウンタ３１及びＪＫフリップフロップ３４をリ
セットする。次に、センサ１画素出力に相当する転送ク
ロックφＨ１が立ち上がるタイミングをリングカウンタ
３１によってカウントし、３０画素目と６０画素目のタ
イミングを検出する。リングカウンタ３１からは各タイ
ミングを検出した時点で３０，６０画素目の８ビットの
タイミング情報が出力される。
５の回路動作について、図４のタイミングチャートに基
づいて説明する。先ず、センサ出力スタートを示す読み
出しゲートパルスφＲＯＧの立ち下がりのタイミングで
リングカウンタ３１及びＪＫフリップフロップ３４をリ
セットする。次に、センサ１画素出力に相当する転送ク
ロックφＨ１が立ち上がるタイミングをリングカウンタ
３１によってカウントし、３０画素目と６０画素目のタ
イミングを検出する。リングカウンタ３１からは各タイ
ミングを検出した時点で３０，６０画素目の８ビットの
タイミング情報が出力される。
【００２２】デコーダ３２は、この３０，６０画素目の
８ビットのタイミング情報をデコードし、次段のＪＫフ
リップフロップ３４にＪ，Ｋパルスとして送る。このＪ
Ｋフリップフロップ３４は、ポジティブ・エッジトリガ
形なので、Ｊ，Ｋ入力がＨｉレベルのときにクロックφ
Ｈ１′の立ち上がりのタイミングで動作することによ
り、ピークホールド区間情報としてＰＨ，ＰＨＸパルス
を出力する。なお、ＪＫフリップフロップ３４のクロッ
クφＨ１′は、転送クロックφＨ１を１クロック分だけ
遅延させたものである。このように、１クロック分遅ら
せることで、Ｊ，Ｋパルスに対しても同様に１クロック
遅れるので、ＪＫフリップフロップ３４での入力を確実
に読み込ますことができる。
８ビットのタイミング情報をデコードし、次段のＪＫフ
リップフロップ３４にＪ，Ｋパルスとして送る。このＪ
Ｋフリップフロップ３４は、ポジティブ・エッジトリガ
形なので、Ｊ，Ｋ入力がＨｉレベルのときにクロックφ
Ｈ１′の立ち上がりのタイミングで動作することによ
り、ピークホールド区間情報としてＰＨ，ＰＨＸパルス
を出力する。なお、ＪＫフリップフロップ３４のクロッ
クφＨ１′は、転送クロックφＨ１を１クロック分だけ
遅延させたものである。このように、１クロック分遅ら
せることで、Ｊ，Ｋパルスに対しても同様に１クロック
遅れるので、ＪＫフリップフロップ３４での入力を確実
に読み込ますことができる。
【００２３】以上の一連の動作により、例えば１００画
素のリニアセンサの出力に対して、例えば３０画素目か
ら６０画素目までの特定区間においてピークホールドを
行うためのＰＨ，ＰＨＸパルスがピークホールド制御部
１５から出力される。これにより、図１のピークホール
ド回路において、このＰＨ，ＰＨＸパルスに応答してス
イッチ部１３のＭＯＳトランジスタＱ１３，Ｑ１４が導
通状態となり、その区間においてのみ入力信号Ｖｉｎを
ピーク検出部１６に送る。
素のリニアセンサの出力に対して、例えば３０画素目か
ら６０画素目までの特定区間においてピークホールドを
行うためのＰＨ，ＰＨＸパルスがピークホールド制御部
１５から出力される。これにより、図１のピークホール
ド回路において、このＰＨ，ＰＨＸパルスに応答してス
イッチ部１３のＭＯＳトランジスタＱ１３，Ｑ１４が導
通状態となり、その区間においてのみ入力信号Ｖｉｎを
ピーク検出部１６に送る。
【００２４】したがって、ピークホールド区間において
のみピーク値の検出が行われることになるため、図５に
示すように、他の区間にピーク値が存在しても、ピーク
ホールド区間のピーク値がホールドされることになる。
このように、ＣＣＤリニアセンサ２０のある特定の区間
（本例では、中央部）のみのピーク値を検出するように
し、そのピーク値を基に次の撮像時には電子シャッター
などによって蓄積時間を制御することで、使用する区間
だけの最適な蓄積時間を得ることができる。
のみピーク値の検出が行われることになるため、図５に
示すように、他の区間にピーク値が存在しても、ピーク
ホールド区間のピーク値がホールドされることになる。
このように、ＣＣＤリニアセンサ２０のある特定の区間
（本例では、中央部）のみのピーク値を検出するように
し、そのピーク値を基に次の撮像時には電子シャッター
などによって蓄積時間を制御することで、使用する区間
だけの最適な蓄積時間を得ることができる。
【００２５】勿論、スイッチ部１３を常に導通（オン）
状態にしておくことでＣＣＤリニアセンサ２０の全出力
がピークホールド対象となることは明らかである。な
お、本例では、ピークホールド区間として１区間だけを
指定する場合について説明したが、これに限られるもの
ではなく、複数区間を指定することも可能である。図６
に、複数区間（本例では、３区間）を指定可能なピーク
ホールド制御部の構成の一例を示す。なお、図中、図３
と同等部分には同一符号を付し、その説明は省略する。
状態にしておくことでＣＣＤリニアセンサ２０の全出力
がピークホールド対象となることは明らかである。な
お、本例では、ピークホールド区間として１区間だけを
指定する場合について説明したが、これに限られるもの
ではなく、複数区間を指定することも可能である。図６
に、複数区間（本例では、３区間）を指定可能なピーク
ホールド制御部の構成の一例を示す。なお、図中、図３
と同等部分には同一符号を付し、その説明は省略する。
【００２６】図６において、３区間指定可能なピークホ
ールド制御部の構成は、デコーダ部を３つに拡張すると
ともに、これら３つのデコーダ３２ａ，３２ｂ，３２ｃ
からの信号を外部から与えられる４ビットのデータＤ０
〜Ｄ３の基づいて制御する論理回路３５を設けた構成と
なっている。
ールド制御部の構成は、デコーダ部を３つに拡張すると
ともに、これら３つのデコーダ３２ａ，３２ｂ，３２ｃ
からの信号を外部から与えられる４ビットのデータＤ０
〜Ｄ３の基づいて制御する論理回路３５を設けた構成と
なっている。
【００２７】論理回路３５は、Ａデコーダ３２ａの一方
のデコード出力を一入力、インバータ３６で反転された
データＤ０を他入力、データＤ１を残りの一入力とする
ＮＡＮＤゲート３７と、Ｂデコーダ３２ｂの一方のデコ
ード出力を一入力、データＤ０を他入力、インバータ３
８で反転されたデータＤ１を残りの一入力とするＮＡＮ
Ｄゲート３９と、Ｃデコーダ３２ｃの一方のデコード出
力およびデータＤ０，Ｄ１を３入力とするＮＡＮＤゲー
ト４０と、ＮＡＮＤゲート３７，３９，４０の各出力を
３入力とするＮＡＮＤゲート４１とを有し、ＮＡＮＤゲ
ート４１の出力がＪＫフリップフロップ３４のＪ入力と
なる。
のデコード出力を一入力、インバータ３６で反転された
データＤ０を他入力、データＤ１を残りの一入力とする
ＮＡＮＤゲート３７と、Ｂデコーダ３２ｂの一方のデコ
ード出力を一入力、データＤ０を他入力、インバータ３
８で反転されたデータＤ１を残りの一入力とするＮＡＮ
Ｄゲート３９と、Ｃデコーダ３２ｃの一方のデコード出
力およびデータＤ０，Ｄ１を３入力とするＮＡＮＤゲー
ト４０と、ＮＡＮＤゲート３７，３９，４０の各出力を
３入力とするＮＡＮＤゲート４１とを有し、ＮＡＮＤゲ
ート４１の出力がＪＫフリップフロップ３４のＪ入力と
なる。
【００２８】論理回路３５はさらに、Ａデコーダ３２ａ
の他方のデコード出力を一入力、インバータ４２で反転
されたデータＤ２を他入力、データＤ３を残りの一入力
とするＮＡＮＤゲート４３と、Ｂデコーダ３２ｂの他方
のデコード出力を一入力、データＤ２を他入力、インバ
ータ４４で反転されたデータＤ３を残りの一入力とする
ＮＡＮＤゲート４５と、Ｃデコーダ３２ｃの他方のデコ
ード出力およびデータＤ２，Ｄ３を３入力とするＮＡＮ
Ｄゲート４６と、ＮＡＮＤゲート４３，４５，４６の各
出力を３入力とするＮＡＮＤゲート４７とを有し、ＮＡ
ＮＤゲート４７の出力がＪＫフリップフロップ３４のＫ
入力となる。
の他方のデコード出力を一入力、インバータ４２で反転
されたデータＤ２を他入力、データＤ３を残りの一入力
とするＮＡＮＤゲート４３と、Ｂデコーダ３２ｂの他方
のデコード出力を一入力、データＤ２を他入力、インバ
ータ４４で反転されたデータＤ３を残りの一入力とする
ＮＡＮＤゲート４５と、Ｃデコーダ３２ｃの他方のデコ
ード出力およびデータＤ２，Ｄ３を３入力とするＮＡＮ
Ｄゲート４６と、ＮＡＮＤゲート４３，４５，４６の各
出力を３入力とするＮＡＮＤゲート４７とを有し、ＮＡ
ＮＤゲート４７の出力がＪＫフリップフロップ３４のＫ
入力となる。
【００２９】上記構成のピークホールド制御部３５にお
いて、例えばＡ区間のピークホールドを行う場合、リン
グカウンタ３１からＡ区間用の８ビットの画素区間情報
がＡデコーダ３２ａに与えられる。Ａデコーダ３２ａ
は、この画素区間情報をデコードし、Ｊ，Ｋパルスを生
成する。同様にして、Ｂ，Ｃ区間用のＪ，Ｋパルスも生
成される。そして、これらＡ，Ｂ，ＣそれぞれのＪ，Ｋ
パルスは、論理回路３５において４ビットのデータＤ０
〜Ｄ３に基づいてどのパルスを出力するか決定される。
図７に、その区間指定のためのコード表を示す。
いて、例えばＡ区間のピークホールドを行う場合、リン
グカウンタ３１からＡ区間用の８ビットの画素区間情報
がＡデコーダ３２ａに与えられる。Ａデコーダ３２ａ
は、この画素区間情報をデコードし、Ｊ，Ｋパルスを生
成する。同様にして、Ｂ，Ｃ区間用のＪ，Ｋパルスも生
成される。そして、これらＡ，Ｂ，ＣそれぞれのＪ，Ｋ
パルスは、論理回路３５において４ビットのデータＤ０
〜Ｄ３に基づいてどのパルスを出力するか決定される。
図７に、その区間指定のためのコード表を示す。
【００３０】なお、図７の表中、“Ｈ”はＨｉレベル、
“Ｌ”はＬｏレベルをそれぞれ表わす。例えば、Ａ区間
指定の場合、Ｄ０＝“Ｌ”，Ｄ１＝“Ｈ”，Ｄ２＝
“Ｌ”，Ｄ３＝“Ｈ”のコードデータを論理回路３５に
与えれば、Ａ区間のピークホールドパルスＰＨ，ＰＨＸ
が出力される。このように、論理回路３５において、そ
の論理を組み合わせることにより、複数の区間を指定す
ることができる。デコーダの数およびコードビット数を
さらに増やせば、より多くの区間指定を行うことが可能
となる。
“Ｌ”はＬｏレベルをそれぞれ表わす。例えば、Ａ区間
指定の場合、Ｄ０＝“Ｌ”，Ｄ１＝“Ｈ”，Ｄ２＝
“Ｌ”，Ｄ３＝“Ｈ”のコードデータを論理回路３５に
与えれば、Ａ区間のピークホールドパルスＰＨ，ＰＨＸ
が出力される。このように、論理回路３５において、そ
の論理を組み合わせることにより、複数の区間を指定す
ることができる。デコーダの数およびコードビット数を
さらに増やせば、より多くの区間指定を行うことが可能
となる。
【００３１】上述した本発明に係るピークホールド回路
２７を出力回路部に有するＣＣＤリニアセンサ２０は、
例えばオートフォーカス（ＡＦ）機能を持つカメラに搭
載されて用いられる。このオートフォーカス機能を持つ
カメラに適用した場合の構成の一例を図８に示す。図８
において、カメラ本体５１内には、オートフォーカス制
御のために例えば水平配置されたＣＣＤリニアセンサ２
０、その出力信号の特定のピークホールド区間のピーク
値を検出可能な本発明に係るピークホールド回路２７、
ピークホールド区間を指定するピークホールド制御部１
５およびＣＣＤリニアセンサ２０を駆動するための読み
出しゲートパルスφＲＯＧや転送クロックφＨ１，φＨ
２等の各種のタイミング信号を発生するタイミングジェ
ネレータ５２などが内蔵されている。
２７を出力回路部に有するＣＣＤリニアセンサ２０は、
例えばオートフォーカス（ＡＦ）機能を持つカメラに搭
載されて用いられる。このオートフォーカス機能を持つ
カメラに適用した場合の構成の一例を図８に示す。図８
において、カメラ本体５１内には、オートフォーカス制
御のために例えば水平配置されたＣＣＤリニアセンサ２
０、その出力信号の特定のピークホールド区間のピーク
値を検出可能な本発明に係るピークホールド回路２７、
ピークホールド区間を指定するピークホールド制御部１
５およびＣＣＤリニアセンサ２０を駆動するための読み
出しゲートパルスφＲＯＧや転送クロックφＨ１，φＨ
２等の各種のタイミング信号を発生するタイミングジェ
ネレータ５２などが内蔵されている。
【００３２】また、外部回路として、ピークホールド制
御回路１５に対して例えば図７に示した如きコードデー
タＤ０〜Ｄ３を与えるコード発生器５３と、ピークホー
ルド回路２７からのピークホールド出力ＰＨｏｕｔに基
づいてタイミングジェネレータ５２のタイミングを制御
することによって露光時間を調整する露光調整回路５４
と、ピークホールド回路２７からの信号出力Ｖｏｕｔに
基づいてフォーカスずれを算出する演算回路５５と、こ
の求めたフォーカスずれに応じてレンズ５６をその光軸
方向において移動させることによってフォーカス調整を
行うＡＦ制御回路５７とが設けられている。
御回路１５に対して例えば図７に示した如きコードデー
タＤ０〜Ｄ３を与えるコード発生器５３と、ピークホー
ルド回路２７からのピークホールド出力ＰＨｏｕｔに基
づいてタイミングジェネレータ５２のタイミングを制御
することによって露光時間を調整する露光調整回路５４
と、ピークホールド回路２７からの信号出力Ｖｏｕｔに
基づいてフォーカスずれを算出する演算回路５５と、こ
の求めたフォーカスずれに応じてレンズ５６をその光軸
方向において移動させることによってフォーカス調整を
行うＡＦ制御回路５７とが設けられている。
【００３３】かかる構成のオートフォーカス機能を持つ
カメラにおいて、水平配置されたＣＣＤリニアセンサ２
０を例えば左、中央、右と３分割し、被写体のフォーカ
スを合わせたい領域に対応するＣＣＤリニアセンサ２０
の出力の区間を、ピークホールド区間（本例では、図７
に示す如くＡ，Ｂ，Ｃの３区間）としてコード発生器５
３にて設定し、その設定されたコードデータＤ０〜Ｄ３
をピークホールド制御部１５に与え、特定のピークホー
ルド区間のピーク値を検出しかつこれをフィードバック
して蓄積時間を制御することで、被写体の特定の領域に
対応した適切な蓄積時間を得ることが可能となり、また
その特定の領域をピークホールド区間として任意に設定
することができる。なお、蓄積時間の制御では、検出し
たピーク値が大きければ、蓄積時間を短くするようにす
る。
カメラにおいて、水平配置されたＣＣＤリニアセンサ２
０を例えば左、中央、右と３分割し、被写体のフォーカ
スを合わせたい領域に対応するＣＣＤリニアセンサ２０
の出力の区間を、ピークホールド区間（本例では、図７
に示す如くＡ，Ｂ，Ｃの３区間）としてコード発生器５
３にて設定し、その設定されたコードデータＤ０〜Ｄ３
をピークホールド制御部１５に与え、特定のピークホー
ルド区間のピーク値を検出しかつこれをフィードバック
して蓄積時間を制御することで、被写体の特定の領域に
対応した適切な蓄積時間を得ることが可能となり、また
その特定の領域をピークホールド区間として任意に設定
することができる。なお、蓄積時間の制御では、検出し
たピーク値が大きければ、蓄積時間を短くするようにす
る。
【００３４】図９は、本発明の他の実施形態を示す回路
図であり、図中、図１と同等部分には同一符号を付して
示してある。本実施形態では、入力段がボルテージフォ
ロワ回路６１によって構成され、ピークホールド出力段
もボルテージフォロワ回路６２によって構成されてお
り、それ以外の構成は図１の場合と同じである。ボルテ
ージフォロワ回路６１，６２は、図１０のブロック図に
示すように、前段の直流差動アンプ６３と後段のバッフ
ァ６４とから構成されている。
図であり、図中、図１と同等部分には同一符号を付して
示してある。本実施形態では、入力段がボルテージフォ
ロワ回路６１によって構成され、ピークホールド出力段
もボルテージフォロワ回路６２によって構成されてお
り、それ以外の構成は図１の場合と同じである。ボルテ
ージフォロワ回路６１，６２は、図１０のブロック図に
示すように、前段の直流差動アンプ６３と後段のバッフ
ァ６４とから構成されている。
【００３５】入力側のボルテージフォロワ回路６１の具
体的な回路構成については、図９から明らかなように、
前段の直流差動アンプ６３は、ソースが共通に接続され
て差動動作をなすＮｃｈＭＯＳトランジスタＱ２１，Ｑ
２２と、そのソース共通接続点と接地間に接続されたＮ
ｃｈＭＯＳトランジスタＱ２３と、ＮｃｈＭＯＳトラン
ジスタＱ２１，Ｑ２２の各ドレインと電源Ｖｄｄ間に接
続されたＰｃｈＭＯＳトランジスタＱ２４，Ｑ２５とか
ら構成されている。この直流差動アンプ６３において、
ＮｃｈＭＯＳトランジスタＱ２３のゲートには、バイア
ス電圧Ｖｇｇが印加されている。また、ＰｃｈＭＯＳト
ランジスタＱ２４はそのゲートがドレインに接続され、
さらにＰｃｈＭＯＳトランジスタＱ２５と共にゲートが
共通に接続されて電流ミラー回路を構成している。
体的な回路構成については、図９から明らかなように、
前段の直流差動アンプ６３は、ソースが共通に接続され
て差動動作をなすＮｃｈＭＯＳトランジスタＱ２１，Ｑ
２２と、そのソース共通接続点と接地間に接続されたＮ
ｃｈＭＯＳトランジスタＱ２３と、ＮｃｈＭＯＳトラン
ジスタＱ２１，Ｑ２２の各ドレインと電源Ｖｄｄ間に接
続されたＰｃｈＭＯＳトランジスタＱ２４，Ｑ２５とか
ら構成されている。この直流差動アンプ６３において、
ＮｃｈＭＯＳトランジスタＱ２３のゲートには、バイア
ス電圧Ｖｇｇが印加されている。また、ＰｃｈＭＯＳト
ランジスタＱ２４はそのゲートがドレインに接続され、
さらにＰｃｈＭＯＳトランジスタＱ２５と共にゲートが
共通に接続されて電流ミラー回路を構成している。
【００３６】後段のバッファ６４は、ゲートがＮｃｈＭ
ＯＳトランジスタＱ２２のドレインに、ドレインが電源
Ｖｄｄにそれぞれ接続され、ソースがＮｃｈＭＯＳトラ
ンジスタＱ２２のゲートおよび信号出力端子１４にそれ
ぞれ接続されたＮｃｈＭＯＳトランジスタＱ２６と、そ
のＮｃｈＭＯＳトランジスタＱ２６のソースと接地間に
接続されかつゲートにバイアス電圧Ｖｇｇが印加された
ＮｃｈＭＯＳトランジスタＱ２７とからなるソースフォ
ロワ回路構成となっている。
ＯＳトランジスタＱ２２のドレインに、ドレインが電源
Ｖｄｄにそれぞれ接続され、ソースがＮｃｈＭＯＳトラ
ンジスタＱ２２のゲートおよび信号出力端子１４にそれ
ぞれ接続されたＮｃｈＭＯＳトランジスタＱ２６と、そ
のＮｃｈＭＯＳトランジスタＱ２６のソースと接地間に
接続されかつゲートにバイアス電圧Ｖｇｇが印加された
ＮｃｈＭＯＳトランジスタＱ２７とからなるソースフォ
ロワ回路構成となっている。
【００３７】ここで、図９の回路図と図１０のブロック
図との対応関係を見ると、ＮｃｈＭＯＳトランジスタＱ
２１のゲートが直流差動アンプ６３の非反転（＋）入力
端、ＮｃｈＭＯＳトランジスタＱ２２のゲートが直流差
動アンプ６３の反転（−）入力端となり、ＮｃｈＭＯＳ
トランジスタＱ２２のドレインが直流差動アンプ６３の
出力端となっている。また、ＮｃｈＭＯＳトランジスタ
Ｑ２６のゲートがバッファ６４の入力端、ソースがバッ
ファ６４の出力端となっている。そして、バッファ６４
の出力端が直流差動アンプ６１の反転（−）入力端にフ
ィードバック接続されている。
図との対応関係を見ると、ＮｃｈＭＯＳトランジスタＱ
２１のゲートが直流差動アンプ６３の非反転（＋）入力
端、ＮｃｈＭＯＳトランジスタＱ２２のゲートが直流差
動アンプ６３の反転（−）入力端となり、ＮｃｈＭＯＳ
トランジスタＱ２２のドレインが直流差動アンプ６３の
出力端となっている。また、ＮｃｈＭＯＳトランジスタ
Ｑ２６のゲートがバッファ６４の入力端、ソースがバッ
ファ６４の出力端となっている。そして、バッファ６４
の出力端が直流差動アンプ６１の反転（−）入力端にフ
ィードバック接続されている。
【００３８】また、出力側のボルテージフォロワ回路６
２についても、入力側のボルテージフォロワ回路６１と
全く同様の回路構成となっている。すなわち、前段の直
流差動アンプ６３は、ソースが共通に接続されて差動動
作をなすＮｃｈＭＯＳトランジスタＱ３１，Ｑ３２と、
そのソース共通接続点と接地間に接続されたＮｃｈＭＯ
ＳトランジスタＱ３３と、ＮｃｈＭＯＳトランジスタＱ
３１，Ｑ３２の各ドレインと電源Ｖｄｄ間に接続された
ＰｃｈＭＯＳトランジスタＱ３４，Ｑ３５とから構成さ
れている。この直流差動アンプ６３において、ＮｃｈＭ
ＯＳトランジスタＱ３３のゲートには、バイアス電圧Ｖ
ｇｇが印加されている。また、ＰｃｈＭＯＳトランジス
タＱ３４はそのゲートがドレインに接続され、さらにＰ
ｃｈＭＯＳトランジスタＱ３５と共にゲートが共通に接
続されて電流ミラー回路を構成している。
２についても、入力側のボルテージフォロワ回路６１と
全く同様の回路構成となっている。すなわち、前段の直
流差動アンプ６３は、ソースが共通に接続されて差動動
作をなすＮｃｈＭＯＳトランジスタＱ３１，Ｑ３２と、
そのソース共通接続点と接地間に接続されたＮｃｈＭＯ
ＳトランジスタＱ３３と、ＮｃｈＭＯＳトランジスタＱ
３１，Ｑ３２の各ドレインと電源Ｖｄｄ間に接続された
ＰｃｈＭＯＳトランジスタＱ３４，Ｑ３５とから構成さ
れている。この直流差動アンプ６３において、ＮｃｈＭ
ＯＳトランジスタＱ３３のゲートには、バイアス電圧Ｖ
ｇｇが印加されている。また、ＰｃｈＭＯＳトランジス
タＱ３４はそのゲートがドレインに接続され、さらにＰ
ｃｈＭＯＳトランジスタＱ３５と共にゲートが共通に接
続されて電流ミラー回路を構成している。
【００３９】後段のバッファ６４は、ゲートがＮｃｈＭ
ＯＳトランジスタＱ３２のドレインに、ドレインが電源
Ｖｄｄにそれぞれ接続され、ソースがＮｃｈＭＯＳトラ
ンジスタＱ２２のゲートおよびピークホールド出力端子
１８にそれぞれ接続されたＮｃｈＭＯＳトランジスタＱ
３６と、そのＮｃｈＭＯＳトランジスタＱ３６のソース
と接地間に接続されかつゲートにバイアス電圧Ｖｇｇが
印加されたＮｃｈＭＯＳトランジスタＱ３７とからなる
ソースフォロワ回路構成となっている。
ＯＳトランジスタＱ３２のドレインに、ドレインが電源
Ｖｄｄにそれぞれ接続され、ソースがＮｃｈＭＯＳトラ
ンジスタＱ２２のゲートおよびピークホールド出力端子
１８にそれぞれ接続されたＮｃｈＭＯＳトランジスタＱ
３６と、そのＮｃｈＭＯＳトランジスタＱ３６のソース
と接地間に接続されかつゲートにバイアス電圧Ｖｇｇが
印加されたＮｃｈＭＯＳトランジスタＱ３７とからなる
ソースフォロワ回路構成となっている。
【００４０】このように、ボルテージフォロワ回路６
１，６２を用いてピークホールド回路の入力段およびピ
ークホールド出力段を構成したことで、以下の如き効果
を得ることができる。すなわち、ボルテージフォロワ回
路６１，６２は、図１０のブロック図から明らかなよう
に、バッファ６４の出力が直流差動アンプ６３の反転入
力にフィードバックがかけられていることから、入力と
出力の直流レベルがほぼ同じで、しかも利得がほぼ１で
あるため、このボルテージフォロワ回路６１，６２での
レベルシフトはほとんどない。
１，６２を用いてピークホールド回路の入力段およびピ
ークホールド出力段を構成したことで、以下の如き効果
を得ることができる。すなわち、ボルテージフォロワ回
路６１，６２は、図１０のブロック図から明らかなよう
に、バッファ６４の出力が直流差動アンプ６３の反転入
力にフィードバックがかけられていることから、入力と
出力の直流レベルがほぼ同じで、しかも利得がほぼ１で
あるため、このボルテージフォロワ回路６１，６２での
レベルシフトはほとんどない。
【００４１】これにより、信号入力Ｖｉｎとピーク検出
部１６の入力（信号出力Ｖｏｕｔ）との間のレベル差を
なくすことができるとともに、ピークホールド出力ＰＨ
ｏｕｔがピーク検出部１６の検出出力Ｖｐｈとほぼ等し
くなるため、信号出力Ｖｏｕｔとピークホールド出力Ｐ
Ｈｏｕｔとのレベル差も少なく抑えることができる。ま
た、このボルテージフォロワ回路６１，６２は、フィー
ドバックをかけた回路構成であるため、製造上の閾値電
圧ＶｔｈやＭＯＳ諸特性のバラツキや、使用上の電源電
圧Ｖｄｄや温度のバラツキに対しても、個体間の特性差
が殆どなく、安定した特性を示す。したがって、信号出
力Ｖｏｕｔとピークホールド出力ＰＨｏｕｔとのレベル
差の個体間のバラツキも少なくなる。
部１６の入力（信号出力Ｖｏｕｔ）との間のレベル差を
なくすことができるとともに、ピークホールド出力ＰＨ
ｏｕｔがピーク検出部１６の検出出力Ｖｐｈとほぼ等し
くなるため、信号出力Ｖｏｕｔとピークホールド出力Ｐ
Ｈｏｕｔとのレベル差も少なく抑えることができる。ま
た、このボルテージフォロワ回路６１，６２は、フィー
ドバックをかけた回路構成であるため、製造上の閾値電
圧ＶｔｈやＭＯＳ諸特性のバラツキや、使用上の電源電
圧Ｖｄｄや温度のバラツキに対しても、個体間の特性差
が殆どなく、安定した特性を示す。したがって、信号出
力Ｖｏｕｔとピークホールド出力ＰＨｏｕｔとのレベル
差の個体間のバラツキも少なくなる。
【００４２】なお、上記各実施形態では、ＣＣＤリニア
センサに適用した場合について説明したが、エリアセン
サを含む全てのＣＣＤ固体撮像装置、さらにはＣＣＤに
限らず他の固体撮像装置にも適用可能である。また、本
発明によるピークホールド回路は、固体撮像装置の出力
回路部への適用に限られるものではなく、所定の出力信
号に対して特定の区間のみのピーク値を検出し、これを
ホールドするピークホールド回路全般に適用し得るもの
である。
センサに適用した場合について説明したが、エリアセン
サを含む全てのＣＣＤ固体撮像装置、さらにはＣＣＤに
限らず他の固体撮像装置にも適用可能である。また、本
発明によるピークホールド回路は、固体撮像装置の出力
回路部への適用に限られるものではなく、所定の出力信
号に対して特定の区間のみのピーク値を検出し、これを
ホールドするピークホールド回路全般に適用し得るもの
である。
【００４３】
【発明の効果】以上説明したように、本発明によるピー
クホールド回路においては、入力信号に対するピークホ
ールド区間を設定し、そのピークホールド区間でのみピ
ーク値を検出し、これをホールドするようにしたので、
入力信号の任意の特定区間のみのピーク値を検出するこ
とができる。
クホールド回路においては、入力信号に対するピークホ
ールド区間を設定し、そのピークホールド区間でのみピ
ーク値を検出し、これをホールドするようにしたので、
入力信号の任意の特定区間のみのピーク値を検出するこ
とができる。
【００４４】また、本発明による固体撮像装置において
は、固体撮像素子の出力信号の特定の区間のみのピーク
値を検出するようにしたので、そのピーク値を基にして
次の撮像時の蓄積時間を制御するオートゲインコントロ
ールを実現することで、適正な信号出力レベルを得るこ
とができる。
は、固体撮像素子の出力信号の特定の区間のみのピーク
値を検出するようにしたので、そのピーク値を基にして
次の撮像時の蓄積時間を制御するオートゲインコントロ
ールを実現することで、適正な信号出力レベルを得るこ
とができる。
【００４５】さらに、本発明によるカメラにおいては、
オートフォーカス制御のために設けられた固体撮像素子
の信号出力の特定の区間のみのピーク値を検出し、ピー
ク値に基づいて露光時間を調整する一方、固体撮像素子
の信号出力に基づいてフォーカス調整を行うようにした
ので、被写体の特定の領域に対応した適切な蓄積時間を
得ることができる。
オートフォーカス制御のために設けられた固体撮像素子
の信号出力の特定の区間のみのピーク値を検出し、ピー
ク値に基づいて露光時間を調整する一方、固体撮像素子
の信号出力に基づいてフォーカス調整を行うようにした
ので、被写体の特定の領域に対応した適切な蓄積時間を
得ることができる。
【図１】本発明の一実施形態を示す回路図である。
【図２】本発明に係るリニアセンサの一例を示す構成図
である。
である。
【図３】ピークホールド制御部の構成の一例を示すブロ
ック図である。
ック図である。
【図４】ピークホールド制御部の動作説明に供するタイ
ミングチャートである。
ミングチャートである。
【図５】本発明に係る出力波形図である。
【図６】３区間指定のピークホールドの構成の一例を示
すブロック図である。
すブロック図である。
【図７】区間指定コード表を示す図である。
【図８】本発明に係るカメラの一例を示す構成図であ
る。
る。
【図９】本発明の他の実施形態を示す回路図である。
【図１０】ボルテージフォロワ回路のブロック図であ
る。
る。
【図１１】従来のリニアセンサの構成図である。
【図１２】従来例に係る出力波形図である。
【図１３】ボルテージフォロワ回路の従来例を示す回路
図である。
図である。
１１，１７ ソースフォロワ回路 １３ スイッチ部 １５ ピークホールド制御部 １６ ピーク検出部 ２０ ＣＣＤリニアセンサ ２２ センサ列 ２４ 電荷転送レジスタ ２７ ピークホールド回路 ５１ カメラ本体 ５４ 露光調整回路 ５７ ＡＦ（オートフォーカス）制御回路 ６１，６２ ボルテージフォロワ回路
Claims (4)
- 【請求項１】 所定の入力信号のピーク値を検出してホ
ールドするピーク検出部と、 前記ピーク検出部の前段に設けられて入力信号を選択的
に前記ピーク検出部に供給するスイッチ部と、 入力信号に対するピークホールド区間を設定して前記ス
イッチ部をスイッチング制御するピークホールド制御部
とを備えたことを特徴とするピークホールド回路。 - 【請求項２】 前記ピークホールド制御部は、複数のピ
ークホールド区間を設定可能であることを特徴とする請
求項１記載のピークホールド回路。 - 【請求項３】 固体撮像素子と、 前記固体撮像素子の出力信号を入力とし、その出力信号
の特定の区間のみのピーク値を検出してホールドするピ
ークホールド回路とを備えたことを特徴とする固体撮像
装置。 - 【請求項４】 固体撮像素子と、 前記固体撮像素子の出力信号を入力とし、その出力信号
の特定の区間のみのピーク値を検出してホールドするピ
ークホールド回路と、 前記ピークホールド回路のピークホールド出力に基づい
て前記固体撮像素子の露光時間を調整する露光調整回路
と、 前記固体撮像素子の信号出力に基づいてフォーカス調整
を行うフォーカス制御回路とを備えたことを特徴とする
カメラ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7181260A JPH0935492A (ja) | 1995-07-18 | 1995-07-18 | ピークホールド回路及びこれを有する固体撮像装置、並びにこれを搭載したカメラ |
| EP96305211A EP0758183A1 (en) | 1995-07-18 | 1996-07-16 | Peak detection and imager using peak detection |
| TW085108704A TW368612B (en) | 1995-07-18 | 1996-07-17 | Peak hold circuit, solid state imaging apparatus using the same, camera having the solid state imaging apparatus, and method for selecting a peak value of pixel signals generated by the solid state imaging apparatus |
| US08/684,275 US6166771A (en) | 1995-07-18 | 1996-07-17 | Peak hold method and apparatus for detecting a peak value from a plurality of input sections |
| US09/354,849 US6466267B1 (en) | 1995-07-18 | 1999-07-16 | System for performing selective detection of image signal peaks and camera employing the system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7181260A JPH0935492A (ja) | 1995-07-18 | 1995-07-18 | ピークホールド回路及びこれを有する固体撮像装置、並びにこれを搭載したカメラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0935492A true JPH0935492A (ja) | 1997-02-07 |
Family
ID=16097600
Family Applications (1)
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|---|---|---|---|
| JP7181260A Pending JPH0935492A (ja) | 1995-07-18 | 1995-07-18 | ピークホールド回路及びこれを有する固体撮像装置、並びにこれを搭載したカメラ |
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