WO2023182187A1 - 固体撮像装置 - Google Patents

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WO2023182187A1
WO2023182187A1 PCT/JP2023/010473 JP2023010473W WO2023182187A1 WO 2023182187 A1 WO2023182187 A1 WO 2023182187A1 JP 2023010473 W JP2023010473 W JP 2023010473W WO 2023182187 A1 WO2023182187 A1 WO 2023182187A1
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WO
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signal
circuit
pixel
storage capacitor
photodiode
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Application number
PCT/JP2023/010473
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English (en)
French (fr)
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誠 生熊
豊 阿部
崇泰 鬼頭
範彦 角谷
研二 渡邉
Original Assignee
ヌヴォトンテクノロジージャパン株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/57—Control of the dynamic range
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith

Definitions

  • the present disclosure relates to a solid-state imaging device.
  • Patent Documents 1 and 2 disclose methods for achieving wide dynamic range (WDR) in solid-state imaging devices.
  • a pulse width modulation (PWM) method is disclosed as a method for detecting the light intensity of a signal from a photodiode.
  • the PWM method is a method for detecting the intensity of incident light as the width of a pulse signal or the frequency of occurrence of a pulse signal.
  • the PWM method is applied only to the signal of the photodiode, there is a problem that it is difficult to expand the dynamic range.
  • CDS Correlated Double Sampling
  • the solid-state imaging device disclosed in Patent Document 2 uses a method in which a signal overflowing from a photodiode exceeding a predetermined threshold is stored in a storage capacitor via an overflow element.
  • a signal overflowing from a photodiode exceeding a predetermined threshold is stored in a storage capacitor via an overflow element.
  • the storage capacity is determined by process constraints and is fixed, there is a problem in that it is difficult to further expand the dynamic range.
  • the present disclosure provides a solid-state imaging device that can easily expand the dynamic range.
  • a solid-state imaging device includes a pixel circuit that outputs a plurality of pixel signals, a detection circuit, a pixel control circuit that controls the pixel circuit, and a signal processing section, and the pixel circuit includes a photodiode. and a first transfer transistor that reads out the signal of the photodiode to a floating diffusion, and a storage capacitor that stores the charge overflowing from the photodiode, and the detection circuit reads out the signal of the storage capacitor and the first transfer transistor. and a reference value, and when the signal of the storage capacitor reaches the first reference value, the photodiode and the storage capacitor are initialized via the pixel control circuit, and the number of initializations is counted.
  • the signal processing unit is configured to determine the incidence rate based on the number of initializations and a mixed signal of the photodiode signal and the storage capacitor signal read out to the floating diffusion by the first transfer transistor. A first signal indicating the intensity of light is calculated.
  • the dynamic range can be easily expanded.
  • FIG. 1 is a block diagram showing a configuration example of a solid-state imaging device according to an embodiment.
  • FIG. 2A is a block diagram showing a configuration example of a pixel circuit and a logic circuit according to an embodiment.
  • FIG. 2B is a block diagram showing a configuration example of a pixel circuit and a logic circuit according to the embodiment.
  • FIG. 2C is a block diagram showing a configuration example of a pixel circuit and a logic circuit according to the embodiment.
  • FIG. 3 is a block diagram showing a configuration example of a pixel circuit and a logic circuit according to an embodiment.
  • FIG. 4 is a block diagram showing a configuration example of a pixel circuit and a logic circuit according to an embodiment.
  • FIG. 1 is a block diagram showing a configuration example of a solid-state imaging device according to an embodiment.
  • FIG. 2A is a block diagram showing a configuration example of a pixel circuit and a logic circuit according to an embodiment.
  • FIG. 2B is a block
  • FIG. 5 is a diagram for explaining sharing of a logic circuit by a plurality of pixel circuits.
  • FIG. 6 is a diagram showing an example of the configuration of a sample and hold circuit.
  • FIG. 7 is a diagram illustrating an overview of a method for implementing WDR combination within a pixel.
  • FIG. 8 is a diagram showing a configuration example of a signal processing section that performs WDR synthesis using three signals.
  • FIG. 9 is a diagram showing a configuration example of a signal processing section that performs WDR synthesis using two signals selected from three signals.
  • FIG. 10 is a diagram illustrating an example of the readout timing that is the basis of the pixel circuit.
  • FIG. 11 is a diagram showing the timing of the selective WDR method.
  • FIG. 12 is a diagram showing an example of the basic timing of the PWM method.
  • FIG. 13 is a diagram showing a timing example when an AD conversion circuit is used in the PWM method.
  • FIG. 14 is a diagram for explaining an example in which the HCG signal, MCG signal, and LCG signal are selected by giving priority to the maximum signal of each color in Bayer units.
  • FIG. 15 is a diagram for explaining an example in which HCG signals, MCG signals, and LCG signals are selected independently for each color.
  • FIG. 16 is a diagram showing an example in which the solid-state imaging device according to the embodiment is configured as a stacked image sensor.
  • FIG. 17 is a diagram showing an example in which the solid-state imaging device according to the embodiment is configured as a stacked image sensor.
  • FIG. 18 is a diagram showing an example in which the solid-state imaging device according to the embodiment is configured as a stacked image sensor.
  • FIG. 19 is a diagram showing an example in which the solid-state imaging device according to the embodiment is configured as a stacked image sensor.
  • FIG. 20 is a diagram illustrating an example of joining a pixel circuit and a logic circuit according to an embodiment.
  • FIG. 21 is a diagram illustrating an example of joining a pixel circuit and a logic circuit according to an embodiment.
  • FIG. 22 is a diagram showing a timing example when the HCG signal and the MCG signal are selected.
  • FIG. 23 is a diagram showing a timing example when the MCG signal and the LCG signal are selected.
  • FIG. 24 is a diagram showing an example of timing when the saturation level of the LCG signal and the residual signal are selected.
  • FIG. 25 is a diagram showing the SN of the saturated signal and residual signal of the HCG signal, MCG signal, and LCG signal.
  • FIG. 26 is a diagram illustrating an example of an imaging device to which the solid-state imaging device according to the embodiment is applied.
  • FIG. 27 is a diagram illustrating an example of a distance measuring imaging device to which the solid-state imaging device according to the embodiment is applied.
  • a solid-state imaging device includes a pixel circuit that outputs a plurality of pixel signals, a detection circuit, a pixel control circuit that controls the pixel circuit, and a signal processing unit, wherein the pixel circuit is , a photodiode, a first transfer transistor that reads out a signal of the photodiode to a floating diffusion, and a storage capacitor that stores the charge overflowing from the photodiode, and the detection circuit reads the signal of the storage capacitor and the storage capacitor.
  • the signal of the storage capacitor reaches the first reference value, the photodiode and the storage capacitor are initialized via the pixel control circuit, and the number of initializations is increased.
  • the signal processing unit is configured to calculate the number of initializations based on the number of initializations and a mixed signal of the photodiode signal and the storage capacitor signal read out to the floating diffusion by the first transfer transistor. Then, a first signal indicating the intensity of the incident light is calculated.
  • the dynamic range can be easily expanded. For example, the dynamic range can be expanded compared to when the PWM method is not used.
  • the solid-state imaging device may include a sample and hold circuit and an AD conversion circuit.
  • At least one pixel signal among the plurality of pixel signals is not held by the sample and hold circuit, but is directly AD converted by the AD conversion circuit, and at least one other pixel signal among the plurality of pixel signals is
  • the signal may be held by the sample and hold circuit, and the held signal may be AD converted by the AD conversion circuit.
  • low illumination noise can be reduced by directly AD converting some pixel signals by the AD conversion circuit.
  • the AD conversion circuit by providing a sample and hold circuit for each pixel circuit, there is no need to provide a memory corresponding to each of the plurality of pixel signals. For this reason, this method is effective in fine cells because of their area limitations.
  • the pixel circuit when the number of initializations is 1 or more, the pixel circuit generates a mixed signal of the photodiode and the storage capacitor when the signal of the storage capacitor reaches the first reference value during exposure. , the photodiode and the storage capacitor are initialized, the second signal is held by the sample and hold circuit, and the held signal is AD converted by the AD conversion circuit. and the pixel circuit outputs, as a third signal, a mixed signal remaining in the photodiode and the storage capacitor because the signal in the storage capacitor has not reached the first reference value at the end of exposure. , the third signal may not be held by the sample and hold circuit, but may be directly AD-converted by the AD conversion circuit.
  • the second signal which is a mixed signal of the photodiode and the storage capacitor when the signal of the storage capacitor reaches the first reference value
  • the third signal which is a mixed signal that remains in the photodiode and the storage capacitor because the signal in the storage capacitor has not reached the first reference value, has already been transferred to the sample and hold circuit as the second signal. is held, so it is directly AD converted by the AD conversion circuit.
  • the signal processing unit may calculate the first signal by calculating the sum of the product of the second signal and the number of initializations and the third signal.
  • the first signal can be calculated by the second signal x the number of initializations + the third signal.
  • the sample-and-hold circuit includes a first sample-and-hold capacitive element for a reset component and a second sample-and-hold capacitive element for a signal component, and when the number of initializations is 1 or more, during exposure , after the photodiode and the storage capacitor are initialized, a reset component is held in the first sample-and-hold capacitor element, and during exposure, the signal of the storage capacitor reaches the first reference value.
  • the second sample-and-hold capacitive element holds the second signal as a signal component
  • the AD conversion circuit calculates a pixel signal level obtained by subtracting the reset component from the signal component and a second reference value.
  • the pixel signal level may be AD converted by comparing the pixel signal level.
  • the second signal can be read accurately.
  • the pixel circuit when the number of initializations is 0, the pixel circuit outputs a fourth signal in a low illuminance mode for low illuminance, and outputs a fifth signal in a mode for higher illuminance than the low illuminance mode.
  • the fourth signal is not held by the sample and hold circuit, but is directly AD converted by the AD conversion circuit
  • the fifth signal is held by the sample and hold circuit, and the held signal is AD conversion may be performed by an AD conversion circuit.
  • the fourth signal output in the low-light mode is directly AD converted, so that low-light noise can be reduced.
  • the fifth signal, which is output in high-light mode rather than low-light mode, is held in the sample-and-hold circuit, so kTC noise is generated during sampling, but by WDR-combining it with the fourth signal, this can be eliminated. The impact can be suppressed. Therefore, WDR with excellent SN in low illuminance can be realized.
  • the pixel circuit includes a second transfer transistor that transfers the charge of the storage capacitor to the floating diffusion, a first amplification transistor that outputs the signal of the photodiode and the signal of the storage capacitor, and the first a first selection transistor connected to the amplification transistor, a second amplification transistor connected to the storage capacitor, and a second selection transistor connected to the second amplification transistor;
  • the circuit is connected to the storage capacitor via the second selection transistor and the second amplification transistor, and the pixel circuit is connected to the storage capacitor via the first transfer transistor in the low-light mode.
  • the amplification transistor outputs the signal of the photodiode as the fourth signal, and in the high illuminance mode, the pixel circuit outputs the signal from the first amplification transistor via the second transfer transistor.
  • a high-intensity mode may be included in which a storage capacity signal is output as a sixth signal, and the sixth signal may belong to the fifth signal.
  • the fourth signal for low illuminance is output from the first amplification transistor via the first transfer transistor
  • the fourth signal for low illumination is output via the second transfer transistor.
  • a sixth signal for high illuminance is output from the amplifier transistor.
  • the pixel circuit includes a reset transistor, and the detection circuit detects the reset transistor, the first By controlling the transfer transistor and the second transfer transistor, the charges in the photodiode and the storage capacitor may be discharged, and the photodiode and the storage capacitor may be initialized.
  • the reset transistor, the first transfer transistor, and the second transfer transistor can be reset by the control of the pixel control circuit, and the charge of the storage capacitor and the photodiode can be more reliably discharged and initialized. be able to.
  • the pixel circuit includes a gain switching transistor that switches the gain of the signal of the photodiode, and in the high illuminance mode, the gain switching transistor is controlled so that the pixel circuit is in the first mode.
  • a medium illuminance mode may be included in which the amplification transistor outputs the signal of the photodiode as a seventh signal, and the seventh signal may belong to the fifth signal.
  • the seventh signal for medium illuminance is output from the first amplification transistor by controlling the gain switching transistor. For example, it is possible to reduce the SN level difference at each boundary (transition region) of the sixth signal for high illuminance, the seventh signal for medium illuminance, and the fourth signal for low illuminance.
  • the second reference value may be a saturation level of the fourth signal.
  • a signal can be selected from among a plurality of pixel signals (for example, the fourth signal, the sixth signal, and the seventh signal), which reduces the area of the solid-state imaging device and increases speed. This makes it possible to achieve higher performance and lower power consumption.
  • the signal processing unit includes a WDR processing unit, and the WDR processing unit generates an output signal from at least the first signal when the number of initializations is 1 or more, and generates an output signal from at least the first signal when the number of initializations is 0.
  • an output signal may be generated from at least one of the fourth signal and the fifth signal.
  • the output signal is generated by the first signal, and when the number of initializations is 0, that is, when the incident light is medium illuminance or In the case of low illumination, the output signal is generated by the fourth signal or the fifth signal (for example the sixth signal or the seventh signal). Therefore, it is possible to expand the dynamic range from low illuminance to high illuminance.
  • the AD conversion circuit includes a comparator, and when the number of initializations is 0, the pixel circuit outputs three or more pixel signals, and the comparator outputs three or more pixel signals.
  • One pixel signal is compared with a second reference value after being AD converted, and when the one pixel signal reaches the second reference value, at least two of the three or more pixel signals are
  • a selection signal instructing selection of pixel signals may be generated, and the pixel control circuit may select the at least two pixel signals from the three or more pixel signals based on the selection signal.
  • the counter circuit of the AD conversion circuit is of a binary counter type, at least two pixel signals can be selected because the digital signal is proportional to the level of the pixel signal.
  • the Gray code counter method at least two pixel signals cannot be selected because the digital signal is not proportional to the level of the pixel signal. Therefore, it is particularly effective when using a Gray code counter to reduce power consumption.
  • the AD conversion circuit and the detection circuit may be provided for each single pixel circuit, and the pixel control circuit may control the pixel circuit for each single pixel circuit.
  • the AD conversion circuit and the detection circuit are provided for each of the plurality of pixel circuits, the pixel control circuit controls the pixel circuit for each single pixel circuit, and the detection circuit controls the corresponding pixel circuit.
  • the signal of the storage capacitance of the pixel circuit and the first reference value may be compared while synchronizing the pixel circuit and the pixel control circuit.
  • the detection circuit and the pixel control circuit operate synchronously so as to target the same pixel circuit, thereby controlling the number of pixel circuits shared by the AD conversion circuit and the detection circuit. For each, operation using a pulse width modulation method is possible.
  • the pixel control circuit may synchronize control of the first selection transistor, the second selection transistor, and the sample and hold circuit of the corresponding pixel circuit.
  • the pixel signal output from the first amplification transistor is transmitted to the first selection transistor and the sample and hold circuit.
  • the signal is input to the AD conversion circuit via the AD conversion circuit, and is AD converted.
  • the control of the first selection transistor, the second selection transistor, and the sample-and-hold circuit is synchronized, the signal of the storage capacitance output from the second amplification transistor is transmitted through the second selection transistor. continues to be detected by the detection circuit.
  • the first selection transistor, the second selection transistor, and the sample-and-hold circuit in the pixel circuit operate in synchronization with the control signal from the pixel control circuit, so that the pixel signal (especially for high illuminance) is controlled.
  • the signal level of the pixel signal can be read correctly for each pixel circuit.
  • the plurality of pixel circuits correspond to array pixels of a color filter
  • the pixel control circuit performs the same pixel control for the plurality of pixel circuits in accordance with the maximum signal level of the array pixels of the color filter. You may do so.
  • the solid-state imaging device includes a first semiconductor substrate having the pixel circuit, a second semiconductor substrate having the detection circuit and the AD conversion circuit, and the first semiconductor substrate and the second semiconductor substrate may be stacked.
  • the detection circuit can be formed without affecting the area of the photodiode. and an AD conversion circuit.
  • the first reference value may be a saturation level of the storage capacity.
  • the photodiode and the storage capacitor can be initialized and the number of initializations can be counted.
  • a solid-state imaging device includes a photodiode, a floating diffusion from which a signal of the photodiode is read out, a storage capacitor that accumulates charge overflowing from the photodiode, the photodiode, the floating diffusion, and the floating diffusion.
  • the first semiconductor substrate and the second semiconductor substrate are stacked.
  • the dynamic range can be easily expanded. For example, the dynamic range can be expanded compared to when the PWM method is not used.
  • the pixel circuit may include a first transfer transistor that reads the signal of the photodiode to the floating diffusion, and a second transfer transistor that transfers the signal of the storage capacitor to the floating diffusion. .
  • the photodiode signal for low-light exposure (low-light mode) is controlled by the first transfer transistor
  • the storage capacitor signal for high-light exposure (high-light mode) is controlled by the second transfer transistor. Ru.
  • the former signal and the latter signal can be read out at different timings, and these signals can be used to perform WDR synthesis, thereby further expanding the dynamic range.
  • the detection circuit may have a counter function that counts the comparison results of the comparator.
  • the detection circuit by providing the detection circuit with a counter function that counts the comparison results of the comparator, faster and more accurate counting can be performed. Thereby, for example, even when high-intensity light is temporarily incident on some of the pixel circuits forming the pixel array, the light can be acquired without being missed, and the high-illuminance SN can be improved.
  • the second semiconductor substrate may further include an AD conversion function that converts the signal of the floating diffusion into a digital value, and input terminals of the comparator and the AD conversion function may each be connected to different outputs of the pixel circuit. It may be connected to a terminal.
  • the low-illuminance signal which is the residual signal of the photodiode after PWM
  • the low-illuminance SN deteriorates.
  • the low-illuminance signal which is a residual signal after PWM
  • the AD conversion function so that the low-illuminance SN can be improved.
  • it may further include an AD conversion function formed on the second semiconductor substrate to convert the signal of the floating diffusion into a digital value, and an AD conversion function formed on the first semiconductor substrate or the second semiconductor substrate to convert the signal from the storage capacitor. and a selection circuit into which a signal from the floating diffusion is input and selects an output, the output of the selection circuit is input into the AD conversion function, and the detection circuit and the AD conversion function are connected to the comparator. may be shared.
  • the detection circuit and the AD conversion function share the comparator, the area of the logic circuit can be reduced.
  • FIG. 1 is a block diagram showing a configuration example of a solid-state imaging device 100 according to an embodiment.
  • the solid-state imaging device 100 includes a pixel array section 1, a vertical scanning circuit 14, an input/output signal line 19, a timing control section 20, a reference signal generation section 27, a signal processing section 70, and an output circuit 28.
  • the solid-state imaging device 100 also includes an MCLK terminal for receiving a master clock signal from the outside, a DATA terminal for transmitting and receiving commands or data to and from the outside, and a D1 terminal for transmitting video data to the outside. In addition to this, it also includes terminals to which power supply voltage and ground voltage are supplied.
  • the pixel array section 1 has a plurality of pixel circuits 3 arranged in a matrix.
  • the pixel circuit 3 outputs a plurality of pixel signals.
  • the plurality of pixel signals include, for example, an HCG (High Conversion Gain) signal, an MCG (Middle Conversion Gain) signal, and an LCG (Low Conversion Gain) signal.
  • HCG High Conversion Gain
  • MCG Middle Conversion Gain
  • LCG Low Conversion Gain
  • the pixel array section 1 includes a plurality of logic circuits 4 provided corresponding to the plurality of pixel circuits 3.
  • the pixel array section 1 includes one logic circuit 4 for one pixel circuit 3.
  • a plurality of logic circuits 4 may be provided for a plurality of pixel circuits 3.
  • the logic circuit 4 has a function of AD converting the pixel signal output from the pixel circuit 3, etc.
  • the AD-converted pixel signal is output to the signal processing unit 70 via the input/output signal line 19.
  • the vertical scanning circuit 14 simultaneously batches horizontal scanning line groups (also referred to as row control line groups) 15 provided for each row of the pixel circuits 3 in the pixel array section 1 in order to implement GS (global shutter). control.
  • the output signals from the logic circuit 4 are simultaneously output to m input/output signal lines 19 (vertical signal lines) and transferred to the signal processing section 70.
  • a horizontal scanning line group 15 (V1, V2, ..., Vn) consisting of n pieces is provided for a plurality of pixel circuits 3, and each of them includes a reset transistor, a transfer transistor, and a Includes control lines for selection transistors, etc.
  • the timing control unit 20 controls the entire solid-state imaging device 100 by generating various control signal groups.
  • the various control signal groups include control signal groups CN1, CN4, CN5 and CN8, and counter clock signal CK0.
  • the timing control unit 20 receives a master clock via the MCLK terminal, generates various internal clocks, and controls the vertical scanning circuit 14 and the like.
  • the reference signal generation unit 27 generates a reference signal RAMP including a triangular wave, and outputs the reference signal RAMP to the plus input terminal of a comparator 511 in the AD conversion circuit 51, which will be described later.
  • the reference signal generation section 27 includes reference signal generation sections 271 and 272.
  • the reference signal generation section 271 generates the reference signal 1 and outputs it to the logic circuit 4.
  • Reference signal 1 is an example of a first reference value.
  • the reference signal generation section 272 generates the reference signal 2 and outputs it to the logic circuit 4.
  • Reference signal 2 is an example of the second reference value.
  • the reference signal 2 becomes the saturation level of the reference signal RAMP used for AD conversion and the HCG signal described later.
  • the signal processing unit 70 is a processing unit that performs WDR synthesis, and includes a WDR synthesis circuit 76 and a memory 77. Details of the WDR synthesis circuit 76 and memory 77 will be described later.
  • the output circuit 28 outputs a digital pixel signal to the D1 terminal.
  • the pixel circuit 3 has various configuration examples, and each configuration example will be explained with reference to FIGS. 2A to 4.
  • FIGS. 2A to 4 are block diagrams showing configuration examples of the pixel circuit 3 and logic circuit 4 according to the embodiment.
  • 2A to 2C show examples of the configuration of the pixel circuit 3 of a horizontal overflow drain (OFD), and FIGS. 3 and 4 show examples of the configuration of the pixel circuit 3 of the vertical OFD.
  • OFD horizontal overflow drain
  • a pixel circuit 3a is shown as one of the plurality of pixel circuits 3 arranged in a matrix in the pixel array section 1.
  • the solid-state imaging device 100 can also include a sample and hold circuit 30 connected to the pixel circuit 3a. This configuration is suitable for the global shutter method.
  • the pixel circuit 3a has a pixel configuration of a horizontal OFD, and the horizontal OFD has a storage circuit in the horizontal direction.
  • the pixel circuit 3a includes a photodiode PD, a transfer transistor TG, a charge storage section FD0, amplification transistors SF1 and SF2, a reset transistor RS, and selection transistors SEL1 and SEL2. Further, the pixel circuit 3a includes a storage capacitor C1, a gain control transistor GC1, a storage capacitor C2, and a gain control transistor TGC, which are arranged horizontally from the viewpoint of charge movement.
  • the photodiode PD is a photoelectric conversion element that converts incident light into signal charges.
  • the charge storage section FD0 is a floating diffusion that is formed, for example, as a floating diffusion layer and holds signal charges generated in the photodiode PD.
  • the storage capacitance of the charge storage unit FD0 is assumed to be storage capacitance C0.
  • the amplification transistor SF1 outputs a pixel signal corresponding to the signal charge of the charge storage section FD0 to the logic circuit 4 via the selection transistor SEL1.
  • the amplification transistor SF1 is an example of a first amplification transistor that outputs a signal from the photodiode PD and a signal from the storage capacitor C2.
  • the selection transistor SEL1 is a switch element that selects whether or not to output the pixel signal from the amplification transistor SF1 to the logic circuit 4.
  • the selection transistor SEL1 is an example of a first selection transistor connected to the amplification transistor SF1.
  • the reset transistor RS is an example of a reset means that initializes the photodiode PD, the charge storage section FD0, and the storage capacitor C2.
  • the reset transistor RS can be reset in three ways by controlling the gain control transistors GC1 and TGC. That is, the reset transistor RS can reset the charge storage units FD0, FD1, and FD2. Note that the storage capacitance of the charge storage section FD1 is referred to as a storage capacitor C1, and the storage capacitance of the charge storage section FD2 is referred to as a storage capacitance C2.
  • the gain control transistor GC1 controls the connection between the charge storage section FD0 and the storage capacitor C1.
  • the gain control transistor GC1 assumes an ON state and an OFF state as a switching element.
  • the gain control transistor GC1 is an example of a gain switching transistor that switches the gain of the signal of the photodiode PD.
  • the signal charge overflowing the photodiode PD during exposure is transmitted to the storage capacitor C2 and held there, as indicated by the dotted arrow B in the figure.
  • there is an overflow element OF between the photodiode PD and the storage capacitor C2 and during exposure, the signal charge overflowing from the photodiode PD is prevented from being transmitted to the storage capacitor C1 via the transfer transistor TG, and the overflow element OF is placed between the photodiode PD and the storage capacitor C2.
  • the signal is transmitted to the storage capacitor C2 via the element OF.
  • the storage capacitor C2 stores the charge overflowing from the photodiode PD.
  • the signal charge overflowing the storage capacitor C2 is discharged to the power supply via the gain control transistor TGC and the reset transistor RS.
  • the signal charge overflowing from the photodiode PD is accumulated in the storage capacitor C2 without passing through the charge storage section FD0, so that the influence of the dark current component in the charge storage section FD0 is reduced. can be reduced.
  • the overflow element OF since there is an overflow element OF, it is possible to control the overflow level, the depth of the charge channel, and the influence of dark current components generated in the surface layer can be reduced. .
  • the gain control transistor TGC is a gain control transistor that controls the connection between the storage capacitor C1 and the storage capacitor C2.
  • the gain control transistor TGC takes an ON state and an OFF state as a switching element.
  • the gain control transistor TGC is an example of a second transfer transistor that transfers the charge (signal) of the storage capacitor C2 to the charge storage section FD0.
  • an overflow storage circuit which includes a switch element and a storage capacitor as a set.
  • the first stage storage circuit is a set of a gain control transistor GC1 and a storage capacitor C1.
  • the second stage storage circuit is a set of a gain control transistor TGC and a storage capacitor C2.
  • Such a configuration example makes it possible to simultaneously expand the dynamic range and improve the SN.
  • the logic circuit 4 includes an AD conversion circuit 51, a detection circuit 52, and a local pixel control circuit 61.
  • the pixel control circuit that controls the pixel circuit 3a is particularly replaced with the local pixel control circuit 61. It is called.
  • the AD conversion circuit 51 is an example of an AD conversion function that converts the signal of the charge storage unit FD0 into a digital value.
  • the AD conversion circuit 51 includes a comparator 511, a counter circuit 512, and a memory 513.
  • the comparator 511 compares the analog pixel signal output from the pixel circuit 3a and the RAMP waveform (that is, a triangular wave) that is the reference signal 2 generated by the reference signal generation unit 27, and for example, the former is higher than the latter. When it becomes larger, the output signal indicating the comparison result is inverted.
  • the RAMP waveform that is, a triangular wave
  • the counter circuit 512 counts the time from the start of change of the triangular wave in the reference signal RAMP, which is the reference signal 2, until the output signal of the comparator 511 is inverted. Since the time until inversion is determined according to the value of the analog pixel signal, this count value becomes the digitized pixel signal. In this way, AD conversion is performed.
  • the memory 513 holds the count value of the counter circuit 512, that is, the digital pixel signal.
  • the detection circuit 52 is connected to the storage capacitor C2 via the selection transistor SEL2 and the amplification transistor SF2.
  • the detection circuit 52 performs a PWM method.
  • the detection circuit 52 compares the signal of the storage capacitor C2 with the reference signal 1, and when the signal of the storage capacitor C2 reaches the reference signal 1, the local pixel control circuit 61 almost simultaneously controls the photodiode PD and the storage capacitor C2.
  • the number of initializations N is counted.
  • the local pixel control circuit 61 is an example of a pixel control circuit that controls the pixel circuit 3a.
  • the detection circuit 52 includes a comparator 521, a counter circuit 522, a memory 523, and an initialization circuit 524.
  • the comparator 521 compares the signal of the storage capacitor C2 and the reference signal 1.
  • the detection circuit 52 inverts the output signal of the comparator 521 when the storage capacitance C2 reaches the reference signal 1 which is the saturation level, counts the number of times the output signal is inverted in the counter circuit 522, that is, the number of initialization times N, and stores the output signal in the memory 523. Accumulate in.
  • the counter circuit 522 is an example of a counter function that counts the comparison results of the comparator 521.
  • the initialization circuit 524 controls the reset transistor RS based on the comparison result of the comparator 521. Specifically, when the storage capacitor C2 reaches the reference signal 1 at the saturation level, that is, when the inverted output signal of the comparator 521 is input, the initialization circuit 524 uses the initialization signal to perform local pixel control. By outputting to the circuit 61, the local pixel control circuit 61 is operated, and the local pixel control circuit 61 performs pixel control necessary for initializing the pixel circuit 3a.
  • the input terminals of the comparator 521 and the AD conversion circuit 51 are respectively connected to different output terminals of the pixel circuit 3a.
  • the detection circuit 52 controls the reset transistor RS, transfer transistor TG, and gain control transistor TGC via the local pixel control circuit 61 based on the comparison result between the signal of the storage capacitor C2 and the reference signal 1. Charges in the photodiode PD and the storage capacitor C2 are discharged, and the photodiode PD and the storage capacitor C2 are initialized.
  • the logic circuit 4 can expand the dynamic range by using the PWM method in the pixel circuit 3a having an overflow structure in the global shutter. Furthermore, as will be described later, the AD conversion circuit 51 performs selective reading of at least two pixel signals from among the plurality of pixel signals, without performing redundant reading of all of the plurality of pixel signals. By reducing the plurality of pixel signals to at least two pixel signals, it is possible to reduce the number of bits of the memories 513 and 523, improve yield, and achieve higher speed and lower power consumption in the subsequent stage. Furthermore, the signal processing unit 70 can also achieve higher speed and lower power consumption, and can maintain the same dynamic range as when there are a plurality of (at least three) pixel signals.
  • the signals of all pixels are simultaneously read out to the sample and hold circuit 30.
  • the signals of all pixels are directly AD-converted by the AD conversion circuit 51. Then, a plurality of pixel signals are supplied from the AD conversion circuit 51 to the signal processing section 70.
  • FIGS. 2B and 2C are modified versions of the circuit shown in FIG. 2A, and the detection circuit 52 and the AD conversion circuit 51 share one comparator.
  • FIG. 2B shows an example in which the detection circuit 52 and the AD conversion circuit 51 share the comparator 521
  • FIG. 2C shows an example in which the detection circuit 52 and the AD conversion circuit 51 share the comparator 511.
  • the solid-state imaging device 100 includes a selection circuit SW1 that receives a signal from the storage capacitor C2 and a signal from the charge storage unit FD0 and selects an output. You can leave it there. Further, the solid-state imaging device 100 (logic circuit 4) may include a selection circuit SW2.
  • the signal of the storage capacitor C2 and the signal of the charge storage unit FD0 are input to the selection circuit SW1, and the selected signal is input to one end of the comparator 521.
  • the reference signal 1 of the reference signal generation section 271 and the reference signal 2 of the reference signal generation section 272 are input to the selection circuit SW2, and the selected signal is input to the other end of the comparator 521.
  • the signal of the storage capacitor C2 and the signal of the charge storage unit FD0 are input to the selection circuit SW1, and the selected signal is input to one end of the comparator 511.
  • the reference signal 1 of the reference signal generation section 271 and the reference signal 2 of the reference signal generation section 272 are input to the selection circuit SW2, and the selected signal is input to the other end of the comparator 511.
  • the signal of the storage capacitor C2 is compared with the reference signal 1, and the signal of the charge storage section FD0 is compared with the reference signal 2.
  • the former comparison operation is performed during the exposure time, and the latter comparison operation is performed temporally exclusively during the AD conversion (ADC) time.
  • the area of the logic circuit 4 can be reduced by the detection circuit 51 and the AD conversion circuit 52 sharing the comparator.
  • one comparator may be shared by the detection circuit 51 and the AD conversion circuit 52, similarly to FIG. 2B or 2C.
  • Configuration example 1 of pixel configuration (vertical OFD)
  • FIG. 3 a first configuration example of the vertical OFD pixel circuit 3 will be described using FIG. 3.
  • Configuration example 1 of the vertical OFD shows a configuration in which the storage circuits of the horizontal OFD described above are connected in two stages in the vertical direction.
  • the pixel circuit 3b is shown as one of the plurality of pixel circuits 3 arranged in a matrix in the pixel array section 1.
  • the solid-state imaging device 100 can also include a sample and hold circuit 30 connected to the pixel circuit 3b. This configuration is suitable for the global shutter method.
  • the pixel circuit 3b will be described with a focus on the differences from the pixel circuit 3a.
  • the storage capacitor C1, the gain control transistor GC1, the storage capacitor C2, and the gain control transistor TGC are arranged vertically from the viewpoint of charge movement.
  • Signal charges overflowing the photodiode PD during exposure are transmitted to and held in the storage capacitor C1, as indicated by the dotted arrow D in the figure. Further, the signal charge overflowing the storage capacitor C1 is transmitted to and held in the storage capacitor C2.
  • the storage capacitor C1 holds signal charges overflowing from the photodiode PD.
  • the storage capacitor C1 stores signal charges overflowing from the photodiode PD during exposure via the transfer transistor TG and the gain control transistor GC1.
  • the gain control transistor GC1 controls the connection between the charge storage section FD0 and the storage capacitor C1.
  • the gain control transistor GC1 assumes an ON state and an OFF state as a switching element. Note that the gate voltages of the transfer transistor TG and the gain control transistor GC1 do not need to be in a completely OFF state during exposure, and the signal charge overflowing from the photodiode PD is transferred from the transfer transistor TG to the charge storage unit FD0 and the gain. It may be set so that it can be transmitted to the storage capacitor C1 via the control transistor GC1.
  • the storage capacitor C2 holds the signal charge overflowing from the storage capacitor C1.
  • the storage capacitor C2 stores signal charges overflowing from the storage capacitor C1 via the gain control transistor TGC.
  • the gain control transistor TGC controls the connection between the storage capacitor C1 and the storage capacitor C2.
  • the gain control transistor TGC takes an ON state and an OFF state as a switching element. Note that the gate voltage of the gain control transistor TGC does not need to be in a completely OFF state during exposure, so that the signal charge overflowing from the storage capacitor C1 can be transmitted to the storage capacitor C2 via the gain control transistor TGC. May be set.
  • Such a configuration example makes it possible to simultaneously expand the dynamic range and improve the SN.
  • the logic circuit 4 is the same as that explained in FIG. 2A, so the explanation will be omitted.
  • a pixel circuit 3c is shown as one of the plurality of pixel circuits 3 arranged in a matrix in the pixel array section 1.
  • the solid-state imaging device 100 can also include a sample and hold circuit 30 connected to the pixel circuit 3c. This configuration is suitable for the global shutter method.
  • the pixel circuit 3c will be described with a focus on the differences from the pixel circuit 3a.
  • the storage capacitor C1, the gain control transistor GC1, the storage capacitor C2, and the gain control transistor TGC are arranged vertically from the viewpoint of charge movement.
  • the signal charges overflowing the photodiode PD during exposure are transmitted to the storage capacitor C2 and held there, as indicated by the dotted arrow E in the figure.
  • the gain control transistor GC1 controls the connection between the charge storage section FD0 and the storage capacitor C1.
  • the gain control transistor GC1 assumes an ON state and an OFF state as a switching element.
  • the storage capacitor C2 holds signal charges overflowing from the photodiode PD.
  • the storage capacitor C2 stores signal charges overflowing from the photodiode PD during exposure via the transfer transistor TG and the gain control transistor TGC.
  • the gate voltages of the transfer transistor TG and the gain control transistor TGC do not need to be in a completely OFF state during exposure, and the signal charge overflowing from the photodiode PD is transferred from the transfer transistor TG to the charge storage unit FD0 and the gain control transistor. It may be set so that it can be transmitted to the storage capacitor C2 via the control transistor TGC.
  • the gain control transistor TGC controls the connection between the charge storage section FD0 and the storage capacitor C2.
  • the gain control transistor TGC takes an ON state and an OFF state as a switching element.
  • Such a configuration example makes it possible to simultaneously expand the dynamic range and improve the SN.
  • the logic circuit 4 is the same as that explained in FIG. 2A, so the explanation will be omitted.
  • the AD conversion circuit 51 and the detection circuit 52 are provided for each single pixel circuit 3, and the local pixel control circuit 61 controls the pixel circuit 3 for each single pixel circuit 3.
  • the AD conversion circuit 51 and the detection circuit 52 may be provided for each of the plurality of pixel circuits 3, and the local pixel control circuit 62 may control the pixel circuit 3 for each single pixel circuit 3. This will be explained using FIG. 5.
  • FIG. 5 is a diagram for explaining how the logic circuit 4d is shared by a plurality of pixel circuits 3.
  • pixel circuits A to D are shown as a plurality of pixel circuits 3, and these are referred to as a pixel circuit group 3d.
  • the pixel circuit 3 any of the pixel circuits 3a, 3b, and 3c may be applied.
  • the logic circuit 4d differences from the logic circuit 4 will be explained.
  • the pixel circuit group 3d (pixel circuits A to D) share one AD conversion circuit 51 and one detection circuit 52.
  • the memory 515 included in the AD conversion circuit 51 and the memory 525 included in the detection circuit 52 are provided with an area for each pixel circuit 3.
  • the memories 515 and 525 are labeled A to D, which schematically shows that the memories 515 and 525 are provided with respective regions of the pixel circuits A to D.
  • the local pixel control circuit 62 is an example of a pixel control circuit that controls the pixel circuits 3 for each single pixel circuit 3.
  • the local pixel control circuits 62 are labeled A to D, which schematically shows that the local pixel control circuit 62 controls the pixel circuits 3 for each single pixel circuit 3.
  • the detection circuit 52 compares the signal of the storage capacitor C2 of the pixel circuit 3 with the reference signal 1 while synchronizing the corresponding pixel circuit 3 and the local pixel control circuit 62. For example, the detection circuit 52 compares the signal of the storage capacitor C2 of the pixel circuit A with the reference signal 1 while synchronizing the pixel circuit A and the local pixel control circuit 62. Thereby, it can be determined for each pixel circuit 3 whether the storage capacitance C2 has reached the reference signal 1, which is the saturation level.
  • the local pixel control circuit 62 synchronizes the control of the selection transistor SEL1 and the selection transistor SEL2 of the corresponding pixel circuit 3 and the sample and hold circuit 30.
  • the sample and hold circuit 30 includes a capacitive element CR for a reset component and a capacitive element CS for a signal component
  • the local pixel control circuit 62 includes a selection transistor SEL1, a selection transistor SEL2, and a capacitive element of the corresponding pixel circuit 3. Synchronize control with CR and CS.
  • Capacitive element CR is an example of a first sample-and-hold capacitive element
  • capacitive element CS is an example of a second sample-and-hold capacitive element.
  • the AD conversion circuit 51, the detection circuit 52, and the local pixel control circuit 62 are synchronized so that the same pixel circuit 3 is targeted.
  • the value of the pixel signal is held in the area of the target pixel circuit 3 in the memory 515 of the AD conversion circuit 51, and the number of initializations N detected by the detection circuit 52 is stored in the memory. 525, and the local pixel control circuit 62 independently controls the selection transistor SEL1 and the selection transistor SEL2 of the target pixel circuit 3 and the sample and hold circuit 30 while synchronizing them. With such a configuration, it is possible to perform PWM operation on the plurality of pixel circuits 3 during exposure.
  • the detection circuit 52 is performed in the order of pixel circuits A, B, C, and D, for example, so the detection timing by the detection circuit 52 is different for each pixel circuit 3, and the signal of the storage capacitor C2 is A delay occurs from the timing at which the reference signal 1 is exceeded to the timing at which the detection circuit 52 actually detects the signal.
  • the signal component at the saturation level is held in the sample-hold capacitance element CS of the sample-hold circuit 30. Thereby, the signal component at the time when the detection circuit 52 detects it can be correctly held for each pixel circuit 3.
  • CDS of the signal component is performed using the reset component previously held in the capacitor CR at the time of initializing the storage capacitor C2 and photodiode PD, so that the storage capacitor C2 is correctly Signals at saturation level can be detected. In this way, even when a plurality of pixel circuits 3 share one detection circuit 52, the PWM method can be performed.
  • FIG. 6 is a diagram showing a configuration example of the sample and hold circuit 30.
  • the reset component is held in the capacitive element CR by the sample and hold signal SHR.
  • the signal component is held in the capacitive element CS by the sample and hold signal SHS.
  • At least one pixel signal among the plurality of pixel signals including the HCG signal, MCG signal, and LCG signal is not held by the sample and hold circuit 30, but is directly AD-converted by the AD conversion circuit 51. At least one other pixel signal is held by the sample and hold circuit 30, and the held signal is AD converted by the AD conversion circuit 51.
  • the WDR synthesis circuit 76 included in the signal processing section 70 will be explained.
  • the WDR synthesis circuit 76 is an example of a WDR processing section.
  • the WDR synthesis circuit 76 performs WDR synthesis to synthesize a plurality of pixel signals output from the pixel circuit 3.
  • the plurality of pixel signals include the HCG signal, MCG signal, and LCG signal, as described above.
  • the signal processing unit 70 (WDR synthesis circuit 76) generates a signal based on the number of initializations N and a mixed signal of the signal of the photodiode PD and the signal of the storage capacitor C2 read out to the charge storage unit FD0 by the transfer transistor TG. Then, a first signal indicating the intensity of the incident light is calculated.
  • the pixel circuit 3 converts the mixed signal of the photodiode PD and the storage capacitor C2 when the signal of the storage capacitor C2 reaches the reference signal 1 during exposure into the saturated LCG signal. It is output as a signal Qsat, and the photodiode PD and storage capacitor C2 are initialized.
  • the saturated signal Qsat is held by the sample and hold circuit 30, and the held signal is AD converted by the AD conversion circuit 51.
  • the pixel circuit 3 outputs the mixed signal remaining in the photodiode PD and the storage capacitor C2 because the signal in the storage capacitor C2 has not reached the reference signal 1 as a residual signal of the LCG signal.
  • the remaining signal is not held by the sample-and-hold circuit 30, but is directly AD-converted by the AD conversion circuit 51.
  • the first signal includes the saturation signal Qsat and the residual signal of the LCG signal.
  • the saturated signal Qsat is an example of the second signal
  • the residual signal is an example of the third signal.
  • the signal processing unit 70 (WDR synthesis circuit 76) calculates the first signal by calculating the product of the saturation signal Qsat and the number of initializations N, and the sum of the residual signal.
  • the sample and hold circuit 30 holds the reset component in the capacitive element CR after the photodiode PD and the storage capacitor C2 are initialized during exposure. Further, the sample and hold circuit 30 holds the saturation signal Qsat as a signal component in the capacitive element CS when the signal of the storage capacitor C2 reaches the reference signal 1 during exposure. Then, the AD conversion circuit 51 AD converts the pixel signal level by comparing the pixel signal level obtained by subtracting the reset component from the signal component with the reference signal 2.
  • the pixel circuit 3 When the number of initializations N is 0, the pixel circuit 3 outputs the HCG signal in the low illuminance mode for low illuminance.
  • the HCG signal is an example of the fourth signal.
  • the pixel circuit 3 outputs the MCG signal or LCG signal in a high illuminance mode rather than in a low illuminance mode.
  • the LCG signal is an example of the sixth signal.
  • the MCG signal is an example of the seventh signal.
  • the LCG signal and the MCG signal belong to the fifth signal.
  • the pixel circuit 3 In the low illuminance mode, the pixel circuit 3 outputs the signal of the photodiode PD as an HCG signal from the amplification transistor SF1 via the transfer transistor TG.
  • the low-illuminance mode is a mode in which the storage capacitor C0 of the storage capacitors C0, C1, and C2 is used, and is a mode that is highly sensitive to low-illuminance incident light.
  • Modes for higher illumination than low illumination modes include medium illumination mode and high illumination mode.
  • the pixel circuit 3 In the medium illuminance mode, the pixel circuit 3 outputs the signal of the photodiode PD as an MCG signal from the amplification transistor SF1 by controlling the gain control transistor GC1.
  • the medium illuminance mode is a mode in which the storage capacitors C0 and C1 of the storage capacitors C0, C1, and C2 are used, and is a mode in which incident light with medium illuminance can be detected.
  • the pixel circuit 3 In the high illuminance mode, the pixel circuit 3 outputs the signal of the storage capacitor C2 as an LCG signal from the amplification transistor SF1 via the gain control transistors TGC and GC1.
  • the high-illuminance mode is a mode in which storage capacitors C0, C1, and C2 are used, and is a mode in which high-illuminance incident light can be detected.
  • the HCG signal is not held by the sample and hold circuit 30, but is directly AD-converted by the AD conversion circuit 51.
  • the MCG signal or LCG signal is held by the sample hold circuit 30, and the held signal is AD converted by the AD conversion circuit 51.
  • the WDR synthesis circuit 76 When the number of initializations N is 1 or more, the WDR synthesis circuit 76 generates an output signal from at least the first signal. When the number of initializations N is 0, the WDR synthesis circuit 76 generates an output signal from at least one of the HCG signal, MCG signal, and LCG signal. The generated output signal is output to the output circuit 28.
  • the pixel signal used to generate the output signal can be determined from only the HCG signal among the plurality of pixel signals. Therefore, the number of pixel signals output from the pixel circuit 3 can be reduced, so that readout in the logic circuit 4 can be made faster. Further, since the number of bits of the memories 513 and 523 of the logic circuit 4 can be reduced, it is possible to reduce the area and suppress a decrease in yield.
  • the exposure control of the three frames obtained in high-light exposure (high-light mode), medium-light exposure (medium-light mode), and low-light exposure (low-light mode) that are WDR-combined is completely the same in the global shutter method. Since the exposure is timed and the same pixels are used, false coloring, coloring, and temporal blurring will no longer occur. That is, since each frame is exposed simultaneously, temporal blurring and coloring between frames do not occur.
  • the pixel signal in the frame of the low illumination area is an HCG signal with a high intra-pixel gain
  • the pixel signal in the frame of the medium illumination area is an HCG signal with the intra-pixel gain set to an intermediate value.
  • the pixel signal in the frame of the high-illuminance area is an LCG signal with a low intra-pixel gain.
  • FIG. 7 is a diagram showing an overview of a method for implementing WDR combination within a pixel.
  • FIG. 8 is a diagram showing a configuration example of the signal processing unit 70 that performs WDR synthesis using three signals.
  • the signal processing section 70 includes an HCG signal generation circuit 71, an MCG signal generation circuit 72, and an LCG signal generation circuit 73.
  • the HCG signal generation circuit 71 generates an HCG signal from the digital value of the pixel signal in the low illuminance mode.
  • the MCG signal generation circuit 72 generates an MCG signal from the digital value of the pixel signal in the medium illuminance mode.
  • the LCG signal generation circuit 73 generates an LCG signal from the digital value of the pixel signal in the high-illuminance mode.
  • Signal charge Q0 charge of storage capacitor C0 of HCG signal due to low illuminance exposure (low illuminance mode) and signal charge Q0 and Q1 (charge of storage capacitor C0 and C1) of MCG signal due to medium illuminance exposure (medium illuminance mode) WDR synthesis is performed from the signal charges Q0, Q1, and Q2 (charges of storage capacitors C0, C1, and C1) of the LCG signal due to high-intensity exposure (high-intensity mode).
  • the horizontal axis in FIGS. 7A to 7D indicates the product of illuminance and exposure time, illuminance over a certain period of time, or exposure time at constant illuminance.
  • the vertical axis shows the charge accumulation level in FIG. 7(a), the signal potential of the pixel part in FIG. 7(b), and the value after AD conversion in FIG. 7(c). (d) shows the SN level.
  • FIG. 7 are diagrams for explaining details of the WDR synthesis circuit 76 that constitutes the signal processing section 70.
  • the boundary T1 which is the transition region between low-illuminance exposure and medium-illuminance exposure in "illuminance/exposure time”
  • the charge in the storage capacitor C0 becomes the charge Q0' just before saturation, as shown in FIG.
  • the signal potential of the pixel portion becomes the signal potential FDH.
  • the boundary T2 which is the transition region between medium-light exposure and high-light exposure in "illuminance/exposure time” is the charge Q0 + Q1' just before the charges in the storage capacitors C0 and C1 are saturated, as shown in FIG. 7(a). , as shown in FIG.
  • the signal potential of the pixel portion becomes the signal potential FDM.
  • the signal potential of the pixel portion becomes the signal potential FDL.
  • the WDR synthesis circuit 76 performs the WDR function by combining a pixel signal of a low illuminance frame (low illuminance exposure), a pixel signal of a medium illuminance frame (medium illuminance exposure), and a pixel signal of a high illuminance frame (high illuminance exposure). is realized, that is, the dynamic range is expanded.
  • FIG. 9 is a diagram showing a configuration example of a signal processing unit that performs WDR synthesis using two signals selected from three signals.
  • the signal processing section 70 includes an interpolation circuit 74.
  • the memory 77 stores the gain ratio or sensitivity ratio of pixel values of the HCG signal, MCG signal, and LCG signal corresponding to illuminance and exposure time.
  • the gain ratio or sensitivity ratio is measured in advance and stored in the memory 77.
  • the memory 77 stores Gain1 and Gain2 shown in FIG. 7(c).
  • Gain1 is the gain ratio between the MCG signal and the HCG signal.
  • Gain2 is the gain ratio between the LCG signal and the HCG signal. Note that the gain ratio between the LCG signal and the MCG signal may be determined by Gain2/Gain1, or a value measured in advance may be stored.
  • the other two values can be determined by interpolation processing by the interpolation circuit 74 using the above gain ratio.
  • the memory 77 may store a sensitivity ratio instead of a gain ratio.
  • the interpolation circuit 74 interpolates the pixel value of one pixel signal that was not selected based on the two pixel signals selected by the logic circuit 4 among the three pixel signals of the HCG signal, MCG signal, and LCG signal. demand.
  • the pixel value of one pixel signal not selected by the logic circuit 4 is obtained by interpolation processing in the interpolation circuit 74 and inputted to the WDR synthesis circuit 76.
  • Interpolation processing means interpolation or estimation.
  • the WDR synthesis circuit 76 calculates 3 from the gain ratio or sensitivity ratio data stored in the memory 77 based on the pixel signal selected by the logic circuit 4 and the pixel signal obtained by the interpolation process of the interpolation circuit 74. Synthesize two pixel signals so that they become linear.
  • the LCG signal is stored in the memory 77. It is determined by interpolation processing from the gain ratio or sensitivity ratio.
  • the HCG signal is stored in the memory 77. It is determined by interpolation processing from the obtained gain ratio or sensitivity ratio.
  • the signal processing unit 70 obtains two of the pixel value PH of the HCG signal, the pixel value PM of the MCG signal, and the pixel value PL of the LCG signal. Further, in the signal processing unit 70, the interpolation circuit 74 obtains one of the pixel value PH of the HCG signal, the pixel value PM of the MCG signal, and the pixel value PL of the LCG signal. The signal processing unit 70 synthesizes the three pixel values obtained in this way so that they become linear, thereby producing the result shown in FIG. 7 corresponding to the mixed charges shown in FIG. A linear digital pixel signal shown in (c) can be obtained.
  • FIG. 10 is a diagram showing an example of the basic readout timing of the pixel circuit 3.
  • the photodiode PD and the charge storage units FD0, FD1, and FD2 are reset and put on standby until the start of exposure. Then, a shutter operation is performed from time t3 to time t4, and exposure starts. The exposure time ends at time t5.
  • the signal charge accumulated in the photodiode PD is transferred to the charge storage section FD1 by turning on the gain control transistor GC1.
  • a reset operation is performed between time t5 and time t6.
  • the reset component of the MCG signal is read out between time t6 and time t7.
  • the signal charge accumulated in the photodiode PD is transferred to the charge storage section FD0 by the transfer transistor TG.
  • the HCG signal component is read out between time t10 and time t11.
  • the signal charge accumulated in the photodiode PD is transferred to the charge storage section FD1 by turning on the gain control transistor GC1.
  • the signal charge accumulated in the photodiode PD is transferred to the charge storage section FD1 by the transfer transistor TG.
  • the MCG signal component is read out between time t12 and time t13.
  • the signal charge accumulated in the photodiode PD is transferred to the charge accumulation section FD2 by turning on the gain control transistor TGC.
  • the signal charges accumulated in the storage capacitor C2 are transferred to the charge accumulation section FD2 by the gain control transistor TGC.
  • the LCG signal component is read out between time t14 and time t15.
  • a reset operation is performed between time t15 and time t16.
  • the reset component of the LCG signal is read out between time t16 and time t17.
  • each transistor is turned off.
  • the HCG signal, MCG signal, and LCG signal are read out.
  • FIG. 11 is a diagram showing the timing of the selective WDR method. An example of selecting two signals by detecting the level of the HCG signal from three signals, the HCG signal, the MCG signal, and the LCG signal, will be described using FIG. 11.
  • the optimal two signals can be selected because the digital value is proportional to the HCG signal level.
  • the Gray code counter is more suitable for reducing power consumption, and since the digital value is not proportional to the HCG signal level, it is not possible to select the two optimal signals.
  • the reference signal 2 is set to the saturation level of the HCG signal (signal potential FDH in FIG. 7(b)).
  • the reference signal 2 is at the saturation level of the HCG signal, and if the pixel signal does not exceed this saturation level, it becomes the HCG signal. Therefore, the comparator 511 outputs a low level as the selection signal S1, and the HCG signal and MCG signal are selected.
  • the comparator 511 since the pixel signal is not an HCG signal when exceeding the saturation level (signal potential FDH), the comparator 511 outputs a high level as the selection signal S1, and the MCG signal and the LCG signal are selected.
  • the comparator 511 compares the potential of the charge storage section FD0 of the storage capacitor C0 with the potential of the reference signal 2 output from the reference signal generation section 272 via the amplification transistor SF1 and the selection transistor SEL1. Comparing the magnitude relationship, if the potential of the charge storage part FD0 of the storage capacitor C0 is higher, a selection signal S1 of low level is output to the local pixel control circuit 61, and if it is lower, a selection signal S1 of high level is output to the local pixel control circuit 61, and the pixel circuit 3 is Let it be controlled.
  • the pixel circuit 3 outputs three or more pixel signals, and the comparator 511 outputs one pixel signal (for example, an HCG signal) among the three or more pixel signals.
  • the reference signal 2 for example, the saturation level of the HCG signal
  • the one pixel signal reaches the reference signal 2
  • at least two pixel signals For example, a selection signal S1 instructing selection of the MCG signal and LCG signal is generated.
  • the local pixel control circuit 61 selects at least two pixel signals from three or more pixel signals based on the selection signal S1.
  • two signals can be selected from three signals: the HCG signal, the MCG signal, and the LCG signal.
  • the HCG signal in WDR synthesis is directly AD converted to reduce noise, and the data is transferred to the signal processing unit 70.
  • MCG signals and LCG signals whose noise characteristics are not severe are sampled and held by the sample and hold circuit 30, and then AD converted, and the empty memory 513 is used.
  • the memory 513 is installed only for one signal among the HCG signal, MCG signal, and LCG signal. This makes it possible to suppress deterioration of the noise characteristics of WDR synthesis, increase in the area of the memory 513, and deterioration of yield.
  • FIG. 12 is a diagram showing an example of the basic timing of the PWM method.
  • the timing diagram in FIG. 12 shows the imaging operation for two frames.
  • the first frame corresponds to relatively strong incident light
  • the second frame corresponds to relatively weak incident light.
  • the photodiode PD generates charges by photoelectric conversion, and the charges overflowing from the photodiode PD are stored in the storage capacitor C2 via the overflow element OF, and the storage capacitor C2 has a potential corresponding to the amount of the generated charges. Hold. Since charges are generated depending on the amount of incident light, the potential of the charge storage portion FD2 of the storage capacitor C2 decreases from the initial voltage with time.
  • the local pixel control circuit 61 initializes the storage capacitor C2 to the initial voltage when the potential of the charge storage portion FD2 of the storage capacitor C2 drops to the reference signal 1.
  • the reference signal 1 is preferably a voltage corresponding to the charge Q2' stored in the storage capacitor C2 shown in FIG. 7(a).
  • the voltage of reference signal 1 is given by Q2'/C2.
  • the local pixel control circuit 61 sets the reset transistor RS, transfer transistor TG, gain control transistor GC1, and gain control transistor TGC to high level at the timing when the potential of the charge storage part FD2 of the storage capacitor C2 drops to the reference signal 1. setting to initialize the photodiode PD and storage capacitor C2.
  • the initial voltage may be, for example, a power supply voltage or a predetermined voltage value. Since the photodiode PD and the storage capacitor C2 have been initialized, the reset transistor RS, transfer transistor TG, gain control transistors GC1 and TGC are turned off by the local pixel control circuit 61, and initialization is canceled.
  • the counter circuit 522 starts counting from an initial value of 0.
  • the counter circuit 522 counts the number of initializations N that the local pixel control circuit 61 has initialized the photodiode PD and the storage capacitor C2, and converts the signal corresponding to the number of initializations N into a saturation signal of the LCG signal indicating the intensity of the incident light.
  • a digital value N times Qsat is output as a digital output signal OUT1.
  • the solid-state imaging device 100 outputs the digital output signal OUT1 as the number of initializations N for each pixel cell. This makes it possible to expand the dynamic range, and even when photodiode PD is irradiated with light strong enough to exceed the saturation charge amount of storage capacitor C2, photodiode PD and storage capacitor C2 generate digital signals while being initialized. Therefore, imaging is possible even in a bright scene where the amount of charge greatly exceeds the saturation charge amount of the storage capacitor C2.
  • FIG. 13 is a diagram showing a timing example when the AD conversion circuit 51 is used in the PWM method.
  • the comparator 521 compares the potential of the charge storage section FD2 of the storage capacitor C2 with the reference signal 1, and if they match, the local pixel control circuit 61 controls the reset transistor RS, the transfer transistor TG, the gain control transistors GC1 and TGC. Turn it on and perform initialization.
  • the comparator 521 determines the magnitude of the potential of the charge storage section FD2 of the storage capacitor C2 and the potential of the reference signal 1 output by the reference signal generation section 271 via the amplification transistor SF2 and the selection transistor SEL2. The relationship is compared, and if the potential of the charge storage portion FD2 of the storage capacitor C2 is lower, a high level is set as a control signal to initialize the reset transistor RS, transfer transistor TG, gain control transistor GC1, and gain control transistor TGC. It is output to the local pixel control circuit 61.
  • the initialization circuit 524 generates an initialization signal.
  • the initialization signal may be, for example, a power supply voltage or another voltage value.
  • the initialization signal is supplied via the local pixel control circuit 61 as a control signal for initializing the photodiode PD and the storage capacitor C2.
  • the reference signal generation unit 271 generates the reference signal 1.
  • the reference signal 1 may be, for example, the saturation level of the storage capacitor C2 (the voltage value of the charge storage unit FD2 when the charge held in the storage capacitor C2 is saturated), or the difference between the voltage value and the power supply voltage.
  • the voltage value may be between.
  • the reference signal 1 is preferably a voltage corresponding to the charge Q2' stored in the storage capacitor C2 shown in FIG. 7(a).
  • the voltage of reference signal 1 is given by Q2'/C2.
  • the count control signal generation section 80 generates a count initialization signal INIT and a count stop signal STOP in order to control the counter circuit 522.
  • Count initialization signal INIT is a control signal for initializing the count value of counter circuit 522 to zero.
  • the count stop signal STOP is a signal that controls whether the counter circuit 522 starts or stops counting.
  • the local pixel control circuit 61 turns on the reset transistor RS, transfer transistor TG, gain control transistors GC1 and TGC, and initializes the photodiode PD and storage capacitor C2.
  • the counter circuit 522 When the count stop signal STOP output from the count control signal generation unit 80 is at low level, the counter circuit 522 counts the number of initialization times N in which the initialization signal transitions from low level to high level, and records the count result. It is output as a digital output signal OUT1, and when the count stop signal STOP is at high level, counting is stopped, and when the count initialization signal INIT is at high level, the count value is initialized to 0.
  • the initialization signal becomes high level, and the photodiode PD and the storage capacitor C2 can be initialized.
  • the digital output signal OUT1 is initialized to "0".
  • the initialization signal becomes a low level and the initialization signal is set to a low level. The process can be stopped.
  • the output voltage of the amplification transistor SF2 decreases from the output signal VINI at a speed corresponding to the amount of light irradiation, and when it reaches the reference signal 1, the initialization signal transitions to high level, and the digital output signal OUT1 becomes " 1'', the photodiode PD and the storage capacitor C2 are initialized, the output voltage of the amplification transistor SF2 becomes the output signal VINI, and the initialization signal becomes low level.
  • the output voltage of the amplification transistor SF2 decreases from the output signal VINI at a speed corresponding to the amount of light irradiation, and when it reaches the reference signal 1, the initialization signal transitions to high level, and the digital output signal OUT1 becomes
  • the signal becomes "2” the photodiode PD and the storage capacitor C2 are initialized, the output voltage of the amplification transistor SF2 becomes the output signal VINI, and the initialization signal becomes low level.
  • the digital output signal OUT1 at the end of the exposure time corresponds to the number of initializations N.
  • the counter circuit 522 continues to hold the count value at that point, and generates a digital signal corresponding to the amount of light irradiated to the photodiode PD for each pixel cell. Generate digital output signal OUT1.
  • the solid-state imaging device 100 is reset when a certain amount of charge has accumulated in the storage capacitor C2, and outputs the number of resets as a digital value.
  • the solid-state imaging device 100 can perform high-speed imaging by generating a digital signal for each pixel cell. Furthermore, even if the photodiode PD is irradiated with light so strong that it cannot be converted into electricity by the storage capacitor C2, a digital signal is generated while the photodiode PD and the storage capacitor C2 are initialized. It becomes possible to capture images even in bright scenes where the amount of charge greatly exceeds the saturation charge amount of C2.
  • the solid-state imaging device 100 can be made smaller and lower in cost.
  • the AD conversion circuit 51 performs AD conversion on the pixel signal (LCG signal) under high illuminance and the residual signal obtained by mixing the FD of the photodiode PD and the storage capacitor C2 after the last initialization, and The data is output as a digital output signal OUT2 indicating the intensity of the incident light.
  • the AD conversion circuit 51 outputs the digital output signal OUT2 according to the saturation signal Qsat and the potential of the FD mixture of the photodiode PD and the storage capacitor C2 after the counter circuit 512 stops counting. .
  • the signal processing unit 70 generates a digital output signal OUT3 (i.e., a first signal) indicating the intensity of the incident light by combining the digital output signal OUT1 and the digital output signal OUT2.
  • a digital output signal OUT3 i.e., a first signal
  • the digital output signal OUT1 of the counter circuit 522 is N
  • the digital output signal OUT2 of the counter circuit 512 is M.
  • the digital value of the saturated signal Qsat which is the FD-mixed signal of the photodiode PD and the storage capacitor C2
  • the total digital output signal OUT3 becomes "Dsat ⁇ N+M”.
  • the solid-state imaging device 100 performs AD conversion on the residual signal and outputs it digitally together with the number of initializations. This makes it possible to output higher-definition digital signals in accordance with the amount of light irradiation, and enables good imaging that reproduces brightness and hue closer to the outside world.
  • boundaries T1 and T2 which are transition regions, change in conjunction with analog gain or digital gain.
  • the sensitivity is different for four colors (R, Gr, B, Gb), with the sensitivity of Gr and Gb being the maximum, and the sensitivity of B and R being lower. Therefore, the boundaries T1 and T2 of Gr and Gb are lower than those of B and R. In conjunction with this, the voltage levels at the boundaries T1 and T2 of each color change.
  • FIG. 14 is a diagram for explaining an example in which the HCG signal, MCG signal, and LCG signal are selected by prioritizing the maximum signal of each color in Bayer units.
  • the first is a synthesis method in which, in the case of the Bayer array, three frames are synthesized using the maximum signal gains of the four colors (R, Gr, B, and Gb) shown in bold frames in FIG.
  • the signal level of the four colors is adjusted to the highest color.
  • the color with the highest signal level is Gr and is detected as an LCG signal
  • the other three colors are similarly treated as LCG signals.
  • the color with the highest signal level is R and is detected as an MCG signal
  • the other three colors are similarly treated as MCG signals.
  • the plurality of pixel circuits 3 correspond to the array pixels of the color filter, and the local pixel control circuit 62 controls the plurality of pixel circuits 3 to perform the same signal level in accordance with the maximum signal level of the array pixels of the color filter. Pixel control may also be performed.
  • the unit of color filter array for example, the unit of Bayer array consisting of four colors, has the same gain, and coloration due to linearity deviation of each color that may occur when the gain is different for each color is avoided. be able to. Furthermore, even if the gain of each color is changed by AE control, the maximum signal level of the four colors (R, Gr, B, Gb) is always used at the SN level shown in (d) of Figure 7. , boundaries T1 and T2, which are transition regions, can be changed in conjunction with each other. Since the gain of each color (HCG signal, MCG signal, LCG signal) before and after the boundary portion, which is the transition region of WDR, is the same, coloring due to linearity deviation of each color does not occur.
  • FIG. 15 is a diagram for explaining an example in which the HCG signal, MCG signal, and LCG signal are selected independently for each color.
  • the second method is, in the case of the Bayer array, to individually synthesize three frames using individual gains for the four color (R, Gr, B, Gb) signals shown in FIG. 15. Even when the gain of each color changes due to AE operation, the boundaries T1 and T2, which are the transition regions of the four colors (R, Gr, B, and Gb), are always made independent at the SN level shown in (d) of Figure 7. and change it. In this case, the HCG signal, MCG signal, or LCG signal is selected for each color depending on the respective signal level.
  • the boundaries T1 and T2 of each color can be maximized, so there is an effect that the SN is good.
  • FIGS. 16 to 19 are diagrams showing examples in which the solid-state imaging device 100 according to the embodiment is configured as a stacked image sensor.
  • the solid-state imaging device 100 in each figure includes a first semiconductor chip (first semiconductor substrate) and a second semiconductor chip (second semiconductor substrate) or three or more semiconductor chips that are bonded together.
  • a semiconductor chip is an example of a semiconductor substrate.
  • the first semiconductor chip and the second semiconductor chip are bonded to each other on their respective wiring layer side surfaces and stacked.
  • PD is a photodiode PD
  • C is a sample and hold capacitance (e.g., capacitive elements CR and CS)
  • Ana is an analog circuit (e.g., comparators 511 and 521)
  • Logic and LG are logic circuits (e.g., a counter circuit).
  • MEM indicates a memory circuit (eg, memories 513 and 523).
  • the pixel circuit 3 is formed on a first semiconductor substrate made of one or more semiconductor layers, and the detection circuit 52 is formed on a second semiconductor substrate made of one or more semiconductor layers, and the detection circuit 52 is formed on a second semiconductor substrate made of one or more semiconductor layers. It is laminated with the substrate. Further, the AD conversion circuit 51 is formed on the second semiconductor substrate. Further, the selection circuits SW1 and SW2 are formed on the first semiconductor substrate or the second semiconductor substrate.
  • the first semiconductor chip is referred to as a pixel chip in each figure, and includes the main part of the solid-state imaging device 100 as a back-illuminated CMOS image sensor.
  • This first semiconductor chip includes a photodiode PD of each pixel circuit 3 and a storage capacitor C2.
  • the second semiconductor chip is referred to as a logic chip (logic chips A and B in FIG. 18) in each figure, and includes a detection circuit 52 and an AD conversion circuit 51.
  • the second semiconductor chip includes, for example, main analog circuits such as the signal processing section 70 (for example, comparators 511 and 521) and logic circuits (for example, counter circuits 512 and 522).
  • the pixel circuit 3 can be mounted on the pixel chip as a stacked BSI type CIS (Contact Image Sensor), and the logic circuit 4 can be mounted on the logic chip.
  • a photodiode PD is mounted for each pixel circuit 3 on a pixel chip, and a logic circuit 4 can be configured on a logic chip. Since the pixel signal can be directly read out to the logic circuit 4, the logic chip is composed of only analog circuits and logic circuits, which facilitates integration and reduces the layout area. Further, among the plurality of pixel signals from the pixel array section 1, at least two optimal signals are selected by the logic circuit 4. Thereby, the number of bits and area of the memories 513 and 523 of the logic circuit 4 can be reduced. Furthermore, the memories 513 and 523 and the signal processing section 70 can be operated at higher speeds and at lower power consumption.
  • FIGS. 20 and 21 are diagrams showing examples of connections between the pixel circuit 3 and the logic circuit 4 according to the embodiment.
  • the pixel chip and the logic chip may be provided with junctions A and B shown in FIGS. 20 and 21. 20 corresponds to FIGS. 2 to 4, and FIG. 21 corresponds to FIG. 5.
  • a capacitive element of the sample and hold circuit 30 is mounted on each pixel circuit 3 of the pixel chip, and a logic circuit 4 is mounted on the logic chip.
  • the capacitive element of the sample-and-hold circuit 30 can be configured in the pixel chip, and noise resistance against the loop-around of digital signals can be improved.
  • the logic chip is composed only of analog circuits and logic circuits, making it easy to integrate and reducing the layout area. Out of the plurality of pixel signals from the pixel array unit 1, at least two optimal signals are selected by the logic circuit 4, and the number of pixel signals is reduced, so that the time and power required to transfer digital signals to the signal processing unit 70 can be reduced. , high speed and low power consumption can be achieved.
  • each pixel is mounted on a pixel chip, and a capacitive element of a sample and hold circuit 30 is mounted on a logic chip corresponding to each pixel circuit 3.
  • a logic circuit 4 is mounted on the logic chip.
  • the capacitive element of the sample and hold circuit 30 can be configured in the logic chip, and parasitic sensitivity can be improved. Note that the capacitive element of the sample and hold circuit 30 may be mounted separately on a pixel chip and a logic chip if there is a restriction on the mounting area. In the example shown in FIG. 17 as well, high speed and low power consumption can be achieved similarly to the example shown in FIG.
  • each pixel is mounted on a pixel chip
  • a capacitive element of a sample and hold circuit 30 is mounted on a logic chip A corresponding to each pixel circuit 3
  • a capacitive element of a sample and hold circuit 30 is mounted on a logic chip B corresponding to each pixel circuit 3.
  • memory is installed.
  • a memory can be configured in the logic chip B, and output signals from the memory can be faster.
  • high speed and low power consumption can be achieved similarly to the example shown in FIG. 16.
  • the capacitive element of the sample and hold circuit 30 for each pixel circuit 3 is mounted on the pixel chip, and the logic circuit 4d is mounted on the logic chip.
  • the capacitance of the sample and hold circuit 30 can be configured in the pixel chip, and noise resistance against the looping of digital signals can be improved.
  • a plurality of pixel circuits 3 forming the pixel circuit group 3d share a logic circuit 4d.
  • the logic chip is composed only of analog circuits and logic circuits, making it easy to integrate and reducing the layout area. In the example shown in FIG. 19 as well, high speed and low power consumption can be achieved similarly to the example shown in FIG. 16.
  • FIG. 22 is a diagram showing a timing example when the HCG signal and the MCG signal are selected.
  • FIG. 23 is a diagram showing a timing example when the MCG signal and the LCG signal are selected.
  • FIG. 24 is a diagram showing an example of timing when the saturation level of the LCG signal and the residual signal are selected.
  • FIGS. 22 to 24 show timing examples of selective WDR using the selective read operation of FIG. 11 in the case where a plurality of pixel circuits 3 (pixel circuits A to D) of FIG. 5 share the logic circuit 4d. explain. Note that even in the case where the logic circuit 4 is provided for each single pixel circuit 3 as shown in FIGS. 2A to 4, the following can be explained by focusing on one pixel circuit 3 among the pixel circuits A to D. Descriptions can be applied.
  • the number of initializations N is 0, and when the incident light has a high illuminance, the number of initializations N is 1 or more.
  • the level of the HCG signal does not exceed the reference signal 2 (the saturation level of the HCG signal) when the incident light is low illuminance will be described using FIG. 22.
  • two signals, the HCG signal and the MCG signal, are selected and combined by the WDR combining circuit 76 of the signal processing section 70.
  • the LCG signal becomes unnecessary.
  • the illuminance is low, so the charge on the photodiode PD does not exceed the predetermined threshold of the overflow element OF during exposure. Therefore, no charge is accumulated in the storage capacitor C2, and the detection circuit 52 does not operate.
  • the gain control transistors GC1 and TGC are turned on, and the reset component of the LCG signal is sampled and held in the capacitive element CR of the sample and hold circuit 30 by the sample and hold signal SHR.
  • the storage capacitor C2 does not exceed the saturation level during exposure and the detection circuit 52 does not operate, the sampled and held charges are discharged.
  • the gain control transistor GC1 is turned on, and the reset component of the MCG signal is sampled and held in the capacitive element CR of the sample and hold circuit 30 by the sample and hold signal SHR.
  • the reset component and signal component of the HCG signal are AD converted and stored in the memory 513.
  • the gain control transistor GC1 is turned on, and the signal component of the MCG signal is sampled and held in the capacitive element CS of the sample and hold circuit 30 by the sample and hold signal SHS.
  • the HCG signal data in the memory 513 is transferred to the signal processing unit 70 during the next exposure.
  • the reset component of the MCG signal sampled and held by the sample and hold signal SHR is applied to the capacitive element CR of the sample and hold circuit 30, and the reset component of the MCG signal is sampled and held by the sample and hold signal SHS to the capacitive element CS of the sample and hold circuit 30.
  • the signal components of the MCG signal thus obtained are AD converted and stored in the empty memory 513 from time 115 to time 116.
  • MCG signal data in the memory 513 is transferred to the signal processing unit 70 during exposure.
  • the level of the HCG signal exceeds the reference signal 2 (the saturation level of the HCG signal) when the incident light has medium illuminance will be described using FIG. 23.
  • two signals, the MCG signal and the LCG signal, are selected and combined by the WDR combining circuit 76 of the signal processing section 70.
  • the HCG signal becomes unnecessary.
  • the illuminance is medium, so the charge on the photodiode PD exceeds the predetermined threshold of the overflow element OF during exposure. Therefore, although charge is accumulated in the storage capacitor C2, it does not reach the saturation level, and the detection circuit 52 does not operate.
  • the gain control transistors GC1 and TGC are turned on, and the reset component of the LCG signal is sampled and held in the capacitive element CR of the sample and hold circuit 30 by the sample and hold signal SHR.
  • the storage capacitor C2 does not exceed the saturation level during exposure and the detection circuit 52 does not operate, the sampled and held charges are discharged.
  • the gain control transistor GC1 is turned on, and the reset component of the MCG signal is sampled and held in the capacitive element CR of the sample and hold circuit 30 by the sample and hold signal SHR.
  • the reset component and signal component of the HCG signal are AD converted and stored in the memory 513.
  • the gain control transistor GC1 is turned on, and the signal component of the MCG signal is sampled and held in the capacitive element CS of the sample and hold circuit 30 by the sample and hold signal SHS.
  • the reset component and signal component of the sampled and held MCG signal are AD converted and stored in the memory 513.
  • the HCG signal data in the memory 513 is cleared and becomes empty.
  • the reset component and signal component of the LCG signal are sampled and held in capacitive elements CR and CS of sample and hold circuit 30 by sample and hold signals SHR and SHS.
  • the MCG signal data in the memory 513 is transferred to the signal processing unit 70 during the next exposure.
  • the reset component of the LCG signal sampled and held by the sample and hold signal SHR is applied to the capacitive element CR of the sample and hold circuit 30, and the reset component of the LCG signal is sampled and held by the sample and hold signal SHS to the capacitive element CS of the sample and hold circuit 30.
  • the resulting LCG signal component is AD converted and stored in the empty memory 513 from time 115 to time 116.
  • the data of the LCG signal in the memory 513 is transferred to the signal processing unit 70 during exposure.
  • FIG. 24 is an example where the number of initializations N is 2.
  • SHT shutter
  • the gain control transistors GC1 and TGC are turned on, and the reset component of the LCG signal is sampled and held in the capacitive element CR of the sample and hold circuit 30 by the sample and hold signal SHR.
  • the storage capacitor C2 exceeds the saturation level, and the detection circuit 52 operates.
  • the charges of the photodiode PD and the storage capacitor C2 are mixed by FD, and the signal component at the saturation level of the LCG signal (saturation signal Qsat) is sampled and held in the capacitive element CS of the sample and hold circuit 30 by the sample and hold signal SHS. .
  • the gain control transistors GC1 and TGC are turned on, and the reset component of the LCG signal is sampled and held in the capacitive element CR of the sample and hold circuit 30 by the sample and hold signal SHR.
  • the storage capacitor C2 exceeds the saturation level, and the detection circuit 52 operates.
  • the charges of the photodiode PD and the storage capacitor C2 are mixed by FD, and the signal component at the saturation level of the LCG signal (saturation signal Qsat) is sampled and held in the capacitive element CS of the sample and hold circuit 30 by the sample and hold signal SHS. . This operation is repeated N times.
  • the sample and hold circuit 30 it is not necessary for the sample and hold circuit 30 to repeatedly accumulate the saturation signal Qsat each time it is initialized; it is accumulated only once, and the saturation signal Qsat that has been accumulated only once is continuously held during exposure. You can.
  • the reset component of the MCG signal is not sampled and held by the sample and hold circuit 30. This is because charge is accumulated in the sample and hold circuit 30 from time 102 to time 103.
  • the reset component and signal component of the HCG signal are not AD converted and are not stored in the memory 513. This is because the HCG signal is unnecessary at high illuminance.
  • the signal component of the MCG signal is not sampled and held by the sample and hold circuit 30. This is because the MCG signal is unnecessary at high illuminance.
  • the sampled and held saturated signal Qsat of the LCG signal (specifically, the reset component and signal component of the saturated signal Qsat) is AD converted and stored in the memory 513.
  • the saturation signal Qsat of the LCG signal it does not matter which signal is used when the number of initializations N is 1 or when the number of initializations N is 2.
  • the charges of photodiode PD and storage capacitor C2 are mixed by FD, and the reset component and signal component of the remaining signal of the LCG signal are sent to capacitive elements CR and CS of sample-and-hold circuit 30 as sample-and-hold signal SHR. and sample and hold by SHS.
  • the remaining signal of the sampled and held LCG signal (specifically, the reset component and signal component of the remaining signal) is AD converted and stored in the memory 513, which became empty from time 115 to time 116. be done.
  • FIG. 25 is a diagram showing the SN of the HCG signal, the MCG signal, the saturated signal Qsat (also referred to as linear saturation (Qsat)) of the LCG signal, and the residual signal of the LCG signal.
  • FIG. 25 shows the SN of a low-illuminance HCG signal, a medium-illuminance MCG signal, and a high-illuminance LCG signal. ) ⁇ N+residual signal).
  • the SN at low illuminance is good because the HCG signal is directly AD-converted by the AD conversion circuit 51.
  • the maximum subject illuminance as shown in FIG. 25, in the conventional method without PWM, it is “linear saturation (Qsat)", but in the method with PWM of the present disclosure, it is “linear saturation (Qsat) x N + residual signal,” and the dynamic range can be greatly expanded.
  • the SN of "linear saturation (Qsat) ⁇ N+residual signal” is maintained at the SN of linear saturation (Qsat) of the LCG signal. This is because the SN of the linear saturation (Qsat) of the LCG signal is determined by ⁇ (linear saturation (Qsat)) of the shot noise, and the signal processing unit 70 processes both the signal S (Signal) and the noise N (Noise). This is because it is digitally multiplied by the number of initializations N and remains unchanged.
  • the SN of "linear saturation (Qsat) x N + residual signal” is equivalent as the SN of "linear saturation (Qsat) x N" is equal to the SN of "linear saturation (Qsat)" as described above.
  • it is expressed as SN of "linear saturation (Qsat) + residual signal.
  • the noise N Noise
  • the dynamic range can be expanded even in the case of a small storage capacitor C2 instead of a high-density storage capacitor C2.
  • the SN level difference at the boundary between the transition regions of the HCG signal, MCG signal, and LCG signal is not large and ideal characteristics can be realized.
  • the maximum SN is determined by the shot noise at the time of saturation of the MCG signal of the photodiode PD and becomes a constant value. This is because the SN of the photodiode PD does not change even if it is digitally multiplied by N.
  • the maximum SN is determined by the shot noise of the photodiode PD and the storage capacitor C2 when the LCG signal is saturated, so the SN can be improved compared to the conventional method.
  • the saturation signal (Qsat) of the LCG signal may be calculated by the sample and hold circuit 30 each time it is initialized, or may be calculated by averaging a plurality of times. This leads to improved accuracy of the saturation signal (Qsat) of the LCG signal.
  • the size of the amplification transistor SF1 is larger than the size of the amplification transistor SF2. Noise can be reduced by increasing the size of the amplification transistor SF1 that reads out the signal. Furthermore, by reducing the size of the amplification transistor SF2 that reads out the detection signal, it is possible to suppress reduction in the area of the photodiode PD.
  • FIG. 26 is a diagram showing an example of an imaging device 200 to which the solid-state imaging device 100 according to the embodiment is applied.
  • the photographing device 200 in the figure is a camera system, and includes a solid-state imaging device 100, an imaging optical system 202 including a lens, a signal processing section 203, a drive circuit 204, and a system control section 205.
  • the solid-state imaging device 100 is used.
  • the drive circuit 204 receives a control signal according to the drive mode from the system control unit 205 and supplies the drive mode signal to the solid-state imaging device 100.
  • the solid-state imaging device 100 that has been supplied with the drive mode signal generates a drive pulse corresponding to the drive mode signal and supplies it to each block within the solid-state imaging device 100.
  • the signal processing unit 203 receives the image signal output from the solid-state imaging device 100 and performs various signal processing on the image signal.
  • the imaging device 200 includes the solid-state imaging device 100, the imaging optical system 202 that guides incident light from a subject to the solid-state imaging device 100, and the signal processing unit 203 that processes the output signal from the solid-state imaging device 100. Be prepared.
  • FIG. 27 is a diagram showing an example of a distance measuring imaging device 300 to which the solid-state imaging device 100 according to the embodiment is applied.
  • the object of distance measurement is the object 190.
  • the distance measuring imaging device 300 includes a light source driver 150, a light source section 160, an optical lens 170, a signal processing section 180, and a solid-state imaging device 100.
  • the solid-state imaging device 100 is used.
  • the light source driver 150 supplies a drive signal to the light source section 160 in accordance with a signal from the solid-state imaging device 100 instructing light emission.
  • the light source section 160 generates pulsed light for distance measurement according to the drive signal of the light source driver 150.
  • the optical lens 170 is a lens for condensing the reflected pulsed light of the object 190 corresponding to the pulsed light from the light source section 160.
  • the signal processing unit 180 calculates the distance to the object 190 based on the signal received from the solid-state imaging device 100.
  • the solid-state imaging device 100 causes the light source unit 160 to irradiate the object 190 with near-infrared light under background light.
  • the reflected light from the target object 190 enters the pixel array section 1 via the optical lens 170.
  • the reflected light incident on the pixel array section 1 is imaged, and the formed optical image is converted into a pixel signal.
  • the output of the solid-state imaging device 100 is converted into distance data by the signal processing unit 180, and depending on the application, it is also converted into a visible distance image or brightness image.
  • the present disclosure relates to a solid-state imaging device, and a photographing device or distance measuring imaging device using the solid-state imaging device as an imaging device, and is suitable for, for example, a digital camera, a distance measuring system, and the like.

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Abstract

固体撮像装置（１００）は、複数の画素信号を出力する画素回路（３ａ）と、検出回路（５２）と、信号処理部（７０）と、を備え、画素回路（３ａ）は、フォトダイオード（ＰＤ）と、フォトダイオード（ＰＤ）の信号を電荷蓄積部（ＦＤ０）に読み出す転送トランジスタ（ＴＧ）と、フォトダイオード（ＰＤ）からオーバーフローした電荷を蓄積する蓄積容量（Ｃ２）と、を備え、検出回路（５２）は、蓄積容量（Ｃ２）の信号と基準信号とを比較し、蓄積容量（Ｃ２）の信号が基準信号に達したときに、フォトダイオード（ＰＤ）と蓄積容量（Ｃ２）とを初期化し、初期化回数を計数し、信号処理部（７０）は、初期化回数と、転送トランジスタ（ＴＧ）によって電荷蓄積部（ＦＤ０）に読み出されたフォトダイオード（ＰＤ）の信号と蓄積容量（Ｃ２）の信号との混合信号と、に基づいて、入射光の強度を示す第１の信号を算出する。

Description

固体撮像装置
　本開示は、固体撮像装置に関する。
　特許文献１および２は、固体撮像装置におけるワイドダイナミックレンジ（ＷＤＲ）化の方法を開示している。
特許第３８７８６１３号公報 特許第４４９７３６６号公報
　特許文献１に開示された固体撮像装置では、フォトダイオードの信号の光強度を検出する方式として、パルス幅変調（ＰＷＭ）方式が開示されている。ＰＷＭ方式は、入射光の強度をパルス信号の幅またはパルス信号の発生頻度として検出する方式である。このとき、フォトダイオードの信号に対してのみＰＷＭ方式が行われるため、ダイナミックレンジの拡大が困難という問題がある。また、転送トランジスタがないため、初期化ごとにリセット成分を読み取ることができず、すなわち、リセット成分を取り除くためのＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ　Ｄｏｕｂｌｅ　Ｓａｍｐｌｉｎｇ）ができず、低照度ノイズが悪化するという問題がある。さらに、フォトダイオードのＳＮはデジタル的にＮ倍しても変わらず、フォトダイオードのＳＮが改善しないという問題がある。
　特許文献２に開示された固体撮像装置は、フォトダイオードから所定の閾値を超えて溢れた信号がオーバーフロー素子を介して蓄積容量に蓄積する方式である。しかし、蓄積容量がプロセス制約で決まり固定であるため、ダイナミックレンジのさらなる拡大が困難という問題がある。
　そこで、本開示は、容易にダイナミックレンジを拡大することができる固体撮像装置を提供する。
　本開示に係る固体撮像装置は、複数の画素信号を出力する画素回路と、検出回路と、前記画素回路を制御する画素制御回路と、信号処理部と、を備え、前記画素回路は、フォトダイオードと、前記フォトダイオードの信号をフローティングディフュージョンに読み出す第１の転送トランジスタと、前記フォトダイオードからオーバーフローした電荷を蓄積する蓄積容量と、を備え、前記検出回路は、前記蓄積容量の信号と第１の基準値とを比較し、前記蓄積容量の信号が前記第１の基準値に達したときに、前記フォトダイオードと前記蓄積容量とを前記画素制御回路を介して初期化し、初期化回数を計数し、前記信号処理部は、前記初期化回数と、前記第１の転送トランジスタによって前記フローティングディフュージョンに読み出された前記フォトダイオードの信号と前記蓄積容量の信号との混合信号と、に基づいて、入射光の強度を示す第１の信号を算出する。
　なお、これらの包括的または具体的な態様は、システム、方法、集積回路、コンピュータプログラムまたはコンピュータ読み取り可能なＣＤ－ＲＯＭなどの記録媒体で実現されてもよく、システム、方法、集積回路、コンピュータプログラムおよび記録媒体の任意な組み合わせで実現されてもよい。
　本開示の一態様に係る固体撮像装置によれば、容易にダイナミックレンジを拡大することができる。
図１は、実施の形態に係る固体撮像装置の構成例を示すブロック図である。 図２Ａは、実施の形態に係る画素回路およびロジック回路の構成例を示すブロック図である。 図２Ｂは、実施の形態に係る画素回路およびロジック回路の構成例を示すブロック図である。 図２Ｃは、実施の形態に係る画素回路およびロジック回路の構成例を示すブロック図である。 図３は、実施の形態に係る画素回路およびロジック回路の構成例を示すブロック図である。 図４は、実施の形態に係る画素回路およびロジック回路の構成例を示すブロック図である。 図５は、複数の画素回路によるロジック回路の共有を説明するための図である。 図６は、サンプルホールド回路の構成例を示す図である。 図７は、画素内でのＷＤＲ合成の実施方法の概要を示す図である。 図８は、３信号を用いたＷＤＲ合成をする信号処理部の構成例を示す図である。 図９は、３信号から選択された２信号を用いたＷＤＲ合成をする信号処理部の構成例を示す図である。 図１０は、画素回路の基本となる読出しタイミング例を示す図である。 図１１は、選択式ＷＤＲ方式のタイミングを示す図である。 図１２は、ＰＷＭ方式の基本となるタイミング例を示す図である。 図１３は、ＰＷＭ方式にＡＤ変換回路を用いた際のタイミング例を示す図である。 図１４は、ベイヤー単位で各色の最大の信号を優先してＨＣＧ信号、ＭＣＧ信号、ＬＣＧ信号を選択する例を説明するための図である。 図１５は、各色独立でＨＣＧ信号、ＭＣＧ信号、ＬＣＧ信号を選択する例を説明するための図である。 図１６は、実施の形態に係る固体撮像装置を積層型イメージセンサとして構成した例を示す図である。 図１７は、実施の形態に係る固体撮像装置を積層型イメージセンサとして構成した例を示す図である。 図１８は、実施の形態に係る固体撮像装置を積層型イメージセンサとして構成した例を示す図である。 図１９は、実施の形態に係る固体撮像装置を積層型イメージセンサとして構成した例を示す図である。 図２０は、実施の形態に係る画素回路とロジック回路との接合例を示す図である。 図２１は、実施の形態に係る画素回路とロジック回路との接合例を示す図である。 図２２は、ＨＣＧ信号とＭＣＧ信号とを選択した場合のタイミング例を示す図である。 図２３は、ＭＣＧ信号とＬＣＧ信号を選択した場合のタイミング例を示す図である。 図２４は、ＬＣＧ信号の飽和レベルと残存信号を選択した場合のタイミング例を示す図である。 図２５は、ＨＣＧ信号、ＭＣＧ信号、ならびに、ＬＣＧ信号の飽和信号および残存信号のＳＮを示す図である。 図２６は、実施の形態に係る固体撮像装置を適用した撮影装置の例を示す図である。 図２７は、実施の形態に係る固体撮像装置を適用した測距撮像装置の例を示す図である。
　本開示の一態様に係る固体撮像装置は、複数の画素信号を出力する画素回路と、検出回路と、前記画素回路を制御する画素制御回路と、信号処理部と、を備え、前記画素回路は、フォトダイオードと、前記フォトダイオードの信号をフローティングディフュージョンに読み出す第１の転送トランジスタと、前記フォトダイオードからオーバーフローした電荷を蓄積する蓄積容量と、を備え、前記検出回路は、前記蓄積容量の信号と第１の基準値とを比較し、前記蓄積容量の信号が前記第１の基準値に達したときに、前記フォトダイオードと前記蓄積容量とを前記画素制御回路を介して初期化し、初期化回数を計数し、前記信号処理部は、前記初期化回数と、前記第１の転送トランジスタによって前記フローティングディフュージョンに読み出された前記フォトダイオードの信号と前記蓄積容量の信号との混合信号と、に基づいて、入射光の強度を示す第１の信号を算出する。
　高い強度（高照度）の入射光が入射された場合、フォトダイオードから電荷がオーバーフローし、蓄積容量に蓄積される。しかし、蓄積容量にも蓄積しきれないほどの高い強度の入射光が入射される場合もある。このような場合であっても、蓄積容量の信号が第１の基準値に達したときに、フォトダイオードと蓄積容量とが初期化され、引き続き電荷を蓄積することができる。その際に、初期化された回数が計数されるため、初期化された分のフォトダイオードおよび蓄積容量の電荷の量がわかる。そして、蓄積容量の信号が第１の基準値に達しなくなったときのフォトダイオードの信号と蓄積容量の信号との混合信号と、初期化回数、すなわち入射光が入射されてから１回以上初期化された分のフォトダイオードおよび蓄積容量の電荷の量とを用いることで、高い強度の入射光であっても、その強度を算出することができる。したがって、容易にダイナミックレンジを拡大することができる。例えば、ＰＷＭ方式を使用しない場合よりも、ダイナミックレンジを拡大することができる。
　例えば、前記固体撮像装置は、サンプルホールド回路と、ＡＤ変換回路と、を備えていてもよい。
　例えば、前記複数の画素信号のうちの少なくとも１つの画素信号は、前記サンプルホールド回路によって保持されず、前記ＡＤ変換回路によって直接ＡＤ変換され、前記複数の画素信号のうちの他の少なくとも１つの画素信号は、前記サンプルホールド回路によって保持され、保持された当該信号が前記ＡＤ変換回路によってＡＤ変換されてもよい。
　これによれば、一部の画素信号をＡＤ変換回路により直接ＡＤ変換することにより、低照度ノイズを低減させることができる。例えば、画素回路ごとにサンプルホールド回路が設けられることで、複数の画素信号のそれぞれごとに対応するメモリを設ける必要がなくなる。このため、微細セルでは面積の制約があるため、有効となる。
　例えば、前記初期化回数が１以上の場合、前記画素回路は、露光中に、前記蓄積容量の信号が前記第１の基準値に達したときの前記フォトダイオードと前記蓄積容量との混合信号を、第２の信号として出力し、前記フォトダイオードと前記蓄積容量とは初期化され、前記第２の信号は、前記サンプルホールド回路によって保持され、保持された当該信号が前記ＡＤ変換回路によってＡＤ変換され、前記画素回路は、露光終了時に、前記蓄積容量の信号が前記第１の基準値に達しておらず前記フォトダイオードと前記蓄積容量とに残存した混合信号を、第３の信号として出力し、前記第３の信号は、前記サンプルホールド回路によって保持されず、前記ＡＤ変換回路によって直接ＡＤ変換されてもよい。
　これによれば、蓄積容量の信号が第１の基準値に達したときのフォトダイオードと蓄積容量との混合信号である第２の信号がサンプルホールド回路に保持されることで、初期化１回あたりの電荷の量を保持することができる。なお、露光終了時に、蓄積容量の信号が第１の基準値に達しておらずフォトダイオードと蓄積容量とに残存した混合信号である第３の信号は、サンプルホールド回路にはすでに第２の信号が保持されているため、直接ＡＤ変換回路によってＡＤ変換される。
　例えば、前記信号処理部は、前記第２の信号と前記初期化回数との積と、前記第３の信号との和を演算することにより、前記第１の信号を算出してもよい。
　このように、第２の信号×初期化回数＋第３の信号により、第１の信号を算出することができる。
　例えば、前記サンプルホールド回路は、リセット成分用の第１のサンプルホールド容量素子と、信号成分用の第２のサンプルホールド容量素子と、を備え、前記初期化回数が１以上の場合、露光中に、前記フォトダイオードと前記蓄積容量とが初期化された後に、前記第１のサンプルホールド容量素子に、リセット成分を保持し、露光中に、前記蓄積容量の信号が前記第１の基準値に達したとき、前記第２のサンプルホールド容量素子に、信号成分として前記第２の信号を保持し、前記ＡＤ変換回路は、前記信号成分から前記リセット成分を減じた画素信号レベルと第２の基準値とを比較することで、前記画素信号レベルをＡＤ変換してもよい。
　このように、ＣＤＳをすることで、正確に第２の信号を読み取ることができる。
　例えば、前記初期化回数が０の場合、前記画素回路は、低照度用の低照度モードで第４の信号を出力し、前記低照度モードよりも高照度用のモードで第５の信号を出力し、前記第４の信号は、前記サンプルホールド回路によって保持されず、前記ＡＤ変換回路によって直接ＡＤ変換され、前記第５の信号は、前記サンプルホールド回路によって保持され、保持された当該信号が前記ＡＤ変換回路によってＡＤ変換されてもよい。
　これによれば、低照度モードで出力される第４の信号は、直接ＡＤ変換されるため、低照度ノイズを低減することができる。低照度モードよりも高照度用のモードで出力される第５の信号は、サンプルホールド回路に保持されるため、サンプリング時にｋＴＣノイズが発生するが、第４の信号とＷＤＲ合成することで、その影響を抑制することができる。よって、低照度のＳＮに優れたＷＤＲを実現することができる。
　例えば、前記画素回路は、前記蓄積容量の電荷を前記フローティングディフュージョンに転送する第２の転送トランジスタと、前記フォトダイオードの信号と前記蓄積容量の信号を出力する第１の増幅トランジスタと、前記第１の増幅トランジスタに接続される第１の選択トランジスタと、前記蓄積容量に接続される第２の増幅トランジスタと、前記第２の増幅トランジスタに接続される第２の選択トランジスタと、を備え、前記検出回路は、前記第２の選択トランジスタおよび前記第２の増幅トランジスタを介して前記蓄積容量に接続され、前記画素回路は、前記低照度モードでは、前記第１の転送トランジスタを介して前記第１の増幅トランジスタから、前記フォトダイオードの信号を前記第４の信号として出力し、前記高照度用のモードには、前記画素回路が前記第２の転送トランジスタを介して前記第１の増幅トランジスタから、前記蓄積容量の信号を第６の信号として出力する高照度モードが含まれ、前記第６の信号は、前記第５の信号に属していてもよい。
　このように、低照度モードでは、第１の転送トランジスタを介して第１の増幅トランジスタから低照度用の第４の信号が出力され、高照度モードでは、第２の転送トランジスタを介して第１の増幅トランジスタから高照度用の第６の信号が出力される。また、第２の増幅トランジスタを介して蓄積容量の信号を検出できるため、蓄積容量の信号が第１の基準値に達したか否かを判定でき、言い換えると、初期化回数を計数できる。例えば、ＬＥＤフリッカーの取りこぼしを抑制することができる。
　例えば、前記画素回路は、リセットトランジスタを備え、前記検出回路は、前記蓄積容量の信号と第１の基準値との比較結果に基づいて、前記画素制御回路を介して前記リセットトランジスタ、前記第１の転送トランジスタおよび前記第２の転送トランジスタを制御することで、前記フォトダイオードおよび前記蓄積容量の電荷を排出し、前記フォトダイオードと前記蓄積容量とを初期化してもよい。
　これによれば、画素制御回路の制御によって、リセットトランジスタ、第１の転送トランジスタおよび第２の転送トランジスタをリセットすることができ、蓄積容量およびフォトダイオードの電荷をより確実に排出して初期化することができる。
　例えば、前記画素回路は、前記フォトダイオードの信号のゲインを切り替えるゲイン切替えトランジスタを備え、前記高照度用のモードには、前記ゲイン切替えトランジスタが制御されることで、前記画素回路が前記第１の増幅トランジスタから、前記フォトダイオードの信号を第７の信号として出力する中照度モードが含まれ、前記第７の信号は、前記第５の信号に属していてもよい。
　このように、中照度モードでは、ゲイン切替えトランジスタを制御することで、第１の増幅トランジスタから中照度用の第７の信号が出力される。例えば、高照度用の第６の信号、中照度用の第７の信号および低照度用の第４の信号のそれぞれの境界（遷移領域）におけるＳＮの段差を低減することができる。
　例えば、前記第２の基準値は、前記第４の信号の飽和レベルであってもよい。
　低照度用の第４の信号の飽和レベルを第２の基準値とすることで、入射光の強度が低照度か否かを判定することができる。そして、その判定結果に応じて、複数の画素信号（例えば、第４の信号、第６の信号および第７の信号）のうちから信号を選択することができ、固体撮像装置の面積削減、高速化および低消費電力化を実現することができる。
　例えば、前記信号処理部は、ＷＤＲ処理部を備え、前記ＷＤＲ処理部は、前記初期化回数が１以上の場合、少なくとも前記第１の信号から出力信号を生成し、前記初期化回数が０の場合、前記第４の信号および前記第５の信号の少なくとも１つの信号から出力信号を生成してもよい。
　このように、初期化回数が１以上の場合、すなわち入射光が高照度の場合には、第１の信号によって出力信号が生成され、初期化回数が０の場合、すなわち入射光が中照度または低照度の場合には、第４の信号または第５の信号（例えば第６の信号または第７の信号）によって出力信号が生成される。このため、低照度から高照度までダイナミックレンジの拡大を実現することができる。
　例えば、前記ＡＤ変換回路は、比較器を備え、前記初期化回数が０の場合、前記画素回路は、３以上の画素信号を出力し、前記比較器は、前記３以上の画素信号のうち、１つの画素信号について、ＡＤ変換された後に第２の基準値と比較し、前記１つの画素信号が前記第２の基準値に達したときに、前記３以上の画素信号のうち、少なくとも２つの画素信号の選択を指示する選択信号を生成し、前記画素制御回路は、前記選択信号に基づき、前記３以上の画素信号から前記少なくとも２つの画素信号を選択してもよい。
　これによれば、画素回路から出力される３以上の画素信号から少なくとも２つの画素信号を選択することで、固体撮像装置の面積削減、高速化および低消費電力化を実現することができる。なお、ＡＤ変換回路のカウンタ回路がバイナリーカウンタ方式である場合には、デジタル信号が画素信号のレベルに比例するため、少なくとも２つの画素信号を選択することができるが、ＡＤ変換回路のカウンタ回路がグレイコードカウンタ方式である場合には、デジタル信号が画素信号のレベルに比例しないため、少なくとも２つの画素信号を選択することができない。このため、特に、低消費電力化を実現するためにグレイコードカウンタを使用する場合に効果的である。
　例えば、前記ＡＤ変換回路および前記検出回路は、単一の前記画素回路ごとに設けられ、前記画素制御回路は、単一の前記画素回路ごとに前記画素回路を制御してもよい。
　これによれば、ＡＤ変換回路でのＡＤ変換の高速化を実現することができる。特に、グローバルシャッターでは、フローティングディフュージョンの電荷の待機時間が長くなることでＰＬＳ（寄生感度）の問題が発生するが、ＰＬＳを良好にすることができる。
　例えば、前記ＡＤ変換回路および前記検出回路は、複数の前記画素回路ごとに設けられ、前記画素制御回路は単一の前記画素回路ごとに前記画素回路を制御し、前記検出回路は、対応する前記画素回路と前記画素制御回路とを同期しながら、前記画素回路の前記蓄積容量の信号と前記第１の基準値とを比較してもよい。
　これによれば、露光中に、検出回路と画素制御回路とが、同一の画素回路を対象とするように同期して動作することにより、ＡＤ変換回路および検出回路が共有する複数の画素回路のそれぞれに対して、パルス幅変調方式での動作が可能となる。
　例えば、前記画素制御回路は、対応する前記画素回路の前記第１の選択トランジスタと前記第２の選択トランジスタと前記サンプルホールド回路との制御を同期してもよい。
　これによれば、第１の選択トランジスタと第２の選択トランジスタとサンプルホールド回路との制御が同期されながら、第１の増幅トランジスタから出力される画素信号は、第１の選択トランジスタおよびサンプルホールド回路を介してＡＤ変換回路に入力され、ＡＤ変換される。また、同様に、第１の選択トランジスタと第２の選択トランジスタとサンプルホールド回路との制御が同期されながら、第２の増幅トランジスタから出力される蓄積容量の信号は、第２の選択トランジスタを介して検出回路で検出され続ける。このように、画素制御回路からの制御信号によって、画素回路内の第１の選択トランジスタと第２の選択トランジスタとサンプルホールド回路とは同期して動作することにより、画素信号（特に高照度用の画素信号）の信号レベルを画素回路ごとに、正しく読み取ることができる。
　例えば、複数の前記画素回路は色フィルタの配列画素に対応し、前記画素制御回路は、複数の前記画素回路に対して、前記色フィルタの配列画素の最大の信号レベルに合わせて同一の画素制御を行ってもよい。
　これによれば、ＷＤＲ合成の際に、色フィルタの配列の単位、例えば４色（Ｒ、Ｇｒ、Ｂ、Ｇｒ）からなるベイヤー配列の単位で、被写体の色温度が変わった場合においても、４色のうちの最大の信号レベルのゲインを使用することで、ＷＤＲの遷移領域である境界部を連動して変化させることができる。このため、各色のゲインは同一となり、上記境界部の前後で各色のリニアリティずれによる着色が発生しないようにすることができる。
　例えば、前記固体撮像装置は、前記画素回路を有する第１半導体基板と、前記検出回路と前記ＡＤ変換回路とを有する第２半導体基板と、を備え、前記第１半導体基板および前記第２半導体基板は積層されてもよい。
　第１半導体基板および第２半導体基板が積層されない場合には、フォトダイオードの面積が小さくなるという問題があるが、積層構造が設けられることで、フォトダイオードの面積に影響を与えずに、検出回路およびＡＤ変換回路を設けることができる。
　例えば、前記第１の基準値は、前記蓄積容量の飽和レベルであってもよい。
　これによれば、蓄積容量が飽和したときに、フォトダイオードおよび蓄積容量を初期化し、初期化回数を計数することができる。
　本開示の一態様に係る固体撮像装置は、フォトダイオードと、前記フォトダイオードの信号が読み出されるフローティングディフュージョンと、前記フォトダイオードからオーバーフローした電荷を蓄積する蓄積容量と、前記フォトダイオード、前記フローティングディフュージョンおよび前記蓄積容量を初期化するリセット手段と、を有する画素回路と、前記蓄積容量の信号と第１の基準値とを比較する比較器と、前記比較器の比較結果をもとに、前記リセット手段を制御する初期化回路と、を有する検出回路と、を備え、前記画素回路は、１ないし複数の半導体層からなる第１半導体基板に形成され、前記検出回路は、１ないし複数の半導体層からなる第２半導体基板に形成され、前記第１半導体基板と前記第２半導体基板とは積層される。
　高い強度（高照度）の入射光が入射された場合、フォトダイオードから電荷がオーバーフローし、蓄積容量に蓄積される。しかし、蓄積容量にも蓄積しきれないほどの高い強度の入射光が入射される場合もある。このような場合であっても、蓄積容量の信号が第１の基準値に達したときに、フォトダイオードと蓄積容量とが初期化され、引き続き電荷を蓄積することができる。その際に、初期化された回数が計数された場合、初期化された分のフォトダイオードおよび蓄積容量の電荷の量がわかる。そして、蓄積容量の信号が第１の基準値に達しなくなったときのフォトダイオードの信号と蓄積容量の信号との混合信号と、初期化回数、すなわち入射光が入射されてから１回以上初期化された分のフォトダイオードおよび蓄積容量の電荷の量とを用いることで、高い強度の入射光であっても、その強度を算出することができる。したがって、容易にダイナミックレンジを拡大することができる。例えば、ＰＷＭ方式を使用しない場合よりも、ダイナミックレンジを拡大することができる。
　例えば、前記画素回路は、前記フォトダイオードの信号を前記フローティングディフュージョンに読み出す第１の転送トランジスタと、前記蓄積容量の信号を前記フローティングディフュージョンに転送する第２の転送トランジスタと、を備えていてもよい。
　これによれば、低照度露光（低照度モード）のフォトダイオードの信号は第１の転送トランジスタによって制御され、高照度露光（高照度モード）の蓄積容量の信号は第２の転送トランジスタによって制御される。これによって、前者の信号と後者の信号を時間的に異なるタイミングで読み出し、これらの信号を用いてＷＤＲの合成を行うことができ、よりダイナミックレンジを拡大することができる。
　例えば、前記検出回路は、前記比較器の比較結果を計数するカウンタ機能を備えていてもよい。
　これによれば、比較器の比較結果を計数するカウンタ機能が検出回路に設けられることで、より高速、かつ、より正確な計数を行うことができる。これによって、例えば、画素アレイを構成する一部の画素回路において、一時的に高照度の光が入射された際にも、光を取りこぼしなく取得でき、高照度ＳＮを改善することができる。
　例えば、さらに、前記第２半導体基板に形成され、前記フローティングディフュージョンの信号をデジタル値に変換するＡＤ変換機能を備え、前記比較器および前記ＡＤ変換機能の入力端子は、それぞれ前記画素回路の異なる出力端子に接続されてもよい。
　特許文献１に開示された固体撮像装置では、ＰＷＭ後のフォトダイオードの残存信号である低照度信号を読み出すことができず低照度ＳＮが悪化する。しかしながら、本態様によれば、ＰＷＭ後の残存信号である低照度信号はＡＤ変換機能により読み出して信号処理できるので、低照度ＳＮを改善することができる。
　例えば、さらに、前記第２半導体基板に形成され、前記フローティングディフュージョンの信号をデジタル値に変換するＡＤ変換機能と、前記第１半導体基板または前記第２半導体基板に形成され、前記蓄積容量からの信号と、前記フローティングディフュージョンからの信号が入力され、出力を選択する選択回路と、を備え、前記選択回路の出力が前記ＡＤ変換機能に入力され、前記検出回路および前記ＡＤ変換機能は、前記比較器を共用してもよい。
　これによれば、検出回路およびＡＤ変換機能が比較器を共用することで、ロジック回路の面積を縮小することができる。
　以下、実施の形態について、図面を参照しながら具体的に説明する。
　なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態などは、一例であり、本開示を限定する主旨ではない。
　（実施の形態）
　［固体撮像装置の構成例］
　以下、実施の形態に係る固体撮像装置について説明する。
　図１は、実施の形態に係る固体撮像装置１００の構成例を示すブロック図である。
　固体撮像装置１００は、画素アレイ部１、垂直走査回路１４、入出力信号線１９、タイミング制御部２０、参照信号生成部２７、信号処理部７０、および、出力回路２８を備える。また、固体撮像装置１００は、外部からマスタークロック信号の入力を受けるＭＣＬＫ端子、外部との間でコマンドまたはデータを送受信するためのＤＡＴＡ端子、外部へ映像データを送信するためのＤ１端子などを備え、これ以外にも電源電圧、グラウンド電圧が供給される端子類を備える。
　画素アレイ部１は、行列状に配置された複数の画素回路３を有する。画素回路３は、複数の画素信号を出力する。詳細は後述するが、複数の画素信号は、例えば、ＨＣＧ（Ｈｉｇｈ　Ｃｏｎｖｅｒｓｉｏｎ　Ｇａｉｎ）信号、ＭＣＧ（Ｍｉｄｄｌｅ　Ｃｏｎｖｅｒｓｉｏｎ　Ｇａｉｎ）信号およびＬＣＧ（Ｌｏｗ　Ｃｏｎｖｅｒｓｉｏｎ　Ｇａｉｎ）信号を含む。なお、画素回路３には様々な構成例があり、画素回路３の構成例として画素回路３ａ、３ｂおよび３ｃについて後述するが、画素回路３ａ、３ｂおよび３ｃを区別しない場合には、画素回路３と記す。複数の画素回路３は、図１ではｎ行ｍ列に配置されている。
　画素アレイ部１は、複数の画素回路３に対応して設けられた複数のロジック回路４を備える。図１に示す例では、画素アレイ部１は、１つの画素回路３に対して１つのロジック回路４を備える。なお、複数の画素回路３に対して複数のロジック回路４が設けられてもよい。ロジック回路４は、画素回路３から出力された画素信号をＡＤ変換する機能などを有する。画素信号には、リセット成分と信号成分の少なくとも２種類ある。
　ＡＤ変換された画素信号は、入出力信号線１９を介して信号処理部７０に出力される。
　垂直走査回路１４は、ＧＳ（グローバルシャッター）を実施するために、画素アレイ部１内の画素回路３の行ごとに設けられた水平走査線群（行制御線群とも呼ぶ）１５を同時に一括して制御する。そして、ロジック回路４からの出力信号は、ｍ本の入出力信号線１９（垂直信号線）に同時に出力され、信号処理部７０に転送される。
　図１では、複数の画素回路３に対して、ｎ個からなる水平走査線群１５（Ｖ１、Ｖ２、・・・、Ｖｎ）が設けられ、それぞれは、画素回路３におけるリセットトランジスタ、転送トランジスタおよび選択トランジスタの制御線などを含む。
　タイミング制御部２０は、種々の制御信号群を生成することにより、固体撮像装置１００の全体を制御する。種々の制御信号群には、制御信号群ＣＮ１、ＣＮ４、ＣＮ５およびＣＮ８、ならびに、カウンタクロック信号ＣＫ０が含まれる。タイミング制御部２０は、ＭＣＬＫ端子を介してマスタークロックを受け取り、種々の内部クロックを生成し垂直走査回路１４などを制御する。
　参照信号生成部２７は、三角波を含む参照信号ＲＡＭＰを生成し、後述するＡＤ変換回路５１内の比較器５１１のプラス入力端子に参照信号ＲＡＭＰを出力する。図２Ａなどに示すように、参照信号生成部２７は、基準信号生成部２７１および２７２を備える。基準信号生成部２７１は、基準信号１を生成し、ロジック回路４へ出力する。基準信号１は、第１の基準値の一例である。基準信号生成部２７２は、基準信号２を生成し、ロジック回路４へ出力する。基準信号２は、第２の基準値の一例である。基準信号２は、ＡＤ変換に用いられる参照信号ＲＡＭＰや、後述するＨＣＧ信号の飽和レベルとなる。
　信号処理部７０は、ＷＤＲ合成を行う処理部であり、ＷＤＲ合成回路７６およびメモリ７７を備える。ＷＤＲ合成回路７６およびメモリ７７の詳細については後述する。
　出力回路２８は、デジタルの画素信号をＤ１端子に出力する。
　上述したように、画素回路３には様々な構成例があり、各構成例について、図２Ａから図４で説明する。
　図２Ａから図４は、実施の形態に係る画素回路３およびロジック回路４の構成例を示すブロック図である。図２Ａ～図２Ｃは、横型オーバーフロードレイン（ＯＦＤ）の画素回路３の構成例を示し、図３および図４は、縦型ＯＦＤの画素回路３の構成例を示す。
　［画素構成（横型ＯＦＤ）の構成例］
　まず、横型ＯＦＤの画素回路３の構成例について図２Ａを用いて説明する。
　図２Ａでは、画素アレイ部１に行列状に配置された複数の画素回路３のうちの１つとして、画素回路３ａを示している。固体撮像装置１００は、画素回路３ａと接続されたサンプルホールド回路３０を備えることもできる。この構成はグローバルシャッター方式に好適である。
　画素回路３ａは横型ＯＦＤの画素構成を有し、横型ＯＦＤは蓄積回路を横方向に備える構成である。
　画素回路３ａは、フォトダイオードＰＤ、転送トランジスタＴＧ、電荷蓄積部ＦＤ０、増幅トランジスタＳＦ１およびＳＦ２、リセットトランジスタＲＳ、ならびに、選択トランジスタＳＥＬ１およびＳＥＬ２を備える。さらに、画素回路３ａは、蓄積容量Ｃ１、ゲイン制御トランジスタＧＣ１、蓄積容量Ｃ２およびゲイン制御トランジスタＴＧＣを備え、これらが、電荷の移動の観点からは横方向に並ぶように配置されている。
　フォトダイオードＰＤは、入射光を信号電荷に変換する光電変換素子である。
　電荷蓄積部ＦＤ０は、例えば浮遊拡散層として形成され、フォトダイオードＰＤで発生した信号電荷を保持するフローティングディフュージョンである。同図では、電荷蓄積部ＦＤ０の蓄積容量を蓄積容量Ｃ０とする。
　増幅トランジスタＳＦ１は、電荷蓄積部ＦＤ０の信号電荷に対応する画素信号を、選択トランジスタＳＥＬ１を介してロジック回路４に出力する。増幅トランジスタＳＦ１は、フォトダイオードＰＤの信号と蓄積容量Ｃ２の信号を出力する第１の増幅トランジスタの一例である。
　選択トランジスタＳＥＬ１は、増幅トランジスタＳＦ１からロジック回路４への画素信号を出力するかしないかを選択するスイッチ素子である。選択トランジスタＳＥＬ１は、増幅トランジスタＳＦ１に接続される第１の選択トランジスタの一例である。
　リセットトランジスタＲＳは、フォトダイオードＰＤ、電荷蓄積部ＦＤ０および蓄積容量Ｃ２を初期化するリセット手段の一例である。リセットトランジスタＲＳは、ゲイン制御トランジスタＧＣ１およびＴＧＣの制御によって、３通りのリセットが可能である。すなわち、リセットトランジスタＲＳは、電荷蓄積部ＦＤ０、ＦＤ１およびＦＤ２のリセットが可能である。なお、電荷蓄積部ＦＤ１の蓄積容量を蓄積容量Ｃ１とし、電荷蓄積部ＦＤ２の蓄積容量を蓄積容量Ｃ２とする。
　蓄積容量Ｃ１には、転送トランジスタＴＧがＯＮ状態において電荷蓄積部ＦＤ０で溢れた電荷が、同図の点線の矢線Ａのように、伝送され保持される。
　ゲイン制御トランジスタＧＣ１は、電荷蓄積部ＦＤ０と蓄積容量Ｃ１との接続を制御する。ゲイン制御トランジスタＧＣ１は、スイッチ素子としてＯＮ状態およびＯＦＦ状態をとる。ゲイン制御トランジスタＧＣ１は、フォトダイオードＰＤの信号のゲインを切り替えるゲイン切替えトランジスタの一例である。
　露光時にフォトダイオードＰＤを溢れた信号電荷は、同図の点線の矢線Ｂのように、蓄積容量Ｃ２に伝送され保持される。ここで、フォトダイオードＰＤと蓄積容量Ｃ２との間には、オーバーフロー素子ＯＦがあり、露光時には、フォトダイオードＰＤから溢れた信号電荷を、転送トランジスタＴＧを介して蓄積容量Ｃ１に伝送させないで、オーバーフロー素子ＯＦを介して蓄積容量Ｃ２に伝送させる。蓄積容量Ｃ２は、フォトダイオードＰＤからオーバーフローした電荷を蓄積する。
　さらに、蓄積容量Ｃ２を溢れた信号電荷は、ゲイン制御トランジスタＴＧＣとリセットトランジスタＲＳを介して電源に排出される。
　また、点線の矢線Ｂが示すように、フォトダイオードＰＤから溢れた信号電荷が電荷蓄積部ＦＤ０を通過しないで蓄積容量Ｃ２に蓄積されるので、電荷蓄積部ＦＤ０での暗電流成分の影響を低減することができる。また、オーバーフロー素子ＯＦがあるため、オーバーフローのレベルを制御することが可能であり、電荷のチャネルの深さを制御することができ、表面層で発生する暗電流成分の影響を低減することができる。
　ゲイン制御トランジスタＴＧＣは、蓄積容量Ｃ１と蓄積容量Ｃ２との接続を制御するゲイン制御用のトランジスタである。ゲイン制御トランジスタＴＧＣは、スイッチ素子としてＯＮ状態およびＯＦＦ状態をとる。ゲイン制御トランジスタＴＧＣは、蓄積容量Ｃ２の電荷（信号）を電荷蓄積部ＦＤ０に転送する第２の転送トランジスタの一例である。
　フォトダイオードＰＤから溢れた信号電荷を保持するために、スイッチ素子と蓄積容量とを１組として、オーバーフロー用の蓄積回路が設けられている。第１段目の蓄積回路は、ゲイン制御トランジスタＧＣ１と蓄積容量Ｃ１との組である。第２段目の蓄積回路は、ゲイン制御トランジスタＴＧＣと蓄積容量Ｃ２との組である。
　例えば、グローバルシャッター方式においては、全画素を同時に露光し、次に全画素の信号が同時にサンプルホールド回路３０に読み出される。
　このような構成例により、ダイナミックレンジの拡大とＳＮ改善とを両立することが可能になる。
　ロジック回路４は、ＡＤ変換回路５１と、検出回路５２と、ローカル画素制御回路６１とを備える。なお、本実施形態では、ＡＤ変換回路５１と、検出回路５２とが単一又は複数の画素回路３ａごとに設けられた際に画素回路３ａを制御する画素制御回路を、特にローカル画素制御回路６１と呼んでいる。
　ＡＤ変換回路５１は、電荷蓄積部ＦＤ０の信号をデジタル値に変換するＡＤ変換機能の一例である。ＡＤ変換回路５１は、比較器５１１と、カウンタ回路５１２と、メモリ５１３とを備える。
　比較器５１１は、画素回路３ａから出力されるアナログの画素信号と、参照信号生成部２７で生成される、基準信号２であるＲＡＭＰ波形（つまり三角波）とを比較し、例えば、前者が後者より大きくなった時に比較結果を示す出力信号を反転する。
　カウンタ回路５１２は、基準信号２である参照信号ＲＡＭＰ中の三角波の変化開始から比較器５１１の出力信号が反転するまでの時間をカウントする。反転するまでの時間は、アナログの画素信号の値に応じて定まるので、このカウント値はデジタル化された画素信号になる。このようにして、ＡＤ変換が行われる。
　メモリ５１３は、カウンタ回路５１２のカウント値つまりデジタルの画素信号を保持する。
　検出回路５２は、選択トランジスタＳＥＬ２および増幅トランジスタＳＦ２を介して蓄積容量Ｃ２に接続される。検出回路５２は、ＰＷＭ方式を行う。検出回路５２は、蓄積容量Ｃ２の信号と基準信号１とを比較し、蓄積容量Ｃ２の信号が基準信号１に達したときに、フォトダイオードＰＤと蓄積容量Ｃ２とをほぼ同時にローカル画素制御回路６１を介して初期化し、初期化回数Ｎを計数する。ローカル画素制御回路６１は、画素回路３ａを制御する画素制御回路の一例である。検出回路５２は、比較器５２１と、カウンタ回路５２２と、メモリ５２３と、初期化回路５２４と、を備える。
　比較器５２１は、蓄積容量Ｃ２の信号と基準信号１とを比較する。検出回路５２は、蓄積容量Ｃ２が飽和レベルである基準信号１に達したとき、比較器５２１の出力信号が反転し、カウンタ回路５２２で反転した回数、つまり初期化回数Ｎをカウントし、メモリ５２３に蓄積する。カウンタ回路５２２は、比較器５２１の比較結果を計数するカウンタ機能の一例である。
　初期化回路５２４は、比較器５２１の比較結果をもとに、リセットトランジスタＲＳを制御する。具体的には、初期化回路５２４は、蓄積容量Ｃ２が飽和レベルである基準信号１に達したとき、つまり、反転した比較器５２１の出力信号が入力されたとき、初期化信号をローカル画素制御回路６１へ出力することでローカル画素制御回路６１を動作させ、ローカル画素制御回路６１は、画素回路３ａの初期化に必要な画素制御を行う。
　図２Ａに示される回路では、比較器５２１およびＡＤ変換回路５１の入力端子は、それぞれ画素回路３ａの異なる出力端子に接続される。
　例えば、検出回路５２は、蓄積容量Ｃ２の信号と基準信号１との比較結果に基づいて、ローカル画素制御回路６１を介してリセットトランジスタＲＳ、転送トランジスタＴＧおよびゲイン制御トランジスタＴＧＣを制御することで、フォトダイオードＰＤおよび蓄積容量Ｃ２の電荷を排出し、フォトダイオードＰＤと蓄積容量Ｃ２とを初期化する。
　ロジック回路４は、グローバルシャッターにおいて、オーバーフロー構造を有する画素回路３ａにＰＷＭ方式を使用することによって、ダイナミックレンジを拡大することができる。また、後述するように、ＡＤ変換回路５１では、複数の画素信号の全てを読み出す冗長的な読取りを行わずに、複数の画素信号の中から、少なくとも２つの画素信号を読み出す選択読取りを行う。複数の画素信号が少なくとも２つの画素信号に低減されることにより、メモリ５１３および５２３のＢｉｔ数の低減および歩留まりの向上、ならびに、後段の高速化および低消費電力化を実現することができる。また、信号処理部７０においても、高速化および低消費電力化を実現でき、かつ、複数の（少なくとも３つの）画素信号があるときと同等のダイナミックレンジを維持することができる。
　グローバルシャッター方式においては、全画素を同時に露光し、次に全画素の信号が同時にサンプルホールド回路３０に読み出される。または、ＡＤ変換回路５１で全画素の信号が直接ＡＤ変換される。そして、ＡＤ変換回路５１から信号処理部７０へ複数の画素信号が供給される。
　図２Ｂおよび図２Ｃに示される回路は、図２Ａに示される回路を変形したものであり、検出回路５２およびＡＤ変換回路５１は、１つの比較器を共用している。図２Ｂには、検出回路５２およびＡＤ変換回路５１が比較器５２１を共用する例が示され、図２Ｃには、検出回路５２およびＡＤ変換回路５１が比較器５１１を共用する例が示される。
　図２Ｂおよび図２Ｃに示されるように、固体撮像装置１００（ロジック回路４）は、蓄積容量Ｃ２からの信号と、電荷蓄積部ＦＤ０からの信号が入力され、出力を選択する選択回路ＳＷ１を備えていてもよい。また、固体撮像装置１００（ロジック回路４）は、選択回路ＳＷ２を備えていてもよい。
　図２Ｂでは、選択回路ＳＷ１には蓄積容量Ｃ２の信号と電荷蓄積部ＦＤ０の信号が入力され、選択された信号が比較器５２１の一端に入力される。一方、選択回路ＳＷ２には基準信号生成部２７１の基準信号１と基準信号生成部２７２の基準信号２が入力され、選択された信号が比較器５２１の他端に入力される。
　図２Ｃでは、選択回路ＳＷ１には蓄積容量Ｃ２の信号と電荷蓄積部ＦＤ０の信号が入力され、選択された信号が比較器５１１の一端に入力される。一方、選択回路ＳＷ２には基準信号生成部２７１の基準信号１と基準信号生成部２７２の基準信号２が入力され、選択された信号が比較器５１１の他端に入力される。
　図２Ａの動作原理と同様に、蓄積容量Ｃ２の信号は基準信号１と比較され、電荷蓄積部ＦＤ０の信号は基準信号２と比較される。選択回路ＳＷ１の制御信号と選択回路ＳＷ２の制御信号により、露光時間には前者の比較動作が行われ、ＡＤ変換（ＡＤＣ）時間には後者の比較動作が、時間的に排他的に行われる。
　このように、検出回路５１およびＡＤ変換回路５２が比較器を共用することで、ロジック回路４の面積を縮小することができる。
　なお、図３から図５においても、図２Ｂまたは図２Ｃと同様に、検出回路５１およびＡＤ変換回路５２による１つの比較器の共用が行われてもよい。
　［画素構成（縦型ＯＦＤ）の構成例１］
　次に、縦型ＯＦＤの画素回路３の構成例１について図３を用いて説明する。縦型ＯＦＤの構成例１では、上記の横型ＯＦＤの蓄積回路を縦方向に２段接続した構成を示す。
　図３では、画素アレイ部１に行列状に配置された複数の画素回路３のうちの１つとして、画素回路３ｂを示している。固体撮像装置１００は、画素回路３ｂと接続されたサンプルホールド回路３０を備えることもできる。この構成はグローバルシャッター方式に好適である。
　以下では、画素回路３ｂについて、画素回路３ａと異なる点を中心に説明する。
　画素回路３ｂでは、蓄積容量Ｃ１、ゲイン制御トランジスタＧＣ１、蓄積容量Ｃ２およびゲイン制御トランジスタＴＧＣが、電荷の移動の観点からは縦方向に並ぶように配置されている。
　露光時にフォトダイオードＰＤを溢れた信号電荷は、同図の点線の矢線Ｄのように、蓄積容量Ｃ１に伝送され保持される。さらに蓄積容量Ｃ１で溢れた信号電荷は、蓄積容量Ｃ２に伝送され保持される。
　蓄積容量Ｃ１は、フォトダイオードＰＤから溢れた信号電荷を保持する。例えば、蓄積容量Ｃ１は、露光時に、フォトダイオードＰＤから溢れた信号電荷を、転送トランジスタＴＧおよびゲイン制御トランジスタＧＣ１を介して蓄積する。
　ゲイン制御トランジスタＧＣ１は、電荷蓄積部ＦＤ０と蓄積容量Ｃ１との接続を制御する。ゲイン制御トランジスタＧＣ１は、スイッチ素子としてＯＮ状態およびＯＦＦ状態をとる。なお、転送トランジスタＴＧ、および、ゲイン制御トランジスタＧＣ１のゲート電圧は、露光時に、完全なＯＦＦ状態でなくてもよく、フォトダイオードＰＤから溢れた信号電荷を、転送トランジスタＴＧから電荷蓄積部ＦＤ０およびゲイン制御トランジスタＧＣ１を介して蓄積容量Ｃ１に伝送可能なように設定されてもよい。
　蓄積容量Ｃ２は、蓄積容量Ｃ１から溢れた信号電荷を保持する。例えば、蓄積容量Ｃ２は、蓄積容量Ｃ１から溢れた信号電荷を、ゲイン制御トランジスタＴＧＣを介して蓄積する。
　ゲイン制御トランジスタＴＧＣは、蓄積容量Ｃ１と蓄積容量Ｃ２との接続を制御する。ゲイン制御トランジスタＴＧＣは、スイッチ素子としてＯＮ状態およびＯＦＦ状態をとる。なお、ゲイン制御トランジスタＴＧＣのゲート電圧は、露光時に、完全なＯＦＦ状態でなくてもよく、蓄積容量Ｃ１から溢れた信号電荷を、ゲイン制御トランジスタＴＧＣを介して蓄積容量Ｃ２に伝送可能なように設定されてもよい。
　このような構成例により、ダイナミックレンジの拡大とＳＮ改善とを両立することが可能になる。
　ロジック回路４については、図２Ａで説明したものと同じであるため説明は省略する。
　［画素構成（縦型ＯＦＤ）の構成例２］
　次に、縦型ＯＦＤの画素回路３の構成例２について図４を用いて説明する。縦型ＯＦＤの構成例２は、上記の縦型ＯＦＤの構成例１の変形例である。
　図４では、画素アレイ部１に行列状に配置された複数の画素回路３のうちの１つとして、画素回路３ｃを示している。固体撮像装置１００は、画素回路３ｃと接続されたサンプルホールド回路３０を備えることもできる。この構成はグローバルシャッター方式に好適である。
　以下では、画素回路３ｃについて、画素回路３ａと異なる点を中心に説明する。
　画素回路３ｃでは、蓄積容量Ｃ１、ゲイン制御トランジスタＧＣ１、蓄積容量Ｃ２およびゲイン制御トランジスタＴＧＣが、電荷の移動の観点からは縦方向に並ぶように配置されている。
　露光時にフォトダイオードＰＤを溢れた信号電荷は、同図の点線の矢線Ｅのように、蓄積容量Ｃ２に伝送され保持される。
　ゲイン制御トランジスタＧＣ１は、電荷蓄積部ＦＤ０と蓄積容量Ｃ１との接続を制御する。ゲイン制御トランジスタＧＣ１は、スイッチ素子としてＯＮ状態およびＯＦＦ状態をとる。
　蓄積容量Ｃ２は、フォトダイオードＰＤから溢れた信号電荷を保持する。例えば、蓄積容量Ｃ２は、露光時に、フォトダイオードＰＤから溢れた信号電荷を、転送トランジスタＴＧおよびゲイン制御トランジスタＴＧＣを介して蓄積する。なお、転送トランジスタＴＧ、および、ゲイン制御トランジスタＴＧＣのゲート電圧は、露光時に、完全なＯＦＦ状態でなくてもよく、フォトダイオードＰＤから溢れた信号電荷を、転送トランジスタＴＧから電荷蓄積部ＦＤ０およびゲイン制御トランジスタＴＧＣを介して蓄積容量Ｃ２に伝送可能なように設定されてもよい。
　ゲイン制御トランジスタＴＧＣは、電荷蓄積部ＦＤ０と蓄積容量Ｃ２との接続を制御する。ゲイン制御トランジスタＴＧＣは、スイッチ素子としてＯＮ状態およびＯＦＦ状態をとる。
　このような構成例により、ダイナミックレンジの拡大とＳＮ改善とを両立することが可能になる。
　ロジック回路４については、図２Ａで説明したものと同じであるため説明は省略する。
　［画素回路の共有］
　図２Ａから図４では、ＡＤ変換回路５１および検出回路５２は、単一の画素回路３ごとに設けられ、ローカル画素制御回路６１は、単一の画素回路３ごとに画素回路３を制御する例を説明したが、ＡＤ変換回路５１および検出回路５２は、複数の画素回路３ごとに設けられ、ローカル画素制御回路６２は単一の画素回路３ごとに画素回路３を制御してもよい。これについて、図５を用いて説明する。
　図５は、複数の画素回路３によるロジック回路４ｄの共有を説明するための図である。図５には、複数の画素回路３として画素回路Ａ～Ｄを示し、これらを画素回路群３ｄとしている。なお、画素回路３としては、画素回路３ａ、３ｂおよび３ｃのいずれを適用してもよい。また、ロジック回路４ｄについては、ロジック回路４と異なる点について説明する。
　画素回路群３ｄ（画素回路Ａ～Ｄ）は、１つのＡＤ変換回路５１および１つの検出回路５２を共有している。なお、ＡＤ変換回路５１が備えるメモリ５１５および検出回路５２が備えるメモリ５２５には、画素回路３ごとの領域が設けられる。図５では、メモリ５１５および５２５内にＡ～Ｄと記載しており、メモリ５１５および５２５には、画素回路Ａ～Ｄのそれぞれの領域が設けられることを模式的に示している。
　また、ローカル画素制御回路６２は、単一の画素回路３ごとに画素回路３を制御する画素制御回路の一例である。図５では、ローカル画素制御回路６２内にＡ～Ｄと記載しており、ローカル画素制御回路６２が単一の画素回路３ごとに画素回路３を制御することを模式的に示している。
　検出回路５２は、対応する画素回路３とローカル画素制御回路６２とを同期しながら、画素回路３の蓄積容量Ｃ２の信号と基準信号１とを比較する。例えば、検出回路５２は、画素回路Ａとローカル画素制御回路６２とを同期しながら、画素回路Ａの蓄積容量Ｃ２の信号と基準信号１とを比較する。これにより、画素回路３ごとに、蓄積容量Ｃ２が飽和レベルである基準信号１に達したか否かを判定することができる。
　さらに、ローカル画素制御回路６２は、対応する画素回路３の選択トランジスタＳＥＬ１と選択トランジスタＳＥＬ２とサンプルホールド回路３０との制御を同期する。例えば、サンプルホールド回路３０は、リセット成分用の容量素子ＣＲと、信号成分用の容量素子ＣＳを備え、ローカル画素制御回路６２は、対応する画素回路３の選択トランジスタＳＥＬ１と選択トランジスタＳＥＬ２と容量素子ＣＲおよびＣＳとの制御を同期する。容量素子ＣＲは、第１のサンプルホールド容量素子の一例であり、容量素子ＣＳは、第２のサンプルホールド容量素子の一例である。
　露光中に、ＡＤ変換回路５１と検出回路５２とローカル画素制御回路６２とは、同一の画素回路３を対象とするように同期する。対象とする画素回路３に対して、画素信号の値は、ＡＤ変換回路５１のメモリ５１５の対象とする画素回路３の領域に保持され、また、検出回路５２で検出した初期化回数Ｎはメモリ５２５の対象とする画素回路３の領域に保持され、ローカル画素制御回路６２は、対象とする画素回路３の選択トランジスタＳＥＬ１と選択トランジスタＳＥＬ２とサンプルホールド回路３０を同期させながら独立して制御する。このような構成により、複数の画素回路３に対して、露光中にＰＷＭ方式での動作を実施することができる。
　なお、画素回路群３ｄに対して、例えば、画素回路Ａ、Ｂ、Ｃ、Ｄといった順序で検出が行われるため、画素回路３ごとに検出回路５２による検出タイミングが異なり、蓄積容量Ｃ２の信号が基準信号１を超えたタイミングから、実際に検出回路５２が検出するタイミングまでに遅延が発生する。しかしながら、画素回路３ごとに、蓄積容量Ｃ２が飽和レベルに達したことを検出回路５２が検出した時点で、サンプルホールド回路３０のサンプルホールド容量素子ＣＳに飽和レベルの信号成分が保持される。これにより、画素回路３ごとに、検出回路５２が検出した時点の信号成分を正しく保持することができる。そして、画素回路３ごとに、蓄積容量Ｃ２およびフォトダイオードＰＤの初期化時に予め容量素子ＣＲに保持されていたリセット成分を用いて、信号成分のＣＤＳが行われることにより、正しく、蓄積容量Ｃ２の飽和レベルの信号を検出することができる。このように、複数の画素回路３が１つの検出回路５２を共有する場合であっても、ＰＷＭ方式を行うことができる。
　特に、微細セルにおいてＡＤ変換回路５１と検出回路５２とを単一の画素回路３ごとに設けられないときに効果的である。
　［サンプルホールド回路］
　図６は、サンプルホールド回路３０の構成例を示す図である。
　リセット成分は、サンプルホールド信号ＳＨＲによって容量素子ＣＲに保持される。信号成分は、サンプルホールド信号ＳＨＳによって容量素子ＣＳに保持される。サンプルホールド信号ＳＨＲＳＴがハイレベルにされることで、容量素子ＣＲおよびＣＳを放電することができる。
　ＨＣＧ信号、ＭＣＧ信号およびＬＣＧ信号を含む複数の画素信号のうちの少なくとも１つの画素信号は、サンプルホールド回路３０によって保持されず、ＡＤ変換回路５１によって直接ＡＤ変換され、複数の画素信号のうちの他の少なくとも１つの画素信号は、サンプルホールド回路３０によって保持され、保持された当該信号がＡＤ変換回路５１によってＡＤ変換される。
　［ＷＤＲでのダイナミックレンジの拡大］
　ここで、信号処理部７０が備えるＷＤＲ合成回路７６について説明する。ＷＤＲ合成回路７６は、ＷＤＲ処理部の一例である。ＷＤＲ合成回路７６は、画素回路３から出力される複数の画素信号を合成する、ＷＤＲ合成を行う。複数の画素信号は、上述したように、ＨＣＧ信号、ＭＣＧ信号およびＬＣＧ信号を含む。
　信号処理部７０（ＷＤＲ合成回路７６）は、初期化回数Ｎと、転送トランジスタＴＧによって電荷蓄積部ＦＤ０に読み出されたフォトダイオードＰＤの信号と蓄積容量Ｃ２の信号との混合信号と、に基づいて、入射光の強度を示す第１の信号を算出する。
　初期化回数Ｎが１以上の場合、画素回路３は、露光中に、蓄積容量Ｃ２の信号が基準信号１に達したときのフォトダイオードＰＤと蓄積容量Ｃ２との混合信号を、ＬＣＧ信号の飽和信号Ｑｓａｔとして出力し、フォトダイオードＰＤと蓄積容量Ｃ２とは初期化される。飽和信号Ｑｓａｔは、サンプルホールド回路３０によって保持され、保持された当該信号がＡＤ変換回路５１によってＡＤ変換される。画素回路３は、露光終了時に、蓄積容量Ｃ２の信号が基準信号１に達しておらずフォトダイオードＰＤと蓄積容量Ｃ２とに残存した混合信号を、ＬＣＧ信号の残存信号として出力する。残存信号は、サンプルホールド回路３０によって保持されず、ＡＤ変換回路５１によって直接ＡＤ変換される。第１の信号は、ＬＣＧ信号の飽和信号Ｑｓａｔおよび残存信号を含む。飽和信号Ｑｓａｔは第２の信号の一例であり、残存信号は第３の信号の一例である。信号処理部７０（ＷＤＲ合成回路７６）は、飽和信号Ｑｓａｔと初期化回数Ｎとの積と、残存信号との和を演算することにより、第１の信号を算出する。
　サンプルホールド回路３０は、初期化回数Ｎが１以上の場合、露光中に、フォトダイオードＰＤと蓄積容量Ｃ２とが初期化された後に、容量素子ＣＲに、リセット成分を保持する。また、サンプルホールド回路３０は、露光中に、蓄積容量Ｃ２の信号が基準信号１に達したとき、容量素子ＣＳに、信号成分として飽和信号Ｑｓａｔを保持する。そして、ＡＤ変換回路５１は、信号成分からリセット成分を減じた画素信号レベルと基準信号２とを比較することで、画素信号レベルをＡＤ変換する。
　初期化回数Ｎが０の場合、画素回路３は、低照度用の低照度モードでＨＣＧ信号を出力する。ＨＣＧ信号は、第４の信号の一例である。また、初期化回数Ｎが０の場合、画素回路３は、低照度モードよりも高照度用のモードでＭＣＧ信号またはＬＣＧ信号を出力する。ＬＣＧ信号は、第６の信号の一例である。ＭＣＧ信号は、第７の信号の一例である。ＬＣＧ信号およびＭＣＧ信号は、第５の信号に属する。
　画素回路３は、低照度モードでは、転送トランジスタＴＧを介して増幅トランジスタＳＦ１から、フォトダイオードＰＤの信号をＨＣＧ信号として出力する。具体的には、低照度モードは、蓄積容量Ｃ０、Ｃ１およびＣ２のうちの蓄積容量Ｃ０が用いられるモードであり、低照度の入射光に対して感度が高いモードである。
　低照度モードよりも高照度用のモードには、中照度モードおよび高照度モードが含まれる。
　画素回路３は、中照度モードでは、ゲイン制御トランジスタＧＣ１が制御されることで、増幅トランジスタＳＦ１から、フォトダイオードＰＤの信号をＭＣＧ信号として出力する。具体的には、中照度モードは、蓄積容量Ｃ０、Ｃ１およびＣ２のうちの蓄積容量Ｃ０およびＣ１が用いられるモードであり、中照度の入射光を検出可能なモードである。
　画素回路３は、高照度モードでは、ゲイン制御トランジスタＴＧＣおよびＧＣ１を介して増幅トランジスタＳＦ１から、蓄積容量Ｃ２の信号をＬＣＧ信号として出力する。具体的には、高照度モードは、蓄積容量Ｃ０、Ｃ１およびＣ２が用いられるモードであり、高照度の入射光を検出可能なモードである。
　ＨＣＧ信号は、サンプルホールド回路３０によって保持されず、ＡＤ変換回路５１によって直接ＡＤ変換される。ＭＣＧ信号またはＬＣＧ信号は、サンプルホールド回路３０によって保持され、保持された当該信号がＡＤ変換回路５１によってＡＤ変換される。
　ＷＤＲ合成回路７６は、初期化回数Ｎが１以上の場合、少なくとも第１の信号から出力信号を生成する。ＷＤＲ合成回路７６は、初期化回数Ｎが０の場合、ＨＣＧ信、ＭＣＧ信号およびＬＣＧ信号の少なくとも１つの信号から出力信号を生成する。生成された出力信号は、出力回路２８へ出力される。
　詳細は後述するが、ＷＤＲ合成をする際には、出力信号を生成するために用いられる画素信号を、複数の画素信号のうちのＨＣＧ信号のみから決めることができる。このため、画素回路３からの画素信号の出力数を低減することができるため、ロジック回路４での読出しの高速化を実現することができる。また、ロジック回路４のメモリ５１３および５２３のＢｉｔ数を低減できるため、面積削減および歩留まりの低下の抑制が可能となる。
　ＷＤＲ合成がされる高照度露光（高照度モード）、中照度露光（中照度モード）および低照度露光（低照度モード）で得られた３フレームの露光制御は、グローバルシャッター方式において、完全に同一タイミングで露光され、完全に同一画素を使用しているため、偽色、着色および時間的なブレは発生しなくなる。すなわち、各フレームは同時露光であるため、フレーム間の時間的なブレおよび着色は発生しない。
　低照度領域（低照度露光）のフレームでの画素信号は画素内ゲインが高く設定されたＨＣＧ信号であり、中照度領域（中照度露光）のフレームでの画素信号は画素内ゲインが中間に設定されたＭＣＧ信号であり、高照度領域（高照度露光）のフレームでの画素信号は画素内ゲインが低く設定されたＬＣＧ信号である。これらの画素信号を用いることで、低照度でのノイズ改善と高照度でのダイナミックレンジ拡大を行うことができる。
　図７は、画素内でのＷＤＲ合成の実施方法の概要を示す図である。
　図８は、３信号を用いたＷＤＲ合成をする信号処理部７０の構成例を示す図である。この例では、信号処理部７０は、ＨＣＧ信号生成回路７１、ＭＣＧ信号生成回路７２およびＬＣＧ信号生成回路７３を備える。ＨＣＧ信号生成回路７１は、低照度モードでの画素信号のデジタル値からＨＣＧ信号を生成する。ＭＣＧ信号生成回路７２は、中照度モードでの画素信号のデジタル値からＭＣＧ信号を生成する。ＬＣＧ信号生成回路７３は、高照度モードでの画素信号のデジタル値からＬＣＧ信号を生成する。
　低照度露光（低照度モード）によるＨＣＧ信号の信号電荷Ｑ０（蓄積容量Ｃ０の電荷）と、中照度露光（中照度モード）によるＭＣＧ信号の信号電荷Ｑ０およびＱ１（蓄積容量Ｃ０およびＣ１の電荷）と、高照度露光（高照度モード）によるＬＣＧ信号の信号電荷Ｑ０、Ｑ１およびＱ２（蓄積容量Ｃ０、Ｃ１およびＣ１の電荷）から、ＷＤＲ合成が行われる。図７の（ａ）～（ｄ）の横軸は、照度と露光時間との積、一定時間の照度、または、一定照度での露光時間を示す。縦軸は、図７の（ａ）では電荷蓄積レベルを示し、図７の（ｂ）では画素部の信号電位を示し、図７の（ｃ）ではＡＤ変換後の値を示し、図７の（ｄ）ではＳＮレベルを示す。
　図７の（ｃ）および（ｄ）は、信号処理部７０を構成するＷＤＲ合成回路７６の詳細を説明するための図である。「照度・露光時間」における低照度露光と中照度露光との遷移領域である境界Ｔ１では、図７の（ａ）に示すように蓄積容量Ｃ０の電荷が飽和する直前の電荷Ｑ０′となり、図７の（ｂ）に示すように画素部の信号電位が信号電位ＦＤＨとなる。「照度・露光時間」における中照度露光と高照度露光との遷移領域である境界Ｔ２は、図７の（ａ）に示すように蓄積容量Ｃ０およびＣ１の電荷が飽和する直前の電荷Ｑ０＋Ｑ１′となり、図７の（ｂ）に示すように画素部の信号電位が信号電位ＦＤＭとなる。また、最大の高照度露光の領域の「照度・露光時間」の境界Ｔ３では、図７の（ａ）に示すように蓄積容量Ｃ０、Ｃ１およびＣ２の電荷が飽和する直前の電荷Ｑ０＋Ｑ１＋Ｑ２′となり、図７の（ｂ）に示すように画素部の信号電位が信号電位ＦＤＬとなる。
　ＷＤＲ合成回路７６は、低照度フレームの画素信号（低照度露光）と中照度フレームの画素信号（中照度露光）と高照度フレームの画素信号（高照度露光）とを合成することで、ＷＤＲ機能が実現され、つまり、ダイナミックレンジが拡大される。
　図９は、３信号から選択された２信号を用いたＷＤＲ合成をする信号処理部の構成例を示す図である。この例では、信号処理部７０は、補間回路７４を備える。
　メモリ７７は、照度・露光時間に対応するＨＣＧ信号、ＭＣＧ信号およびＬＣＧ信号の画素値のゲイン比または感度比を記憶する。ゲイン比または感度比は、予め測定されてメモリ７７に記憶される。例えば、メモリ７７は、図７の（ｃ）に示されるＧａｉｎ１およびＧａｉｎ２を記憶する。Ｇａｉｎ１は、ＭＣＧ信号とＨＣＧ信号とのゲイン比である。Ｇａｉｎ２は、ＬＣＧ信号とＨＣＧ信号とのゲイン比である。なお、ＬＣＧ信号とＭＣＧ信号とのゲイン比は、Ｇａｉｎ２／Ｇａｉｎ１で求められてもよいし、予め測定された値が記憶されていてもよい。これにより、ＨＣＧ信号、ＭＣＧ信号およびＬＣＧ信号のうち１つの値が特定されれば、他の２つの値は、上記のゲイン比を用いて補間回路７４による補間処理でそれぞれ求めることができる。なお、メモリ７７は、ゲイン比の代わりに感度比を記憶してもよい。
　補間回路７４は、ＨＣＧ信号、ＭＣＧ信号およびＬＣＧ信号の３つの画素信号のうちロジック回路４で選択された２つの画素信号に基づいて、選択されなかった１つの画素信号の画素値を補間処理により求める。ロジック回路４で選択されなかった１つの画素信号の画素値は、補間回路７４で補間処理により求められＷＤＲ合成回路７６に入力される。補間処理とは、補間または推定の意味である。
　ＷＤＲ合成回路７６は、ロジック回路４で選択された画素信号と、補間回路７４の補間処理で求められた画素信号をもとに、メモリ７７に記憶されたゲイン比または感度比のデータから、３つの画素信号がリニア（線形）になるように合成する。
　例えば、図７の（ｂ）に示すように、ＨＣＧ信号およびＭＣＧ信号について、一点鎖線枠で囲まれた画素信号の画素値ＰＨおよびＰＭが選択された場合は、ＬＣＧ信号はメモリ７７に記憶されたゲイン比または感度比から補間処理で求められる。
　同様に、図７の（ｂ）に示すように、ＭＣＧ信号およびＬＣＧ信号について、一点鎖線枠で囲まれた画素信号の画素値ＰＭおよびＰＬが選択された場合は、ＨＣＧ信号はメモリ７７に記憶されたゲイン比または感度比から補間処理で求められる。
　このように、信号処理部７０は、ＨＣＧ信号の画素値ＰＨ、ＭＣＧ信号の画素値ＰＭ、および、ＬＣＧ信号の画素値ＰＬのうちの２つを取得する。また、信号処理部７０では、ＨＣＧ信号の画素値ＰＨ、ＭＣＧ信号の画素値ＰＭ、および、ＬＣＧ信号の画素値ＰＬのうちの１つを、補間回路７４で補間により得る。信号処理部７０は、このように得られた３つの画素値がリニア（線形）になるように合成することにより、図７の（ａ）に示す混合後の電荷に対応して、図７の（ｃ）に示すリニア（線形）なデジタルの画素信号を得ることができる。
　なお、低照度露光と中照度露光との遷移領域である境界Ｔ１や、中照度露光と高照度露光との遷移領域である境界Ｔ２において、境界付近での被写体のＳＮが急激に変化することをできるだけ抑制することが好ましい。
　［ＷＤＲ合成でのＨＣＧ信号、ＭＣＧ信号およびＬＣＧ信号の基本の読出し動作］
　図１０は、画素回路３の基本となる読出しタイミング例を示す図である。
　まずは、時刻ｔ１から時刻ｔ２において、フォトダイオードＰＤ、ならびに、電荷蓄積部ＦＤ０、ＦＤ１およびＦＤ２がリセットされ、露光スタートまで待機される。そして時刻ｔ３から時刻ｔ４においてシャッター動作が行われ、露光がスタートする。時刻ｔ５において露光時間は終了する。
　時刻ｔ５において、フォトダイオードＰＤに蓄積された信号電荷は、ゲイン制御トランジスタＧＣ１がＯＮされることによって、電荷蓄積部ＦＤ１に転送される。時刻ｔ５から時刻ｔ６の間にリセット動作が行われる。時刻ｔ６から時刻ｔ７の間にＭＣＧ信号のリセット成分は読み出される。
　次に時刻ｔ７から時刻ｔ８の間にリセット動作が行われる。時刻ｔ８から時刻ｔ９の間にＨＣＧ信号のリセット成分は読み出される。
　次に時刻ｔ９から時刻ｔ１０において、フォトダイオードＰＤに蓄積された信号電荷は、転送トランジスタＴＧによって電荷蓄積部ＦＤ０に転送される。時刻ｔ１０から時刻ｔ１１の間にＨＣＧ信号成分は読み出される。
　時刻ｔ１１において、フォトダイオードＰＤに蓄積された信号電荷は、ゲイン制御トランジスタＧＣ１がＯＮされることによって、電荷蓄積部ＦＤ１に転送される。時刻ｔ１１から時刻ｔ１２において、フォトダイオードＰＤに蓄積された信号電荷が、転送トランジスタＴＧによって電荷蓄積部ＦＤ１に転送される。時刻ｔ１２から時刻ｔ１３の間にＭＣＧ信号成分は読み出される。
　時刻ｔ１３において、フォトダイオードＰＤに蓄積された信号電荷は、ゲイン制御トランジスタＴＧＣがＯＮされることによって、電荷蓄積部ＦＤ２に転送される。時刻ｔ１３から時刻ｔ１４において、蓄積容量Ｃ２に蓄積された信号電荷がゲイン制御トランジスタＴＧＣによって電荷蓄積部ＦＤ２に転送される。時刻ｔ１４から時刻ｔ１５の間にＬＣＧ信号成分は読み出される。
　時刻ｔ１５から時刻ｔ１６の間にリセット動作が行われる。時刻ｔ１６から時刻ｔ１７の間にＬＣＧ信号のリセット成分は読み出される。
　時刻ｔ１６において、各トランジスタがＯＦＦされる。
　このようにして、ＨＣＧ信号、ＭＣＧ信号およびＬＣＧ信号が読み出される。
　［ＷＤＲ合成でのＨＣＧ信号、ＭＣＧ信号、ＬＣＧ信号の２信号の選択読出し動作］
　図１１は、選択式ＷＤＲ方式のタイミングを示す図である。図１１を用いて、ＨＣＧ信号、ＭＣＧ信号およびＬＣＧ信号の３信号から、ＨＣＧ信号のレベルを検出することで、２信号を選択する例を説明する。
　シングルスロープ方式のＡＤ変換回路５１において、カウンタ回路５１２がバイナリーカウンタであれば、デジタル値がＨＣＧ信号レベルに比例するため、最適な２信号を選択できる。しかしながら、消費電力を低減するためにはグレイコードカウンタの方が好適であり、デジタル値がＨＣＧ信号レベルに比例していないため、最適な２信号を選択することはできない。
　このため、図１１に示す時刻ｔ１０４から時刻ｔ１０６のＨＣＧ信号ＡＤ変換期間において、ＡＤ変換回路５１の比較器５１１による比較動作によってＨＣＧ信号がＡＤ変換された後、図１１に示す時刻ｔ１０６から時刻ｔ１０７のＨＣＧ信号検出期間に、基準信号２がＨＣＧ信号の飽和レベル（図７の（ｂ）の信号電位ＦＤＨ）に設定される。この期間では、基準信号２は、ＨＣＧ信号の飽和レベルであり、画素信号がこの飽和レベルを超えない場合はＨＣＧ信号となる。このため、比較器５１１は選択信号Ｓ１としてローレベルを出力し、ＨＣＧ信号およびＭＣＧ信号が選択される。一方、飽和レベル（信号電位ＦＤＨ）を超える際には画素信号はＨＣＧ信号でないため、比較器５１１は選択信号Ｓ１としてハイレベルを出力し、ＭＣＧ信号およびＬＣＧ信号が選択される。
　具体的には、比較器５１１は、増幅トランジスタＳＦ１と選択トランジスタＳＥＬ１とを介して、蓄積容量Ｃ０の電荷蓄積部ＦＤ０の電位と、基準信号生成部２７２より出力される基準信号２の電位との大小関係を比較し、蓄積容量Ｃ０の電荷蓄積部ＦＤ０の電位の方が高い場合にはローレベル、低い場合にはハイレベルの選択信号Ｓ１をローカル画素制御回路６１に出力し、画素回路３を制御させる。
　このように、初期化回数Ｎが０の場合、画素回路３は、３以上の画素信号を出力し、比較器５１１は、３以上の画素信号のうち、１つの画素信号（例えばＨＣＧ信号）について、ＡＤ変換された後に基準信号２（例えばＨＣＧ信号の飽和レベル）と比較し、当該１つの画素信号が基準信号２に達したときに、３以上の画素信号のうち、少なくとも２つの画素信号（例えばＭＣＧ信号とＬＣＧ信号）の選択を指示する選択信号Ｓ１を生成する。そして、ローカル画素制御回路６１は、選択信号Ｓ１に基づき、３以上の画素信号から少なくとも２つの画素信号を選択する。
　この結果、ＨＣＧ信号、ＭＣＧ信号およびＬＣＧ信号の３信号から２信号を選択することができる。
　［サンプルホールド回路でのｋＴＣノイズの発生］
　増幅トランジスタＳＦ１の出力にサンプルホールド回路３０を接続した場合（いわゆる、Ｖｏｌｔａｇｅ－Ｄｏｍａｉｎ方式）、画素信号（リセット成分および信号成分の両成分）のサンプリング時にｋＴＣノイズが発生する。このとき、低照度のＳＮは悪化するためダイナミックレンジの拡大は困難である。ｋＴＣノイズを改善するためには、高密度かつ低リークの容量素子が必要であるが、プロセス的に実現は困難であるという問題がある。
　このため、本開示では、ＷＤＲ合成でのＨＣＧ信号に対しては直接的にＡＤ変換されてノイズを低減し、信号処理部７０にデータが転送される。一方、ノイズ特性が厳しくないＭＣＧ信号およびＬＣＧ信号に対しては、サンプルホールド回路３０によってサンプルホールドされ、その後にＡＤ変換され、空きになったメモリ５１３が使用される。
　このように、ＨＣＧ信号、ＭＣＧ信号およびＬＣＧ信号のうちの１つの信号に対してのみメモリ５１３が搭載される。これによって、ＷＤＲ合成のノイズ特性の悪化、メモリ５１３の面積の増加および歩留まりの悪化を抑制することができる。
　［ＰＷＭ方式の基本動作］
　図１２を用いて、ＰＷＭ方式のタイミング例を説明する。
　図１２は、ＰＷＭ方式の基本となるタイミング例を示す図である。図１２のタイミング図では、２フレーム分の撮像動作を示している。１フレーム目は、比較的強い入射光に対応し、２フレーム目は比較的弱い入射光に対応する。
　フォトダイオードＰＤは、光電変換により電荷を発生し、フォトダイオードＰＤから溢れた電荷はオーバーフロー素子ＯＦを介して、蓄積容量Ｃ２に蓄積され、蓄積容量Ｃ２は、発生した電荷の量に応じた電位を保持する。入射光量に応じて電荷が発生するので、蓄積容量Ｃ２の電荷蓄積部ＦＤ２の電位は、初期電圧から時間経過とともに低下する。
　ローカル画素制御回路６１は、蓄積容量Ｃ２の電荷蓄積部ＦＤ２の電位が基準信号１まで低下したときに、蓄積容量Ｃ２を初期電圧に初期化する。
　ここで、基準信号１は、図７の（ａ）に示す蓄積容量Ｃ２に蓄積された電荷Ｑ２′に相当する電圧が好適である。基準信号１の電圧は、Ｑ２′／Ｃ２で与えられる。
　例えば、ローカル画素制御回路６１は、蓄積容量Ｃ２の電荷蓄積部ＦＤ２の電位が基準信号１まで低下したタイミングで、リセットトランジスタＲＳ、転送トランジスタＴＧ、ゲイン制御トランジスタＧＣ１およびゲイン制御トランジスタＴＧＣをハイレベルに設定して、フォトダイオードＰＤおよび蓄積容量Ｃ２を初期化する。初期電圧は、例えば、電源電圧でもよいし、予め定められた電圧値でもよい。フォトダイオードＰＤおよび蓄積容量Ｃ２が初期化されたことより、リセットトランジスタＲＳ、転送トランジスタＴＧ、ゲイン制御トランジスタＧＣ１およびＴＧＣは、ローカル画素制御回路６１によってオフ状態になり、初期化が解除される。
　カウンタ回路５２２は、初期値０からカウント動作を開始する。カウンタ回路５２２は、ローカル画素制御回路６１がフォトダイオードＰＤおよび蓄積容量Ｃ２を初期化した初期化回数Ｎをカウントし、初期化回数Ｎに対応する信号を入射光の強度を示すＬＣＧ信号の飽和信号ＱｓａｔのＮ倍のデジタル値をデジタル出力信号ＯＵＴ１として出力する。
　このように、固体撮像装置１００は、画素セルごとに初期化回数Ｎとしてデジタル出力信号ＯＵＴ１を出力する。これにより、ダイナミックレンジの拡大が可能となり、蓄積容量Ｃ２の飽和電荷量を超えるほど強い光がフォトダイオードＰＤに照射された状態でも、フォトダイオードＰＤおよび蓄積容量Ｃ２は初期化されながらデジタル信号を生成するので、蓄積容量Ｃ２の飽和電荷量を大きく超えるレベルの明るい場面でも撮像が可能となる。
　［ＰＷＭ方式とＡＤ変換方式］
　図１３は、ＰＷＭ方式にＡＤ変換回路５１を用いた際のタイミング例を示す図である。
　比較器５２１は、蓄積容量Ｃ２の電荷蓄積部ＦＤ２の電位と基準信号１とを比較し、一致した場合、ローカル画素制御回路６１は、リセットトランジスタＲＳ、転送トランジスタＴＧ、ゲイン制御トランジスタＧＣ１およびＴＧＣをオン状態にして、初期化を実行する。
　具体的には、比較器５２１は、増幅トランジスタＳＦ２および選択トランジスタＳＥＬ２を介して、蓄積容量Ｃ２の電荷蓄積部ＦＤ２の電位と、基準信号生成部２７１により出力される基準信号１の電位との大小関係を比較し、蓄積容量Ｃ２の電荷蓄積部ＦＤ２の電位の方が低い場合にはハイレベルを、リセットトランジスタＲＳ、転送トランジスタＴＧ、ゲイン制御トランジスタＧＣ１およびゲイン制御トランジスタＴＧＣを初期化させる制御信号としてローカル画素制御回路６１に出力する。
　初期化回路５２４は、初期化信号を生成する。初期化信号は、例えば、電源電圧でもよいし、他の電圧値でもよい。初期化信号は、ローカル画素制御回路６１を介してフォトダイオードＰＤおよび蓄積容量Ｃ２を初期化させる制御信号として供給される。
　基準信号生成部２７１は、基準信号１を生成する。基準信号１は、例えば、蓄積容量Ｃ２の飽和レベル（蓄積容量Ｃ２に保持された電荷が飽和したときの電荷蓄積部ＦＤ２の電圧値）であってもよいし、当該電圧値と電源電圧との間の電圧値であってもよい。
　ここで、基準信号１は、図７の（ａ）に示す蓄積容量Ｃ２に蓄積された電荷Ｑ２′に相当する電圧が好適である。基準信号１の電圧は、Ｑ２′／Ｃ２で与えられる。
　カウント制御信号生成部８０は、カウンタ回路５２２を制御するために、カウント初期化信号ＩＮＩＴとカウント停止信号ＳＴＯＰとを生成する。カウント初期化信号ＩＮＩＴは、カウンタ回路５２２のカウント値を０に初期化するための制御信号である。カウント停止信号ＳＴＯＰは、カウンタ回路５２２のカウント動作をさせるか停止させるかを制御する信号である。
　ローカル画素制御回路６１は、初期化信号がハイレベルの場合、リセットトランジスタＲＳ、転送トランジスタＴＧ、ゲイン制御トランジスタＧＣ１およびＴＧＣをオン状態にして、フォトダイオードＰＤおよび蓄積容量Ｃ２を初期化する。
　カウンタ回路５２２は、カウント制御信号生成部８０が出力するカウント停止信号ＳＴＯＰがローレベルの場合には、初期化信号がローレベルからハイレベルに遷移する初期化回数Ｎをカウントして、カウント結果をデジタル出力信号ＯＵＴ１として出力し、カウント停止信号ＳＴＯＰがハイレベルの場合には、カウントを停止し、カウント初期化信号ＩＮＩＴがハイレベルになると、カウント値を０に初期化する。
　また、例えば、基準信号１を増幅トランジスタＳＦ２の出力電圧ＶＩＮＩよりも高い電源電圧にすることで、初期化信号は、ハイレベルとなり、フォトダイオードＰＤおよび蓄積容量Ｃ２を初期化することができる。カウンタ回路５２２のカウント初期化信号ＩＮＩＴおよびカウント停止信号ＳＴＯＰをハイレベルとすることで、デジタル出力信号ＯＵＴ１は「０」に初期化する。
　また、例えば、カウント初期化信号ＩＮＩＴおよびカウント停止信号ＳＴＯＰをローレベルとし、かつ、基準信号１を増幅トランジスタＳＦ２の出力電圧ＶＩＮＩよりも低い電圧にすることで、初期化信号はローレベルとなり、初期化を停止することができる。増幅トランジスタＳＦ２の出力電圧は、光照射量に応じた速度で出力信号ＶＩＮＩから低下し、基準信号１に達した時点で、初期化信号は、ハイレベルへと遷移し、デジタル出力信号ＯＵＴ１は「１」になるとともに、フォトダイオードＰＤおよび蓄積容量Ｃ２は初期化され、増幅トランジスタＳＦ２の出力電圧は出力信号ＶＩＮＩとなり、初期化信号はローレベルとなる。
　また、増幅トランジスタＳＦ２の出力電圧は、光照射量に応じた速度で出力信号ＶＩＮＩから低下し、基準信号１に達した時点で、初期化信号はハイレベルへと遷移し、デジタル出力信号ＯＵＴ１は「２」になるとともに、フォトダイオードＰＤおよび蓄積容量Ｃ２は初期化され、増幅トランジスタＳＦ２の出力電圧は出力信号ＶＩＮＩとなり、初期化信号はローレベルとなる。
　この動作を露光時間が終了するまで実施し続け、露光時間が終了するまで、デジタル出力信号ＯＵＴ１は増加する。露光時間の終了時のデジタル出力信号ＯＵＴ１が初期化回数Ｎに相当する。
　また、カウント停止信号ＳＴＯＰがハイレベルになることで、カウンタ回路５２２は、その時点でのカウント値を保持し続け、画素セルごとにフォトダイオードＰＤに照射される光の量に応じたデジタル信号のデジタル出力信号ＯＵＴ１を生成する。
　固体撮像装置１００は、蓄積容量Ｃ２の電荷が一定量たまったらリセットし、リセット回数をデジタル値として出力する。固体撮像装置１００は、画素セルごとにデジタル信号を生成することで、高速な撮像が可能となる。更に、蓄積容量Ｃ２で光電変換不能なほど強い光がフォトダイオードＰＤに照射された状態でも、フォトダイオードＰＤおよび蓄積容量Ｃ２は初期化されながらデジタル信号が生成されるので、フォトダイオードＰＤおよび蓄積容量Ｃ２の飽和電荷量を大きく上回るほど明るい場面でも撮像が可能となる。
　また、フォトダイオードＰＤおよび蓄積容量Ｃ２は受光面積を小さくしても初期化を伴って撮像できるので、固体撮像装置１００の小型化および低コスト化を図ることができる。
　次に、ＡＤ変換回路５１の動作例について図１３を用いて説明する。
　ＡＤ変換回路５１は、高照度での画素信号（ＬＣＧ信号）と、最後に初期化された後のフォトダイオードＰＤと蓄積容量Ｃ２とのＦＤ混合した残存信号とをＡＤ変換し、ＡＤ変換されたデータを入射光の強度を示すデジタル出力信号ＯＵＴ２として出力する。
　具体的には、ＡＤ変換回路５１は、飽和信号Ｑｓａｔと、カウンタ回路５１２がカウントを停止した後のフォトダイオードＰＤと蓄積容量Ｃ２とのＦＤ混合した電位とに応じたデジタル出力信号ＯＵＴ２を出力する。
　信号処理部７０は、デジタル出力信号ＯＵＴ１と、デジタル出力信号ＯＵＴ２とを合成することにより、入射光の強度を示すデジタル出力信号ＯＵＴ３（すなわち第１の信号）を生成する。
　図１３の例では、カウンタ回路５２２のデジタル出力信号ＯＵＴ１はＮ、カウンタ回路５１２のデジタル出力信号ＯＵＴ２はＭである。フォトダイオードＰＤと蓄積容量Ｃ２とのＦＤ混合した飽和信号Ｑｓａｔのデジタル値をデジタル値Ｄｓａｔとする。このとき、信号処理部７０では、合計のデジタル出力信号ＯＵＴ３は、「Ｄｓａｔ×Ｎ＋Ｍ」となる。
　固体撮像装置１００は、残存信号をＡＤ変換し、初期化回数と合わせてデジタル出力する。これにより、光照射量に応じて、より高精細なデジタル信号を出力することが可能となり、より外界に近い輝度および色合いを再現する良好な撮像が可能となる。
　［色フィルタの配列の単位での信号選択］
　色フィルタの配列の単位での信号選択について、代表的なベイヤー配列である４色（Ｒ・Ｇｒ・Ｂ・Ｇｂ）を例として説明する。
　ここで、図７を用いて、ＨＣＧ信号およびＭＣＧ信号の境界Ｔ１と、ＭＣＧ信号およびＬＣＧ信号の境界Ｔ２と、カラーフィルターの関係について説明する。
　一般的に、遷移領域である境界Ｔ１およびＴ２は、アナログゲインもしくはデジタルゲインに連動し変化する。
　例えば、ベイヤー配列の場合、４色（Ｒ・Ｇｒ・Ｂ・Ｇｂ）で感度が異なり、ＧｒやＧｂの感度が最大であり、ＢやＲの感度の方が低い。このため、ＧｒやＧｂの境界Ｔ１およびＴ２は、ＢやＲと比較して低くなる。これに連動して、各色の境界Ｔ１およびＴ２の電圧レベルは変化する。
　ＷＤＲの合成方法には２通りがある。これについて、図１４および図１５を用いて説明する。
　図１４は、ベイヤー単位で各色の最大の信号を優先してＨＣＧ信号、ＭＣＧ信号、ＬＣＧ信号を選択する例を説明するための図である。
　１つ目は、ベイヤー配列の場合、図１４において太枠で示す４色（Ｒ・Ｇｒ・Ｂ・Ｇｂ）の最大信号のゲインを使用して、３フレームの合成を行う合成方法である。
　この場合は、４色（Ｒ・Ｇｒ・Ｂ・Ｇｂ）のうちの信号レベルが最大の色に合わせられる。例えば、この信号レベルが最大の色がＧｒでＬＣＧ信号と検出されれば、他の３色（Ｒ・Ｂ・Ｇｂ）も同様にＬＣＧ信号とされる。例えば、この信号レベルが最大の色がＲでＭＣＧ信号と検出されれば、他の３色（Ｇｒ・Ｂ・Ｇｂ）も同様にＭＣＧ信号とされる。
　このように、複数の画素回路３は色フィルタの配列画素に対応し、ローカル画素制御回路６２は、複数の画素回路３に対して、色フィルタの配列画素の最大の信号レベルに合わせて同一の画素制御を行ってもよい。
　これによれば、色フィルタの配列の単位、例えば、４色からなるベイヤー配列の単位で、同一ゲインとなり、各色でゲインが異なった際に発生し得る各色のリニアリティずれによる着色がないようにすることができる。また、ＡＥ制御により、各色のゲインが変わった場合においても、常に、図７の（ｄ）に示すＳＮレベルにおいて、４色（Ｒ・Ｇｒ・Ｂ・Ｇｂ）の最大の信号レベルを使用して、遷移領域である境界Ｔ１およびＴ２を連動して変化させることができる。ＷＤＲの遷移領域である境界部の前後での各色のゲイン（ＨＣＧ信号、ＭＣＧ信号、ＬＣＧ信号）は同一であるため、各色のリニアリティずれによる着色は発生しない。
　図１５は、各色独立でＨＣＧ信号、ＭＣＧ信号、ＬＣＧ信号を選択する例を説明するための図である。
　２つ目は、ベイヤー配列の場合、図１５で示す４色（Ｒ・Ｇｒ・Ｂ・Ｇｂ）の信号を各々個別のゲインを使用して、３フレームの個別合成を行う合成方法である。ＡＥ動作により、各色のゲインが変わった場合においても、常に、図７の（ｄ）に示すＳＮレベルにおいて、４色（Ｒ・Ｇｒ・Ｂ・Ｇｂ）の遷移領域である境界Ｔ１およびＴ２を独立して変化させる。この場合、各色が各々の信号レベルに応じてＨＣＧ信号、ＭＣＧ信号またはＬＣＧ信号を選択する。
　これによれば、例えば、特に、被写体の色温度が変化した際にホワイトバランスが変化した際に、各色でゲインを調整する場合に、各色でＡＥ制御によりアナログゲインもしくはデジタルゲインが可変しても、各フレームのＷＤＲ合成をすることができる。
　これによれば、ＷＤＲ合成において、各色の境界Ｔ１およびＴ２を最大化できるため、ＳＮがよいという効果がある。
　［画素回路と検出選択回路との積層ＢＳＩによる構成例］
　次に、画素回路３とロジック回路４との積層ＢＳＩ（Ｂａｃｋ　Ｓｉｄｅ　Ｉｌｌｕｍｉｎａｔｉｏｎ）による構成例を説明する。
　図１６から図１９は、実施の形態に係る固体撮像装置１００を積層型イメージセンサとして構成した例を示す図である。
　各図（図１６から図１９）の固体撮像装置１００は、貼り合わされた第１半導体チップ（第１半導体基板）および第２半導体チップ（第２半導体基板）もしくは３つ以上の半導体チップを含む。半導体チップは、半導体基板の一例である。第１半導体チップと第２半導体チップとはそれぞれの配線層側の面で互いに貼り合わされ、積層される。各図中のＰＤはフォトダイオードＰＤ、Ｃはサンプルホールド容量（例えば、容量素子ＣＲおよびＣＳ）、Ａｎａはアナログ回路（例えば、比較器５１１および５２１）、ＬｏｇｉｃとＬＧはロジック回路（例えば、カウンタ回路５１２および５２２）、ＭＥＭはメモリ回路（例えば、メモリ５１３および５２３）を示す。
　画素回路３は、１ないし複数の半導体層からなる第１半導体基板に形成され、検出回路５２は、１ないし複数の半導体層からなる第２半導体基板に形成され、第１半導体基板と第２半導体基板とは積層される。また、ＡＤ変換回路５１は、第２半導体基板に形成される。また、選択回路ＳＷ１およびＳＷ２は、第１半導体基板または第２半導体基板に形成される。
　第１半導体チップは、各図では画素チップと記され、裏面照射型ＣＭＯＳイメージセンサとしての固体撮像装置１００の主要部を含む。この第１半導体チップは、各画素回路３のフォトダイオードＰＤおよび蓄積容量Ｃ２を備える。
　第２半導体チップは、各図ではロジックチップ（図１８ではロジックチップＡおよびＢ）と記され、検出回路５２とＡＤ変換回路５１とを有する。第２半導体チップは、例えば信号処理部７０などの主要なアナログ回路（例えば、比較器５１１および５２１）やロジック回路（例えば、カウンタ回路５１２および５２２）を含む。
　このような固体撮像装置１００において、積層ＢＳＩ型ＣＩＳ（Ｃｏｎｔａｃｔ　Ｉｍａｇｅ　Ｓｅｎｓｏｒ）として画素チップに画素回路３を搭載することができ、ロジックチップにロジック回路４を搭載することができる。つまり、画素チップでは画素回路３ごとにフォトダイオードＰＤが搭載され、ロジックチップではロジック回路４を構成することができる。そして、画素信号を直接、ロジック回路４に読み出すことができるので、ロジックチップがアナログ回路およびロジック回路のみで構成され、集積化しやすくレイアウト面積を低減することができる。さらに、画素アレイ部１からの複数の画素信号は、ロジック回路４により、少なくとも最適な２信号が選択される。これにより、ロジック回路４のメモリ５１３および５２３のＢｉｔ数の低減、および、面積の低減をすることができる。さらに、メモリ５１３および５２３ならびに信号処理部７０の高速化および低電力化を実現することができる。
　図２０および図２１は、実施の形態に係る画素回路３とロジック回路４との接合例を示す図である。
　画素チップおよびロジックチップには、図２０および図２１に記載の接合ＡおよびＢが設けられてもよい。図２０は図２から図４に対応し、図２１は図５に対応する。
　図１６に示す例では、画素チップの画素回路３ごとにサンプルホールド回路３０の容量素子が搭載され、ロジックチップにロジック回路４が搭載される。画素チップにサンプルホールド回路３０の容量素子を構成することができ、デジタル信号の回り込みに対してノイズ耐性を良好にすることができる。ロジックチップがアナログ回路やロジック回路のみで構成され、集積化しやすくレイアウト面積を低減することができる。画素アレイ部１からの複数の画素信号は、ロジック回路４により、少なくとも最適な２信号が選択され、画素信号の数が減るため、信号処理部７０にデジタル信号を転送する時間や電力を削減でき、高速化および低電力化を実現することができる。
　図１７に示す例では、画素チップに各画素が搭載され、ロジックチップに画素回路３ごとに対応してサンプルホールド回路３０の容量素子が搭載される。ロジックチップにロジック回路４が搭載される。ロジックチップにサンプルホールド回路３０の容量素子を構成することができ、寄生感度を良好にすることができる。なお、サンプルホールド回路３０の容量素子は、搭載面積に制約があれば、画素チップとロジックチップとに分割して搭載されてもよい。図１７に示す例についても、図１６に示す例と同様に高速化および低電力化を実現することができる。
　図１８に示す例では、画素チップに各画素が搭載され、ロジックチップＡに画素回路３ごとに対応してサンプルホールド回路３０の容量素子が搭載され、ロジックチップＢに画素回路３ごとに対応してメモリが搭載される。ロジックチップＢにメモリを構成することができ、メモリからの出力信号を高速化することができる。図１８に示す例についても、図１６に示す例と同様に高速化および低電力化を実現することができる。
　図１９に示す例では、画素チップに画素回路３ごとのサンプルホールド回路３０の容量素子が搭載され、ロジックチップにロジック回路４ｄが搭載される。画素チップにサンプルホールド回路３０の容量を構成することができ、デジタル信号の回り込みに対してノイズ耐性を良好にすることができる。画素回路群３ｄを構成する複数の画素回路３は、ロジック回路４ｄを共有する。ロジックチップがアナログ回路やロジック回路のみで構成され、集積化しやすくレイアウト面積を低減することができる。図１９に示す例についても、図１６に示す例と同様に高速化および低電力化を実現することができる。
　［具体的な動作例］
　次に、固体撮像装置１００のＰＷＭ方式および選択式ＷＤＲ方式を使用したより具体的な動作例について、図２２から図２４を用いて説明する。
　図２２は、ＨＣＧ信号とＭＣＧ信号とを選択した場合のタイミング例を示す図である。
　図２３は、ＭＣＧ信号とＬＣＧ信号を選択した場合のタイミング例を示す図である。
　図２４は、ＬＣＧ信号の飽和レベルと残存信号を選択した場合のタイミング例を示す図である。
　なお、図２２から図２４では、図５の複数の画素回路３（画素回路Ａ～Ｄ）がロジック回路４ｄを共有する場合における、図１１の選択読出し動作を使った選択式ＷＤＲのタイミング例を説明する。なお、図２Ａから図４のように、ロジック回路４が単一の画素回路３ごとに設けられる場合についても、画素回路Ａ～Ｄのうちの１つの画素回路３に着目することで、以下の説明を適用することができる。
　以下では、入射光が低照度から中照度の場合には、初期化回数Ｎが０となり、入射光が高照度の場合には、初期化回数Ｎが１以上となるとする。
　まず、入射光が低照度の場合に、ＨＣＧ信号のレベルが基準信号２（ＨＣＧ信号の飽和レベル）を超えないときについて、図２２を用いて説明する。このときはＨＣＧ信号とＭＣＧ信号の２信号が選択され、信号処理部７０のＷＤＲ合成回路７６にて合成される。ＬＣＧ信号は不要となる。
　時刻１０２から時刻１０３において、低照度であるため、露光中にフォトダイオードＰＤの電荷はオーバーフロー素子ＯＦの所定の閾値を超えない。このため蓄積容量Ｃ２に電荷はたまらず、検出回路５２は動作しない。まず、シャッター（ＳＨＴ）時間後に、ゲイン制御トランジスタＧＣ１およびＴＧＣがオンされ、ＬＣＧ信号のリセット成分がサンプルホールド回路３０の容量素子ＣＲに、サンプルホールド信号ＳＨＲによってサンプルホールドされる。ただし、露光中に蓄積容量Ｃ２は飽和レベルを超えず検出回路５２は動作しないため、サンプルホールドされた電荷が放電される。
　時刻１０３から時刻１０４において、ゲイン制御トランジスタＧＣ１がオンされ、ＭＣＧ信号のリセット成分がサンプルホールド回路３０の容量素子ＣＲに、サンプルホールド信号ＳＨＲによってサンプルホールドされる。
　時刻１０４から時刻１０６において、ＨＣＧ信号のリセット成分および信号成分がＡＤ変換されてメモリ５１３に蓄積される。
　図２２の説明では、時刻１０６から時刻１０７において、図１１の選択読出し動作でＨＣＧ信号のレベルが飽和レベル（信号電位ＦＤＨ）を超えないとする。なお、超える場合については図２３で説明する。
　時刻１０７から時刻１０８において、ゲイン制御トランジスタＧＣ１がオンされ、ＭＣＧ信号の信号成分がサンプルホールド回路３０の容量素子ＣＳに、サンプルホールド信号ＳＨＳによってサンプルホールドされる。
　時刻１０８から時刻１１０において、サンプルホールドされたＭＣＧ信号のリセット成分および信号成分のＡＤ変換は実施されない。これは、すでに、メモリ５１３にＨＣＧ信号のデータが蓄積されているためである。
　時刻１１０から時刻１１２において、ＬＣＧ信号のリセット成分および信号成分の読出しは実施されない。これは、ＨＣＧ信号およびＭＣＧ信号の２信号でＷＤＲ合成ができるためである。
　時刻１１５から時刻１１６において、メモリ５１３のＨＣＧ信号のデータが次の露光中に信号処理部７０に転送される。
　時刻１１６から時刻１１８において、サンプルホールド回路３０の容量素子ＣＲに、サンプルホールド信号ＳＨＲによってサンプルホールドされたＭＣＧ信号のリセット成分と、サンプルホールド回路３０の容量素子ＣＳに、サンプルホールド信号ＳＨＳによってサンプルホールドされたＭＣＧ信号の信号成分がＡＤ変換され、時刻１１５から時刻１１６で空になったメモリ５１３に蓄積される。
　時刻１１８から時刻１１９において、メモリ５１３のＭＣＧ信号のデータが露光中に信号処理部７０に転送される。
　次に、入射光が中照度の場合に、ＨＣＧ信号のレベルが基準信号２（ＨＣＧ信号の飽和レベル）を超えるときについて、図２３を用いて説明する。このときはＭＣＧ信号とＬＣＧ信号の２信号が選択され、信号処理部７０のＷＤＲ合成回路７６にて合成される。ＨＣＧ信号は不要となる。
　時刻１０２から時刻１０３において、中照度であるため、露光中にフォトダイオードＰＤの電荷はオーバーフロー素子ＯＦの所定の閾値を超える。このため蓄積容量Ｃ２には電荷がたまるが、飽和レベルにはならず、検出回路５２は動作しない。まず、シャッター（ＳＨＴ）時間後に、ゲイン制御トランジスタＧＣ１およびＴＧＣがオンされ、ＬＣＧ信号のリセット成分がサンプルホールド回路３０の容量素子ＣＲに、サンプルホールド信号ＳＨＲによってサンプルホールドされる。ただし、露光中に蓄積容量Ｃ２は飽和レベルを超えず検出回路５２は動作しないため、サンプルホールドされた電荷が放電される。
　時刻１０３から時刻１０４において、ゲイン制御トランジスタＧＣ１がオンされ、ＭＣＧ信号のリセット成分がサンプルホールド回路３０の容量素子ＣＲに、サンプルホールド信号ＳＨＲによってサンプルホールドされる。
　時刻１０４から時刻１０６において、ＨＣＧ信号のリセット成分および信号成分がＡＤ変換されてメモリ５１３に蓄積される。
　図２３の説明では、時刻１０６から時刻１０７において、図１１の選択読出し動作でＨＣＧ信号のレベルが飽和レベル（信号電位ＦＤＨ）を超えるとする。なお、超えない場合については図２２で説明した通りである。
　時刻１０７から時刻１０８において、ゲイン制御トランジスタＧＣ１がオンされ、ＭＣＧ信号の信号成分がサンプルホールド回路３０の容量素子ＣＳに、サンプルホールド信号ＳＨＳによってサンプルホールドされる。
　時刻１０８から時刻１１０において、サンプルホールドされたＭＣＧ信号のリセット成分および信号成分がＡＤ変換されてメモリ５１３に蓄積される。このとき、時刻１０６から時刻１０７において、メモリ５１３のＨＣＧ信号のデータがクリアされて空になっている。
　時刻１１０から時刻１１２において、ＬＣＧ信号のリセット成分および信号成分がサンプルホールド回路３０の容量素子ＣＲおよびＣＳに、サンプルホールド信号ＳＨＲおよびＳＨＳによってサンプルホールドされる。
　時刻１１５から時刻１１６において、メモリ５１３のＭＣＧ信号のデータが次の露光中に信号処理部７０に転送される。
　時刻１１６から時刻１１８において、サンプルホールド回路３０の容量素子ＣＲに、サンプルホールド信号ＳＨＲによってサンプルホールドされたＬＣＧ信号のリセット成分と、サンプルホールド回路３０の容量素子ＣＳに、サンプルホールド信号ＳＨＳによってサンプルホールドされたＬＣＧ信号成分がＡＤ変換され、時刻１１５から時刻１１６で空になったメモリ５１３に蓄積される。
　時刻１１８から時刻１１９において、メモリ５１３のＬＣＧ信号のデータを露光中に信号処理部７０に転送される。
　次に、入射光が高照度の場合に、初期化回数Ｎが１以上のときについて、図２４を用いて説明する。このときはＬＣＧ信号の飽和信号ＱｓａｔおよびＬＣＧ信号の残存信号の２信号が選択され、信号処理部７０のＷＤＲ合成回路７６にて合成される。ＨＣＧ信号とＭＣＧ信号は不要となる。
　時刻１０２から時刻１０３において、高照度であるため、露光中にフォトダイオードＰＤの電荷はオーバーフロー素子ＯＦの所定の閾値を超える。このため蓄積容量Ｃ２に電荷がたまり、さらに蓄積容量Ｃ２は飽和レベルを超え、検出回路５２は動作する。図２４は初期化回数Ｎが２の場合の例である。まず、シャッター（ＳＨＴ）時間後に、ゲイン制御トランジスタＧＣ１およびＴＧＣがオンされ、ＬＣＧ信号のリセット成分がサンプルホールド回路３０の容量素子ＣＲにサンプルホールド信号ＳＨＲによってサンプルホールドされる。次に、蓄積容量Ｃ２は飽和レベルを超え、検出回路５２は動作する。次に、フォトダイオードＰＤおよび蓄積容量Ｃ２の電荷がＦＤ混合され、ＬＣＧ信号の飽和レベルの信号成分（飽和信号Ｑｓａｔ）が、サンプルホールド回路３０の容量素子ＣＳにサンプルホールド信号ＳＨＳによってサンプルホールドされる。
　初期化後に、ゲイン制御トランジスタＧＣ１およびＴＧＣがオンされ、ＬＣＧ信号のリセット成分が、サンプルホールド回路３０の容量素子ＣＲに、サンプルホールド信号ＳＨＲによってサンプルホールドされる。次に、蓄積容量Ｃ２は飽和レベルを超え、検出回路５２は動作する。次に、フォトダイオードＰＤおよび蓄積容量Ｃ２の電荷がＦＤ混合され、ＬＣＧ信号の飽和レベルの信号成分（飽和信号Ｑｓａｔ）が、サンプルホールド回路３０の容量素子ＣＳにサンプルホールド信号ＳＨＳによってサンプルホールドされる。この動作がＮ回繰り返して行われる。
　ここで、サンプルホールド回路３０には、飽和信号Ｑｓａｔが初期化のたびに繰り返して蓄積される必要はなく、１回のみ蓄積されて露光中、１回のみ蓄積された飽和信号Ｑｓａｔが保持され続けてもよい。
　時刻１０３から時刻１０４において、ＭＣＧ信号のリセット成分はサンプルホールド回路３０にサンプルホールドされない。これは、時刻１０２から時刻１０３において、サンプルホールド回路３０に電荷が蓄積されているためである。
　時刻１０４から時刻１０６において、ＨＣＧ信号のリセット成分および信号成分はＡＤ変換されず、メモリ５１３に蓄積されない。これは、高照度では、ＨＣＧ信号は不要のためである。
　時刻１０６から時刻１０７において、図１１の選択読出し動作でＨＣＧ信号レベルが飽和レベルを超えるか否かに関わらず、時刻１０７から時刻１０８における処理が行われる。
　時刻１０７から時刻１０８において、ＭＣＧ信号の信号成分はサンプルホールド回路３０にサンプルホールドされない。これは、高照度では、ＭＣＧ信号は不要のためである。
　時刻１０８から時刻１１０において、サンプルホールドされたＬＣＧ信号の飽和信号Ｑｓａｔ（具体的には飽和信号Ｑｓａｔについてのリセット成分および信号成分）がＡＤ変換され、メモリ５１３に蓄積される。ここでＬＣＧ信号の飽和信号Ｑｓａｔは、初期化回数Ｎが１のとき、または、初期化回数Ｎが２のときのいずれの信号が使用されても構わない。
　時刻１１０から時刻１１２において、フォトダイオードＰＤおよび蓄積容量Ｃ２の電荷がＦＤ混合され、ＬＣＧ信号の残存信号についてのリセット成分および信号成分がサンプルホールド回路３０の容量素子ＣＲおよびＣＳに、サンプルホールド信号ＳＨＲおよびＳＨＳによってサンプルホールドされる。
　時刻１１５から時刻１１６において、メモリ５１３に蓄積されたＬＣＧ信号の飽和信号Ｑｓａｔのデータを次の露光中に信号処理部７０に転送される。
　時刻１１６から時刻１１８において、サンプルホールドされたＬＣＧ信号の残存信号（具体的には残存信号についてのリセット成分および信号成分）がＡＤ変換され、時刻１１５から時刻１１６で空になったメモリ５１３に蓄積される。
　時刻１１８から時刻１１９において、メモリ５１３のＬＣＧ信号の残存信号のデータが露光中に信号処理部７０に転送される。
　［ＳＮの被写体照度依存性］
　次に、ＳＮの被写体照度依存性について図２５を用いて説明する。
　図２５は、ＨＣＧ信号、ＭＣＧ信号、ならびに、ＬＣＧ信号の飽和信号Ｑｓａｔ（リニア飽和（Ｑｓａｔ）とも記載する）およびＬＣＧ信号の残存信号のＳＮを示す図である。図２５は、低照度のＨＣＧ信号、中照度のＭＣＧ信号および高照度のＬＣＧ信号のＳＮを示しており、図７の（ｄ）に対して、第１の信号（ＬＣＧ信号のリニア飽和（Ｑｓａｔ）×Ｎ＋残存信号）のＳＮを加えたものである。
　低照度のＳＮは、ＡＤ変換回路５１でＨＣＧ信号が直接ＡＤ変換されるため良好である。また、最大被写体照度に関しては、図２５に示すように、従来のＰＷＭなしの方式では「リニア飽和（Ｑｓａｔ）」であるが、本開示のＰＷＭありの方式では「リニア飽和（Ｑｓａｔ）×Ｎ＋残存信号」となり、ダイナミックレンジを大きく拡大することができる。
　ここで、詳細には、「リニア飽和（Ｑｓａｔ）×Ｎ＋残存信号」のＳＮは、ＬＣＧ信号のリニア飽和（Ｑｓａｔ）のＳＮが維持される。これは、ＬＣＧ信号のリニア飽和（Ｑｓａｔ）のＳＮは、ショットノイズの√（リニア飽和（Ｑｓａｔ））で決まっており、信号処理部７０で、信号Ｓ（Ｓｉｇｎａｌ）およびノイズＮ（Ｎｏｉｓｅ）の両方がデジタル的に初期化回数Ｎ倍されるだけで変わらないためである。
　ここで、「リニア飽和（Ｑｓａｔ）×Ｎ＋残存信号」のＳＮについては、上記の通り、「リニア飽和（Ｑｓａｔ）×Ｎ」のＳＮが「リニア飽和（Ｑｓａｔ）」のＳＮに等しいことにより、等価的に「リニア飽和（Ｑｓａｔ）＋残存信号」のＳＮで表される。信号Ｓ（Ｓｉｇｎａｌ）は、「Ｓ＝（Ｑｓａｔ）＋残存信号」であり、ノイズＮ（Ｎｏｉｓｅ）は、各ショットノイズの二乗平均で表されるので、「Ｎ＝√（（√Ｑｓａｔ）＾２＋（√残存信号）＾２）＝√（Ｑｓａｔ＋残存信号）」となる。このため、「ＳＮ＝√（Ｑｓａｔ＋残存信号）」となる。
　本開示によれば、高密度の蓄積容量Ｃ２ではなく、小さな容量の蓄積容量Ｃ２の場合であっても、ダイナミックレンジを拡大することができる。
　また、ＨＣＧ信号、ＭＣＧ信号およびＬＣＧ信号の遷移領域の境界でのＳＮ段差は大きくなく理想的な特性を実現することができることがわかる。
　また、特許文献１に開示されたフォトダイオードＰＤに対してＰＷＭ方式を採用した際には、最大のＳＮはフォトダイオードＰＤのＭＣＧ信号の飽和時のショットノイズで決まり一定値になる。これはフォトダイオードＰＤのＳＮはデジタル的にＮ倍しても変わらないためである。しかしながら、本開示によれば、最大のＳＮはフォトダイオードＰＤおよび蓄積容量Ｃ２のＬＣＧ信号の飽和時のショットノイズで決まるため、従来方式に比較してＳＮを改善することができる。
　なお、ＬＣＧ信号の飽和信号（Ｑｓａｔ）は、サンプルホールド回路３０によって、初期化されるごとに算出されてもよいし、複数回の平均値によって算出されてもよい。これにより、ＬＣＧ信号の飽和信号（Ｑｓａｔ）の精度向上につながる。
　なお、増幅トランジスタＳＦ１のサイズは増幅トランジスタＳＦ２のサイズよりも大きいことが好適である。信号を読み出す増幅トランジスタＳＦ１のサイズを大きくすることにより、ノイズを低減することができる。また、検出信号を読み出す増幅トランジスタＳＦ２のサイズを小さくすることにより、フォトダイオードＰＤの面積の縮小を抑制することができる。
　［固体撮像装置を適用した撮影装置］
　次に、固体撮像装置１００を適用した撮影装置について、図２６を用いて説明する。
　図２６は、実施の形態に係る固体撮像装置１００を適用した撮影装置２００の例を示す図である。
　同図の撮影装置２００は、カメラシステムであって、固体撮像装置１００、レンズを含む撮像光学系２０２、信号処理部２０３、駆動回路２０４およびシステム制御部２０５を備える。撮影装置２００において、固体撮像装置１００が使用される。
　駆動回路２０４は、システム制御部２０５から駆動モードに応じた制御信号を受け、固体撮像装置１００に駆動モード信号を供給する。駆動モード信号を供給された固体撮像装置１００においては、駆動モード信号に対応した駆動パルスを発生して、固体撮像装置１００内の各ブロックに供給する。
　信号処理部２０３は、固体撮像装置１００から出力された画像信号を受けて、当該画像信号に対して各種の信号処理を行う。
　このように、撮影装置２００は、固体撮像装置１００と、固体撮像装置１００に被写体からの入射光を導く撮像光学系２０２と、固体撮像装置１００からの出力信号を処理する信号処理部２０３とを備える。
　［固体撮像装置を適用した測距撮像装置］
　次に、固体撮像装置１００を適用した測距撮像装置について、図２７を用いて説明する。
　図２７は、実施の形態に係る固体撮像装置１００を適用した測距撮像装置３００の例を示す図である。測距の対象は、対象物１９０である。
　測距撮像装置３００は、光源ドライバ１５０と、光源部１６０と、光学レンズ１７０と、信号処理部１８０と、固体撮像装置１００とを備える。測距撮像装置３００において、固体撮像装置１００が使用される。
　光源ドライバ１５０は、固体撮像装置１００からの発光を指示する信号に従って光源部１６０に駆動信号を供給する。
　光源部１６０は、光源ドライバ１５０の駆動信号に従って測距用のパルス光を発生する。
　光学レンズ１７０は、光源部１６０からのパルス光に対応する対象物１９０の反射パルス光を集光するためのレンズである。
　信号処理部１８０は、固体撮像装置１００から受けた信号に基づいて、対象物１９０までの距離を演算により求める。
　固体撮像装置１００は、対象物１９０に対して、背景光のもと近赤外光を光源部１６０から照射させる。対象物１９０からの反射光は、光学レンズ１７０を介して、画素アレイ部１に入射される。画素アレイ部１に入射される反射光は、結像され、当該結像される光学的画像は画素信号に変換される。固体撮像装置１００の出力は、信号処理部１８０によって距離データに変換され、用途によっては可視的な距離画像または輝度画像にも変換される。
　（その他の実施の形態）
　以上、本開示の一つまたは複数の態様に係る固体撮像装置１００について、実施の形態に基づいて説明したが、本開示は、実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を各実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の一つまたは複数の態様の範囲内に含まれてもよい。
　本開示は、固体撮像装置、および、固体撮像装置を撮像デバイスとして用いた撮影装置や測距撮像装置に関し、例えばデジタルカメラ、および、測距システムなどに好適である。
　１　画素アレイ部
　３、３ａ、３ｂ、３ｃ　画素回路
　３ｄ　画素回路群
　４、４ｄ　ロジック回路
　１４　垂直走査回路
　１５　水平走査線群
　１９　入出力信号線
　２０　タイミング制御部
　２７　参照信号生成部
　２８　出力回路
　３０　サンプルホールド回路
　５１　ＡＤ変換回路
　５２　検出回路
　６１、６２　ローカル画素制御回路
　７０、１８０、２０３　信号処理部
　７１　ＨＣＧ信号生成回路
　７２　ＭＣＧ信号生成回路
　７３　ＬＣＧ信号生成回路
　７４　補間回路
　７６　ＷＤＲ合成回路
　７７、５１３、５１５、５２３、５２５　メモリ
　８０　カウント制御信号生成部
　１００　固体撮像装置
　１５０　光源ドライバ
　１６０　光源部
　１７０　光学レンズ
　１９０　対象物
　２００　撮影装置
　２０２　撮像光学系
　２０４　駆動回路
　２０５　システム制御部
　２７１、２７２　基準信号生成部
　３００　測距撮像装置
　５１１、５２１　比較器
　５１２、５２２　カウンタ回路
　５２４　初期化回路
　Ｃ０、Ｃ１、Ｃ２　蓄積容量
　ＣＲ、ＣＳ　容量素子
　ＦＤ０、ＦＤ１、ＦＤ２　電荷蓄積部
　ＧＣ１、ＴＧＣ　ゲイン制御トランジスタ
　ＯＦ　　オーバーフロー素子
　ＰＤ　　フォトダイオード
　ＲＳ　　リセットトランジスタ
　ＴＧ　　転送トランジスタ
　ＳＥＬ１、ＳＥＬ２　選択トランジスタ
　ＳＦ１、ＳＦ２　増幅トランジスタ
　ＳＷ１、ＳＷ２　選択回路

Claims (24)

  1. 　複数の画素信号を出力する画素回路と、
    　検出回路と、
    　前記画素回路を制御する画素制御回路と、
    　信号処理部と、を備え、
    　前記画素回路は、
    　フォトダイオードと、
    　前記フォトダイオードの信号をフローティングディフュージョンに読み出す第１の転送トランジスタと、
    　前記フォトダイオードからオーバーフローした電荷を蓄積する蓄積容量と、を備え、
    　前記検出回路は、前記蓄積容量の信号と第１の基準値とを比較し、前記蓄積容量の信号が前記第１の基準値に達したときに、前記フォトダイオードと前記蓄積容量とを前記画素制御回路を介して初期化し、初期化回数を計数し、
    　前記信号処理部は、前記初期化回数と、前記第１の転送トランジスタによって前記フローティングディフュージョンに読み出された前記フォトダイオードの信号と前記蓄積容量の信号との混合信号と、に基づいて、入射光の強度を示す第１の信号を算出する
    　固体撮像装置。
  2. 　前記固体撮像装置は、
    　サンプルホールド回路と、
    　ＡＤ変換回路と、を備える
    　請求項１に記載の固体撮像装置。
  3. 　前記複数の画素信号のうちの少なくとも１つの画素信号は、前記サンプルホールド回路によって保持されず、前記ＡＤ変換回路によって直接ＡＤ変換され、
    　前記複数の画素信号のうちの他の少なくとも１つの画素信号は、前記サンプルホールド回路によって保持され、保持された当該信号が前記ＡＤ変換回路によってＡＤ変換される
    　請求項２に記載の固体撮像装置。
  4. 　前記初期化回数が１以上の場合、
    　前記画素回路は、露光中に、前記蓄積容量の信号が前記第１の基準値に達したときの前記フォトダイオードと前記蓄積容量との混合信号を、第２の信号として出力し、前記フォトダイオードと前記蓄積容量とは初期化され、
    　前記第２の信号は、前記サンプルホールド回路によって保持され、保持された当該信号が前記ＡＤ変換回路によってＡＤ変換され、
    　前記画素回路は、露光終了時に、前記蓄積容量の信号が前記第１の基準値に達しておらず前記フォトダイオードと前記蓄積容量とに残存した混合信号を、第３の信号として出力し、
    　前記第３の信号は、前記サンプルホールド回路によって保持されず、前記ＡＤ変換回路によって直接ＡＤ変換される
    　請求項２または３に記載の固体撮像装置。
  5. 　前記信号処理部は、前記第２の信号と前記初期化回数との積と、前記第３の信号との和を演算することにより、前記第１の信号を算出する
    　請求項４に記載の固体撮像装置。
  6. 　前記サンプルホールド回路は、
    　リセット成分用の第１のサンプルホールド容量素子と、信号成分用の第２のサンプルホールド容量素子と、を備え、
    　前記初期化回数が１以上の場合、
    　露光中に、前記フォトダイオードと前記蓄積容量とが初期化された後に、前記第１のサンプルホールド容量素子に、リセット成分を保持し、
    　露光中に、前記蓄積容量の信号が前記第１の基準値に達したとき、前記第２のサンプルホールド容量素子に、信号成分として前記第２の信号を保持し、
    　前記ＡＤ変換回路は、前記信号成分から前記リセット成分を減じた画素信号レベルと第２の基準値とを比較することで、前記画素信号レベルをＡＤ変換する
    　請求項４または５に記載の固体撮像装置。
  7. 　前記初期化回数が０の場合、
    　前記画素回路は、低照度用の低照度モードで第４の信号を出力し、前記低照度モードよりも高照度用のモードで第５の信号を出力し、
    　前記第４の信号は、前記サンプルホールド回路によって保持されず、前記ＡＤ変換回路によって直接ＡＤ変換され、
    　前記第５の信号は、前記サンプルホールド回路によって保持され、保持された当該信号が前記ＡＤ変換回路によってＡＤ変換される
    　請求項２～６のいずれか１項に記載の固体撮像装置。
  8. 　前記画素回路は、
    　前記蓄積容量の電荷を前記フローティングディフュージョンに転送する第２の転送トランジスタと、
    　前記フォトダイオードの信号と前記蓄積容量の信号を出力する第１の増幅トランジスタと、
    　前記第１の増幅トランジスタに接続される第１の選択トランジスタと、
    　前記蓄積容量に接続される第２の増幅トランジスタと、
    　前記第２の増幅トランジスタに接続される第２の選択トランジスタと、を備え、
    　前記検出回路は、前記第２の選択トランジスタおよび前記第２の増幅トランジスタを介して前記蓄積容量に接続され、
    　前記画素回路は、前記低照度モードでは、前記第１の転送トランジスタを介して前記第１の増幅トランジスタから、前記フォトダイオードの信号を前記第４の信号として出力し、
    　前記高照度用のモードには、前記画素回路が前記第２の転送トランジスタを介して前記第１の増幅トランジスタから、前記蓄積容量の信号を第６の信号として出力する高照度モードが含まれ、
    　前記第６の信号は、前記第５の信号に属する
    　請求項７に記載の固体撮像装置。
  9. 　前記画素回路は、リセットトランジスタを備え、
    　前記検出回路は、前記蓄積容量の信号と第１の基準値との比較結果に基づいて、前記画素制御回路を介して前記リセットトランジスタ、前記第１の転送トランジスタおよび前記第２の転送トランジスタを制御することで、前記フォトダイオードおよび前記蓄積容量の電荷を排出し、前記フォトダイオードと前記蓄積容量とを初期化する
    　請求項８に記載の固体撮像装置。
  10. 　前記画素回路は、前記フォトダイオードの信号のゲインを切り替えるゲイン切替えトランジスタを備え、
    　前記高照度用のモードには、前記ゲイン切替えトランジスタが制御されることで、前記画素回路が前記第１の増幅トランジスタから、前記フォトダイオードの信号を第７の信号として出力する中照度モードが含まれ、
    　前記第７の信号は、前記第５の信号に属する
    　請求項８または９に記載の固体撮像装置。
  11. 　前記第２の基準値は、前記第４の信号の飽和レベルである
    　請求項６を引用する請求項７～１０のいずれか１項に記載の固体撮像装置。
  12. 　前記信号処理部は、ＷＤＲ処理部を備え、
    　前記ＷＤＲ処理部は、
    　前記初期化回数が１以上の場合、少なくとも前記第１の信号から出力信号を生成し、
    　前記初期化回数が０の場合、前記第４の信号および前記第５の信号の少なくとも１つの信号から出力信号を生成する
    　請求項７～１１のいずれか１項に記載の固体撮像装置。
  13. 　前記ＡＤ変換回路は、比較器を備え、
    　前記初期化回数が０の場合、
    　前記画素回路は、３以上の画素信号を出力し、
    　前記比較器は、前記３以上の画素信号のうち、１つの画素信号について、ＡＤ変換された後に第２の基準値と比較し、前記１つの画素信号が前記第２の基準値に達したときに、前記３以上の画素信号のうち、少なくとも２つの画素信号の選択を指示する選択信号を生成し、
    　前記画素制御回路は、前記選択信号に基づき、前記３以上の画素信号から前記少なくとも２つの画素信号を選択する
    　請求項２～１２のいずれか１項に記載の固体撮像装置。
  14. 　前記ＡＤ変換回路および前記検出回路は、単一の前記画素回路ごとに設けられ、
    　前記画素制御回路は、単一の前記画素回路ごとに前記画素回路を制御する
    　請求項２～１３のいずれか１項に記載の固体撮像装置。
  15. 　前記ＡＤ変換回路および前記検出回路は、複数の前記画素回路ごとに設けられ、
    　前記画素制御回路は単一の前記画素回路ごとに前記画素回路を制御し、
    　前記検出回路は、
    　対応する前記画素回路と前記画素制御回路とを同期しながら、前記画素回路の前記蓄積容量の信号と前記第１の基準値とを比較する
    　請求項２～１３のいずれか１項に記載の固体撮像装置。
  16. 　前記画素制御回路は、対応する前記画素回路の前記第１の選択トランジスタと前記第２の選択トランジスタと前記サンプルホールド回路との制御を同期する
    　請求項８を引用する請求項１５に記載の固体撮像装置。
  17. 　複数の前記画素回路は色フィルタの配列画素に対応し、
    　前記画素制御回路は、複数の前記画素回路に対して、前記色フィルタの配列画素の最大の信号レベルに合わせて同一の画素制御を行う
    　請求項１５または１６に記載の固体撮像装置。
  18. 　前記固体撮像装置は、
    　前記画素回路を有する第１半導体基板と、
    　前記検出回路と前記ＡＤ変換回路とを有する第２半導体基板と、を備え、
    　前記第１半導体基板および前記第２半導体基板は積層される
    　請求項２～１７のいずれか１項に記載の固体撮像装置。
  19. 　前記第１の基準値は、前記蓄積容量の飽和レベルである
    　請求項１～１８のいずれか１項に記載の固体撮像装置。
  20. 　フォトダイオードと、
    　前記フォトダイオードの信号が読み出されるフローティングディフュージョンと、
    　前記フォトダイオードからオーバーフローした電荷を蓄積する蓄積容量と、
    　前記フォトダイオード、前記フローティングディフュージョンおよび前記蓄積容量を初期化するリセット手段と、を有する画素回路と、
    　前記蓄積容量の信号と第１の基準値とを比較する比較器と、
    　前記比較器の比較結果をもとに、前記リセット手段を制御する初期化回路と、を有する検出回路と、
    　を備え、
    　前記画素回路は、１ないし複数の半導体層からなる第１半導体基板に形成され、前記検出回路は、１ないし複数の半導体層からなる第２半導体基板に形成され、
    　前記第１半導体基板と前記第２半導体基板とは積層される
    　固体撮像装置。
  21. 　前記画素回路は、
    　前記フォトダイオードの信号を前記フローティングディフュージョンに読み出す第１の転送トランジスタと、
    　前記蓄積容量の信号を前記フローティングディフュージョンに転送する第２の転送トランジスタと、を備える
    　請求項２０に記載の固体撮像装置。
  22. 　前記検出回路は、
    　前記比較器の比較結果を計数するカウンタ機能を備える
    　請求項２０または２１に記載の固体撮像装置。
  23. 　さらに、前記第２半導体基板に形成され、前記フローティングディフュージョンの信号をデジタル値に変換するＡＤ変換機能を備え、
    　前記比較器および前記ＡＤ変換機能の入力端子は、それぞれ前記画素回路の異なる出力端子に接続される
    　請求項２０～２２のいずれか１項に記載の固体撮像装置。
  24. 　さらに、
    　前記第２半導体基板に形成され、前記フローティングディフュージョンの信号をデジタル値に変換するＡＤ変換機能と、
    　前記第１半導体基板または前記第２半導体基板に形成され、前記蓄積容量からの信号と、前記フローティングディフュージョンからの信号が入力され、出力を選択する選択回路と、を備え、
    　前記選択回路の出力が前記ＡＤ変換機能に入力され、
    　前記検出回路および前記ＡＤ変換機能は、前記比較器を共用する
    　請求項２０～２２のいずれか１項に記載の固体撮像装置。
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* Cited by examiner, † Cited by third party
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JPH0675051A (ja) * 1992-08-27 1994-03-18 Shimadzu Corp 撮像装置
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WO2021166584A1 (ja) * 2020-02-18 2021-08-26 ヌヴォトンテクノロジージャパン株式会社 固体撮像装置、及びそれを用いる撮像装置

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