JPH09331029A - 半導体メモリ装置とその製造方法 - Google Patents
半導体メモリ装置とその製造方法Info
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- JPH09331029A JPH09331029A JP8174323A JP17432396A JPH09331029A JP H09331029 A JPH09331029 A JP H09331029A JP 8174323 A JP8174323 A JP 8174323A JP 17432396 A JP17432396 A JP 17432396A JP H09331029 A JPH09331029 A JP H09331029A
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Abstract
(57)【要約】
【課題】 ダイオード型ＲＯＭのメモリセルを小型にす
る。 【解決手段】 Ｐ型シリコン基板に形成したＮ型拡散層
によりビットラインＢＬ１〜ＢＬ３が形成され、そのシ
リコン基板上にはビットラインＢＬ１〜ＢＬ３と直交す
る方向にワードラインＷＬ１〜ＷＬ３が形成されてい
る。ワードラインＷＬ１〜ＷＬ３は下層がＰ型ポリシリ
コン層で、上層がタングステンシリサイド層であり、ビ
ットラインとワードラインの各交点がそれぞれメモリセ
ルＣ１１〜Ｃ３３となっている。メモリセルＣ１１〜Ｃ
３３のうち、メモリセルＣ１１とＣ２２はビットライン
とワードライン間が導通しないようにデータの書込みが
行なわれて反対方向の２種類のダイオードが形成されて
おり、他のメモリセルでは導通するように１種類のダイ
オードが形成されている。
る。 【解決手段】 Ｐ型シリコン基板に形成したＮ型拡散層
によりビットラインＢＬ１〜ＢＬ３が形成され、そのシ
リコン基板上にはビットラインＢＬ１〜ＢＬ３と直交す
る方向にワードラインＷＬ１〜ＷＬ３が形成されてい
る。ワードラインＷＬ１〜ＷＬ３は下層がＰ型ポリシリ
コン層で、上層がタングステンシリサイド層であり、ビ
ットラインとワードラインの各交点がそれぞれメモリセ
ルＣ１１〜Ｃ３３となっている。メモリセルＣ１１〜Ｃ
３３のうち、メモリセルＣ１１とＣ２２はビットライン
とワードライン間が導通しないようにデータの書込みが
行なわれて反対方向の２種類のダイオードが形成されて
おり、他のメモリセルでは導通するように１種類のダイ
オードが形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は読出し専用の半導体
メモリ装置（ＲＯＭ）、特にダイオード型のマスクＲＯ
Ｍとその製造方法に関するものである。この半導体メモ
リ装置はそれ自体として又は他の半導体装置とともに１
チップに形成される。
メモリ装置（ＲＯＭ）、特にダイオード型のマスクＲＯ
Ｍとその製造方法に関するものである。この半導体メモ
リ装置はそれ自体として又は他の半導体装置とともに１
チップに形成される。
【０００２】
【従来の技術】マスクＲＯＭを初めとして、メモリ装置
はメモリ素子１個当たりのサイズが装置のコストに大き
く影響する。そのため、微細化技術を駆使して高集積化
が進められている。マスクＲＯＭの１種としてダイオー
ド型ＲＯＭが知られている。ダイオード型ＲＯＭはＭＯ
Ｓトランジスタ型ＲＯＭに比べると、構造が簡単であ
り、またＭＯＳトランジスタに必要なソース・ドレイン
領域がないため、格段にメモリセルを小さくすることが
できる。また、動作速度もＭＯＳトランジスタに比べて
速い。
はメモリ素子１個当たりのサイズが装置のコストに大き
く影響する。そのため、微細化技術を駆使して高集積化
が進められている。マスクＲＯＭの１種としてダイオー
ド型ＲＯＭが知られている。ダイオード型ＲＯＭはＭＯ
Ｓトランジスタ型ＲＯＭに比べると、構造が簡単であ
り、またＭＯＳトランジスタに必要なソース・ドレイン
領域がないため、格段にメモリセルを小さくすることが
できる。また、動作速度もＭＯＳトランジスタに比べて
速い。
【０００３】ダイオード型ＲＯＭの一例として、書き込
むべきデータに従って、コンタクトの有無によりダイオ
ードを形成するかしないかを選択する方式のものが提案
されている（特開昭６０−１７６２６６号公報参照）。
その引例のＲＯＭでは、絶縁物上に一導電型の半導体に
て複数ラインを形成し、その表面に絶縁膜を設け、その
ラインと交差する逆導電型の半導体配線を設け、そのラ
インと配線との交点に”１”、”０”のデータに対応し
てコンタクトを形成している。
むべきデータに従って、コンタクトの有無によりダイオ
ードを形成するかしないかを選択する方式のものが提案
されている（特開昭６０−１７６２６６号公報参照）。
その引例のＲＯＭでは、絶縁物上に一導電型の半導体に
て複数ラインを形成し、その表面に絶縁膜を設け、その
ラインと交差する逆導電型の半導体配線を設け、そのラ
インと配線との交点に”１”、”０”のデータに対応し
てコンタクトを形成している。
【０００４】
【発明が解決しようとする課題】引例のＲＯＭでは、デ
ータの書込みをワードラインとビットラインとの交点で
のコンタクトの有無により行なっているため、メモリセ
ルのサイズはそのコンタクトと、アライメントずれのマ
ージンに対するスペースが必要となるため大きくなって
しまう欠点がある。そこで、本発明はダイオード型ＲＯ
Ｍのメモリセルをさらに小型にすることを目的とするも
のである。
ータの書込みをワードラインとビットラインとの交点で
のコンタクトの有無により行なっているため、メモリセ
ルのサイズはそのコンタクトと、アライメントずれのマ
ージンに対するスペースが必要となるため大きくなって
しまう欠点がある。そこで、本発明はダイオード型ＲＯ
Ｍのメモリセルをさらに小型にすることを目的とするも
のである。
【０００５】
【課題を解決するための手段】本発明ではデータの書込
みをコンタクトの有無によるのではなく、ビットライン
とワードラインの各交点には予めダイオードを形成して
おき、両ライン間に導通させないメモリセルにはイオン
注入により逆方向の接合を形成することによってデータ
の書込みを行なう。
みをコンタクトの有無によるのではなく、ビットライン
とワードラインの各交点には予めダイオードを形成して
おき、両ライン間に導通させないメモリセルにはイオン
注入により逆方向の接合を形成することによってデータ
の書込みを行なう。
【０００６】そのため、本発明のダイオード型ＲＯＭ
は、半導体層にてなり、互いに平行に形成された帯状の
ビットラインと、二層構造で下層がビットラインと直接
接触し、ビットラインと交差する方向に形成された帯状
の複数のワードラインとを備え、ビットラインとワード
ラインとの交点には記憶すべきデータに応じて１種類の
接合又は反対方向の２種類の接合が形成されている。
は、半導体層にてなり、互いに平行に形成された帯状の
ビットラインと、二層構造で下層がビットラインと直接
接触し、ビットラインと交差する方向に形成された帯状
の複数のワードラインとを備え、ビットラインとワード
ラインとの交点には記憶すべきデータに応じて１種類の
接合又は反対方向の２種類の接合が形成されている。
【０００７】ビットラインは半導体基板に形成された拡
散層であるか、絶縁膜上に形成されたポリシリコン層で
あることが好ましい。ワードラインは下層がポリシリコ
ン層、上層が高融点金属シリサイド層のポリサイド構造
であることが好ましい。
散層であるか、絶縁膜上に形成されたポリシリコン層で
あることが好ましい。ワードラインは下層がポリシリコ
ン層、上層が高融点金属シリサイド層のポリサイド構造
であることが好ましい。
【０００８】本発明のＲＯＭを製造するために、本発明
の製造方法は以下の工程（Ａ）から（Ｃ）を含んでい
る。 （Ａ）半導体基板に第１導電型の拡散層を形成すること
により、又は絶縁膜上に第１導電型のポリシリコン層を
形成しそれをパターン化することにより、互いに平行な
帯状のビットラインを形成する工程、（Ｂ）ビットライ
ン上から、下層が第２導電型ポリシリコン層、上層が高
融点金属シリサイド層の構成をもつポリサイド層を形成
し、パターン化してビットラインと交差する方向の帯状
の複数のワードラインを形成する工程、（Ｃ）ビットラ
インとワードラインとの交点のうち、記憶すべきデータ
に従ってビットラインとワードラインとの間で導通させ
ない交点に開口をもつレジストパターンを形成し、それ
をマスクとしてワードラインのポリシリコン層に第１導
電型不純物をイオン注入する工程。
の製造方法は以下の工程（Ａ）から（Ｃ）を含んでい
る。 （Ａ）半導体基板に第１導電型の拡散層を形成すること
により、又は絶縁膜上に第１導電型のポリシリコン層を
形成しそれをパターン化することにより、互いに平行な
帯状のビットラインを形成する工程、（Ｂ）ビットライ
ン上から、下層が第２導電型ポリシリコン層、上層が高
融点金属シリサイド層の構成をもつポリサイド層を形成
し、パターン化してビットラインと交差する方向の帯状
の複数のワードラインを形成する工程、（Ｃ）ビットラ
インとワードラインとの交点のうち、記憶すべきデータ
に従ってビットラインとワードラインとの間で導通させ
ない交点に開口をもつレジストパターンを形成し、それ
をマスクとしてワードラインのポリシリコン層に第１導
電型不純物をイオン注入する工程。
【０００９】本発明のダイオード型ＲＯＭでは、ビット
ラインとワードラインとの交点で１種類の接合が形成さ
れているメモリセルにはダイオードの順方向に電流が流
れ、反対方向の２種類の接合が形成されているメモリセ
ルにはいずれの方向の電流も流れない。このように、電
流が流れるか流れないかにより、メモリセルに書き込ま
れたデータを読みだすことができる。
ラインとワードラインとの交点で１種類の接合が形成さ
れているメモリセルにはダイオードの順方向に電流が流
れ、反対方向の２種類の接合が形成されているメモリセ
ルにはいずれの方向の電流も流れない。このように、電
流が流れるか流れないかにより、メモリセルに書き込ま
れたデータを読みだすことができる。
【００１０】
【実施例】図１は一実施例を表わす。（Ａ）は概略平面
図、（Ｂ）はその等価回路図である。Ｐ型シリコン基板
に形成したＮ型拡散層によりビットラインＢＬ１〜ＢＬ
３が形成され、そのシリコン基板上にはビットラインＢ
Ｌ１〜ＢＬ３と直交する方向にワードラインＷＬ１〜Ｗ
Ｌ３が形成されている。ワードラインＷＬ１〜ＷＬ３は
下層がＰ型ポリシリコン層で、上層がタングステンシリ
サイド層であり、ビットラインとワードラインの各交点
がそれぞれメモリセルＣ１１〜Ｃ３３となっている。
図、（Ｂ）はその等価回路図である。Ｐ型シリコン基板
に形成したＮ型拡散層によりビットラインＢＬ１〜ＢＬ
３が形成され、そのシリコン基板上にはビットラインＢ
Ｌ１〜ＢＬ３と直交する方向にワードラインＷＬ１〜Ｗ
Ｌ３が形成されている。ワードラインＷＬ１〜ＷＬ３は
下層がＰ型ポリシリコン層で、上層がタングステンシリ
サイド層であり、ビットラインとワードラインの各交点
がそれぞれメモリセルＣ１１〜Ｃ３３となっている。
【００１１】メモリセルＣ１１〜Ｃ３３のうち、メモリ
セルＣ１１とＣ２２はビットラインとワードライン間が
導通しないようにデータの書込みが行なわれ、他のセル
では導通するように接合が形成されているものとする。
等価回路図に示されるように、メモリセルＣ１１とＣ２
２では反対方向の２種類のダイオードが形成されてい
る。
セルＣ１１とＣ２２はビットラインとワードライン間が
導通しないようにデータの書込みが行なわれ、他のセル
では導通するように接合が形成されているものとする。
等価回路図に示されるように、メモリセルＣ１１とＣ２
２では反対方向の２種類のダイオードが形成されてい
る。
【００１２】ビットラインがＰ型シリコン基板に形成さ
れたＮ型拡散層である図１の実施例の製造方法を図２に
示す。（Ａ）〜（Ｃ）はその工程を平面図として表わし
たものであり、（ａ）〜（ｃ）はそれぞれの平面図での
Ｘ−Ｘ’線位置での断面図を表わしたものである。
れたＮ型拡散層である図１の実施例の製造方法を図２に
示す。（Ａ）〜（Ｃ）はその工程を平面図として表わし
たものであり、（ａ）〜（ｃ）はそれぞれの平面図での
Ｘ−Ｘ’線位置での断面図を表わしたものである。
【００１３】（Ａ）Ｐ型シリコン基板２に通常のプロセ
スにて素子分離のためのチャネルストッパ層６と、その
上のフィールド酸化膜４を形成する。このとき、メモリ
領域のビットラインはフィールド酸化膜のない細長く連
続したシリコン基板層となる。その後、メモリ領域に砒
素などのＮ型不純物を２０〜１００ＫｅＶのエネルギー
で、１×１０14〜１×１０16／ｃｍ2の注入量で注入
し、ビットラインとなるＮ型拡散層８を形成する。
スにて素子分離のためのチャネルストッパ層６と、その
上のフィールド酸化膜４を形成する。このとき、メモリ
領域のビットラインはフィールド酸化膜のない細長く連
続したシリコン基板層となる。その後、メモリ領域に砒
素などのＮ型不純物を２０〜１００ＫｅＶのエネルギー
で、１×１０14〜１×１０16／ｃｍ2の注入量で注入
し、ビットラインとなるＮ型拡散層８を形成する。
【００１４】（Ｂ）基板２上にポリシリコン膜を１００
０〜３０００Åの厚さに堆積し、ボロンなどのＰ型不純
物をイオン注入法や拡散法により導入し、Ｐ型ポリシリ
コン膜１０を形成する。そのポリシリコン膜１０上にタ
ングステン膜１２を１０００〜３０００Åの厚さに形成
し、写真製版とエッチングによりタングステン膜１２と
ポリシリコン膜１０をパターン化し、ビットライン８に
直交し、連続した細長い帯状のワードライン１３を形成
する。これにより、ワードライン１３とビットライン８
の交点にはＰＮ接合が生成してダイオードが形成され、
メモリアレイが形成される。
０〜３０００Åの厚さに堆積し、ボロンなどのＰ型不純
物をイオン注入法や拡散法により導入し、Ｐ型ポリシリ
コン膜１０を形成する。そのポリシリコン膜１０上にタ
ングステン膜１２を１０００〜３０００Åの厚さに形成
し、写真製版とエッチングによりタングステン膜１２と
ポリシリコン膜１０をパターン化し、ビットライン８に
直交し、連続した細長い帯状のワードライン１３を形成
する。これにより、ワードライン１３とビットライン８
の交点にはＰＮ接合が生成してダイオードが形成され、
メモリアレイが形成される。
【００１５】それぞれの熱処理により、又はその後の熱
処理により、タングステン膜１２とポリシリコン膜１０
はポリサイド層となり、また、ポリシリコン層１０中の
Ｐ型不純物がビットライン８のＮ型拡散層の方に拡散
し、ワードライン１３とビットライン８の交点にＰ-層
１４が形成される。
処理により、タングステン膜１２とポリシリコン膜１０
はポリサイド層となり、また、ポリシリコン層１０中の
Ｐ型不純物がビットライン８のＮ型拡散層の方に拡散
し、ワードライン１３とビットライン８の交点にＰ-層
１４が形成される。
【００１６】（Ｃ）メモリアレイの各メモリセルにおい
て、データの書込みのためＯＦＦとなるダイオード部が
開口１８となるレジストパターン１６を形成し、それを
マスクとしてリンなどのＮ型不純物を１０〜１００Ｋｅ
Ｖのエネルギーで、１×１０14〜１×１０17／ｃｍ2の
注入量で注入する。このときの注入条件は、ワードライ
ンのＰ型ポリシリコン層１０をＮ型層２０に反転させる
のに十分な注入量とし、また下側のシリコン基板中のＰ
-層１４に影響を与えないエネルギーとする。レジスト
１６を除去した後、既知の条件により絶縁膜を形成し、
コンタクトホールをあけ、メタル配線を形成する。
て、データの書込みのためＯＦＦとなるダイオード部が
開口１８となるレジストパターン１６を形成し、それを
マスクとしてリンなどのＮ型不純物を１０〜１００Ｋｅ
Ｖのエネルギーで、１×１０14〜１×１０17／ｃｍ2の
注入量で注入する。このときの注入条件は、ワードライ
ンのＰ型ポリシリコン層１０をＮ型層２０に反転させる
のに十分な注入量とし、また下側のシリコン基板中のＰ
-層１４に影響を与えないエネルギーとする。レジスト
１６を除去した後、既知の条件により絶縁膜を形成し、
コンタクトホールをあけ、メタル配線を形成する。
【００１７】図１に戻って、この実施例の動作を説明す
る。Ｎ型拡散層にてなる複数のビットラインとＰ型ポリ
シリコンを含む複数のワードラインが互いに直交し、そ
れぞれ連続して形成されることにより、アレイ状上のダ
イオードが形成される。このダイオードが形成されてい
るメモリセルはＰＮ接合であるため、ワードラインに正
の電圧をかけると、ワードラインからビットラインに順
方向の電流が流れる。したがって、選択されたワードラ
インに正の電圧をかけ、選択されたビットラインから電
流を読み取ることにより、そのワードラインとビットラ
インとの交点にあるメモリセルがＯＮと判定される。選
択されないワードラインとビットラインはともにオープ
ン状態とすることにより、不要な方向に電流は流れな
い。
る。Ｎ型拡散層にてなる複数のビットラインとＰ型ポリ
シリコンを含む複数のワードラインが互いに直交し、そ
れぞれ連続して形成されることにより、アレイ状上のダ
イオードが形成される。このダイオードが形成されてい
るメモリセルはＰＮ接合であるため、ワードラインに正
の電圧をかけると、ワードラインからビットラインに順
方向の電流が流れる。したがって、選択されたワードラ
インに正の電圧をかけ、選択されたビットラインから電
流を読み取ることにより、そのワードラインとビットラ
インとの交点にあるメモリセルがＯＮと判定される。選
択されないワードラインとビットラインはともにオープ
ン状態とすることにより、不要な方向に電流は流れな
い。
【００１８】次に、データの書き込まれたメモリセルは
ワードライン層がＮ型ポリシリコン層となり、ＮＰＮ接
合になる。そのため、ワードラインに正の電圧がかかっ
ても逆方向となって電流は流れず、ＯＦＦと判定され
る。
ワードライン層がＮ型ポリシリコン層となり、ＮＰＮ接
合になる。そのため、ワードラインに正の電圧がかかっ
ても逆方向となって電流は流れず、ＯＦＦと判定され
る。
【００１９】ポリシリコン層１０ではＮ型領域とＰ型領
域が共存するので、ポリシリコン層１０中は電流が流れ
ないが、その上にタングステンシリサイド層１２がある
ため、ワードラインとしての電流の流れは確保される。
域が共存するので、ポリシリコン層１０中は電流が流れ
ないが、その上にタングステンシリサイド層１２がある
ため、ワードラインとしての電流の流れは確保される。
【００２０】実施例では、ビットライン８をＮ型拡散層
とし、ワードラインにＰ型ポリシリコン層１０を用いて
いるので、拡散層としてのＮ型拡散層はＰ型拡散層より
も抵抗が低く、動作速度を高める上で好都合である。ま
たワードラインとビットライン間に電流を流さないよう
にデータの書込みを行なうためにはＮ型不純物としてリ
ンを注入することができるので、Ｐ型不純物の注入より
も容易である。しかし、実施例における導電型のＰ型と
Ｎ型を逆にしてもよい。
とし、ワードラインにＰ型ポリシリコン層１０を用いて
いるので、拡散層としてのＮ型拡散層はＰ型拡散層より
も抵抗が低く、動作速度を高める上で好都合である。ま
たワードラインとビットライン間に電流を流さないよう
にデータの書込みを行なうためにはＮ型不純物としてリ
ンを注入することができるので、Ｐ型不純物の注入より
も容易である。しかし、実施例における導電型のＰ型と
Ｎ型を逆にしてもよい。
【００２１】ワードラインの電流の流れを確保するため
のタングステンシリサイド層１２に代えて、他の高融点
金属シリサイド層を用いてもよい。ビットラインは拡散
層に限らず、引例に示されているように絶縁膜上に形成
したポリシリコン膜によっても形成することができる。
のタングステンシリサイド層１２に代えて、他の高融点
金属シリサイド層を用いてもよい。ビットラインは拡散
層に限らず、引例に示されているように絶縁膜上に形成
したポリシリコン膜によっても形成することができる。
【００２２】
【発明の効果】本発明のダイオード型メモリ装置は、ワ
ードラインとビットラインの交点のメモリセルに１種類
のダイオードを形成するか、逆方向の２種類のダイオー
ドを形成するかによりデータの書込みを行なったので、
各メモリセルにコンタクトを設ける必要がないため、小
さなメモリセルを実現することができる。ダイオード型
メモリ装置は基本的にはＭＯＳトランジスタ型に比べて
メモリセル１個当たりのサイズが小さい上に動作速度が
速い。このように、本発明では高速で高集積なマスクＲ
ＯＭを実現することができる。
ードラインとビットラインの交点のメモリセルに１種類
のダイオードを形成するか、逆方向の２種類のダイオー
ドを形成するかによりデータの書込みを行なったので、
各メモリセルにコンタクトを設ける必要がないため、小
さなメモリセルを実現することができる。ダイオード型
メモリ装置は基本的にはＭＯＳトランジスタ型に比べて
メモリセル１個当たりのサイズが小さい上に動作速度が
速い。このように、本発明では高速で高集積なマスクＲ
ＯＭを実現することができる。
【図１】一実施例を示す図であり、（Ａ）は概略平面
図、（Ｂ）はその等価回路図である。
図、（Ｂ）はその等価回路図である。
【図２】図１の実施例の製造方法を示す図であり、
（Ａ）〜（Ｃ）はその工程を平面図として表わしたも
の、（ａ）〜（ｃ）はそれぞれの平面図でのＸ−Ｘ’線
位置での断面図を表わしたものである。
（Ａ）〜（Ｃ）はその工程を平面図として表わしたも
の、（ａ）〜（ｃ）はそれぞれの平面図でのＸ−Ｘ’線
位置での断面図を表わしたものである。
２ シリコン基板 ８ ビットライン １０ ワードラインのポリシリコン層 １２ ワードラインのタングステンシリサイド層 １３ ワードライン
Claims (5)
- 【請求項１】 半導体層にてなり、互いに平行に形成さ
れた帯状のビットラインと、 二層構造で下層がビットラインと直接接触し、ビットラ
インと交差する方向に形成された帯状の複数のワードラ
インとを備え、 ビットラインとワードラインとの交点には記憶すべきデ
ータに応じて１種類の接合又は反対方向の２種類の接合
が形成されていることを特徴とする読出し専用の半導体
メモリ装置。 - 【請求項２】 ビットラインは半導体基板に形成された
拡散層である請求項１に記載の読出し専用の半導体メモ
リ装置。 - 【請求項３】 ビットラインは絶縁膜上に形成されたポ
リシリコン層である請求項１に記載の読出し専用の半導
体メモリ装置。 - 【請求項４】 ワードラインは下層がポリシリコン層、
上層が高融点金属シリサイド層のポリサイド構造である
請求項１から３のいずれかに記載の読出し専用の半導体
メモリ装置。 - 【請求項５】 以下の工程（Ａ）から（Ｃ）を含む半導
体メモリ装置の製造方法。 （Ａ）半導体基板に第１導電型の拡散層を形成すること
により、又は絶縁膜上に第１導電型のポリシリコン層を
形成しそれをパターン化することにより、互いに平行な
帯状のビットラインを形成する工程、 （Ｂ）ビットライン上から、下層が第２導電型ポリシリ
コン層、上層が高融点金属シリサイド層の構成をもつポ
リサイド層を形成し、パターン化してビットラインと交
差する方向の帯状の複数のワードラインを形成する工
程、 （Ｃ）ビットラインとワードラインとの交点のうち、記
憶すべきデータに従ってビットラインとワードラインと
の間で導通させない交点に開口をもつレジストパターン
を形成し、それをマスクとしてワードラインのポリシリ
コン層に第１導電型不純物をイオン注入する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8174323A JPH09331029A (ja) | 1996-06-12 | 1996-06-12 | 半導体メモリ装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8174323A JPH09331029A (ja) | 1996-06-12 | 1996-06-12 | 半導体メモリ装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09331029A true JPH09331029A (ja) | 1997-12-22 |
Family
ID=15976640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8174323A Pending JPH09331029A (ja) | 1996-06-12 | 1996-06-12 | 半導体メモリ装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09331029A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1265286A2 (en) * | 2001-06-05 | 2002-12-11 | Hewlett-Packard Company | Integrated circuit structure |
-
1996
- 1996-06-12 JP JP8174323A patent/JPH09331029A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1265286A2 (en) * | 2001-06-05 | 2002-12-11 | Hewlett-Packard Company | Integrated circuit structure |
| KR20020092823A (ko) * | 2001-06-05 | 2002-12-12 | 휴렛-팩커드 컴퍼니(델라웨어주법인) | 집적 회로 구조 및 집적 회로 연결 소자 형성 방법과,회로 형성 방법과, 어드레싱 회로 및 어드레싱 회로 형성방법 |
| EP1265286A3 (en) * | 2001-06-05 | 2003-12-03 | Hewlett-Packard Company | Integrated circuit structure |
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