JPH09307064A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 容量の制御性が良いとともに信頼性の高いキ
ャパシタを備えた半導体装置の提供。 【解決手段】 キャパシタの下部電極３が形成された半
導体基板の上に第１の絶縁膜５を形成する工程と、下部
電極のキャパシタ形成領域上の第１の絶縁膜を除去する
工程と、半導体基板の上に第２の絶縁膜９を形成する工
程と、この第２の絶縁膜を形成する工程に続いて前記第
２の絶縁膜上に導電性の膜１１を形成する工程と、導電
性の膜及び第２の絶縁膜をパターニングして少なくとも
キャパシタ形成領域上に残存させる工程と、第１の絶縁
膜をパターニングすることにより下部電極の、前記キャ
パシタ形成領域以外の領域上に接続孔１３を形成する工
程と、ドライエッチングを行って前記接続孔の底部の自
然酸化膜を除去する工程と、を備えていることを特徴と
する。
ャパシタを備えた半導体装置の提供。 【解決手段】 キャパシタの下部電極３が形成された半
導体基板の上に第１の絶縁膜５を形成する工程と、下部
電極のキャパシタ形成領域上の第１の絶縁膜を除去する
工程と、半導体基板の上に第２の絶縁膜９を形成する工
程と、この第２の絶縁膜を形成する工程に続いて前記第
２の絶縁膜上に導電性の膜１１を形成する工程と、導電
性の膜及び第２の絶縁膜をパターニングして少なくとも
キャパシタ形成領域上に残存させる工程と、第１の絶縁
膜をパターニングすることにより下部電極の、前記キャ
パシタ形成領域以外の領域上に接続孔１３を形成する工
程と、ドライエッチングを行って前記接続孔の底部の自
然酸化膜を除去する工程と、を備えていることを特徴と
する。
Description
【０００１】
【発明の属する技術分野】本発明はキャパシタを有する
半導体装置およびその製造方法に関するものである。
半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】キャパシタを有する従来の半導体装置の
製造工程を図１３乃至図１５を参照して説明する。
製造工程を図１３乃至図１５を参照して説明する。
【０００３】先ず図１３（ａ）に示すように半導体基板
５１上に例えばＬＯＣＯＳ（LocalOxidization of Sili
con）法に依り素子分離領域５２を形成する。そして図
１３（ｂ）に示すように素子分離領域５２の上に例えば
ＬＰＣＶＤ（Low-Pressure Chemical Vapour Depositio
n ）法に依り厚さ２００ｎｍの多結晶シリコン膜５３を
形成し、この多結晶シリコン膜５３を例えば反応性イオ
ンエッチング法（以下、ＲＩＥ法）等の異方性エッチン
グ方法によりパターニングする。その後、図１３（ｃ）
に示すように層間絶縁膜として例えばＣＶＤ法でシリコ
ン酸化膜５５を例えば５００ｎｍ堆積させる。
５１上に例えばＬＯＣＯＳ（LocalOxidization of Sili
con）法に依り素子分離領域５２を形成する。そして図
１３（ｂ）に示すように素子分離領域５２の上に例えば
ＬＰＣＶＤ（Low-Pressure Chemical Vapour Depositio
n ）法に依り厚さ２００ｎｍの多結晶シリコン膜５３を
形成し、この多結晶シリコン膜５３を例えば反応性イオ
ンエッチング法（以下、ＲＩＥ法）等の異方性エッチン
グ方法によりパターニングする。その後、図１３（ｃ）
に示すように層間絶縁膜として例えばＣＶＤ法でシリコ
ン酸化膜５５を例えば５００ｎｍ堆積させる。
【０００４】次に図１４（ａ）に示すようにキャパシタ
形成領域上のシリコン酸化膜５５を例えばＲＩＥ法等の
方法で除去し、開口部５７を形成する。その後、図１４
（ｂ）に示すように全面にキャパシタの絶縁膜として厚
さ５０ｎｍの窒化シリコン膜５９を堆積する。続いて図
１４（ｃ）に示すようにキャパシタ形成領域上以外の窒
化シリコン膜５９を除去する。
形成領域上のシリコン酸化膜５５を例えばＲＩＥ法等の
方法で除去し、開口部５７を形成する。その後、図１４
（ｂ）に示すように全面にキャパシタの絶縁膜として厚
さ５０ｎｍの窒化シリコン膜５９を堆積する。続いて図
１４（ｃ）に示すようにキャパシタ形成領域上以外の窒
化シリコン膜５９を除去する。
【０００５】そして図１５（ａ）に示すようにシリコン
酸化膜５５内に配線孔６３をＲＩＥ法によって開孔す
る。次に図１５（ｂ）に示すように例えばＳｉを１ａｔ
％含有するＡｌ膜６１を例えばスパッタ法で堆積させ
る。続いて図１５（ｃ）に示すようにＡｌ膜６１をパタ
ーニングすることにより配線部６１ａ，６１ｂを形成す
る。そして例えば４５０℃フォーミングガス雰囲気での
シンタを経て、その後に表面部にシリコン酸化膜（図示
せず）を例えば１０００ｎｍ形成し、パッシベーション
膜とする。
酸化膜５５内に配線孔６３をＲＩＥ法によって開孔す
る。次に図１５（ｂ）に示すように例えばＳｉを１ａｔ
％含有するＡｌ膜６１を例えばスパッタ法で堆積させ
る。続いて図１５（ｃ）に示すようにＡｌ膜６１をパタ
ーニングすることにより配線部６１ａ，６１ｂを形成す
る。そして例えば４５０℃フォーミングガス雰囲気での
シンタを経て、その後に表面部にシリコン酸化膜（図示
せず）を例えば１０００ｎｍ形成し、パッシベーション
膜とする。
【０００６】なお、フォーミングガスはその成分が窒素
で希釈した水素であり、水素濃度が１０〜３０％程度の
ものが使用される。またシンタを行う目的は２つあり、
１つは配線（Ａｌまたはバリアメタル）と下地のシリコ
ンとの電気的接触を良くすることであり、他の１つはゲ
ート絶縁膜とシリコンとの界面の余分な準位を終結させ
ることである。
で希釈した水素であり、水素濃度が１０〜３０％程度の
ものが使用される。またシンタを行う目的は２つあり、
１つは配線（Ａｌまたはバリアメタル）と下地のシリコ
ンとの電気的接触を良くすることであり、他の１つはゲ
ート絶縁膜とシリコンとの界面の余分な準位を終結させ
ることである。
【０００７】従来の技術を用いた半導体装置においては
配線のためのＡｌのスパッタを、キャパシタの絶縁膜が
露出している状態で行うことになる。配線孔６３の底の
自然酸化膜の除去のためにスパッタに先だってＡｒイオ
ンをぶつけて逆スパッタを行うと、キャパシタの絶縁膜
５９も逆スパッタに曝されることになるので絶縁膜５９
が削られてしまう。従ってキャパシタの容量の制御性が
低下してしまう。また、上述の従来例においては図面に
は記していないが、配線孔６３の埋め込みのために例え
ばタングステンの選択成長を行う場合に、やはりキャパ
シタの絶縁膜が露出した状態でタングステンの成長を行
うのでキャパシタの絶縁膜上にもタングステンが成長し
てしまう。この余分のタングステンを剥離する時にも逆
スパッタが用いられるのでキャパシタの絶縁膜がエッチ
ングに曝されることになり、この場合にも膜厚にバラツ
キが生ずる。
配線のためのＡｌのスパッタを、キャパシタの絶縁膜が
露出している状態で行うことになる。配線孔６３の底の
自然酸化膜の除去のためにスパッタに先だってＡｒイオ
ンをぶつけて逆スパッタを行うと、キャパシタの絶縁膜
５９も逆スパッタに曝されることになるので絶縁膜５９
が削られてしまう。従ってキャパシタの容量の制御性が
低下してしまう。また、上述の従来例においては図面に
は記していないが、配線孔６３の埋め込みのために例え
ばタングステンの選択成長を行う場合に、やはりキャパ
シタの絶縁膜が露出した状態でタングステンの成長を行
うのでキャパシタの絶縁膜上にもタングステンが成長し
てしまう。この余分のタングステンを剥離する時にも逆
スパッタが用いられるのでキャパシタの絶縁膜がエッチ
ングに曝されることになり、この場合にも膜厚にバラツ
キが生ずる。
【０００８】次に、移動体通信等に使用される従来のア
ナログＬＳＩの製造方法を図２６乃至図２９を参照して
説明する。このアナログＬＳＩはバイポーラトランジス
タと、ＭＯＳ型電界効果トランジスタ（以下、ＭＯＳＦ
ＥＴともいう）と、キャパシタとを備えている。
ナログＬＳＩの製造方法を図２６乃至図２９を参照して
説明する。このアナログＬＳＩはバイポーラトランジス
タと、ＭＯＳ型電界効果トランジスタ（以下、ＭＯＳＦ
ＥＴともいう）と、キャパシタとを備えている。
【０００９】まず図２６（ａ）に示すようにシリコン基
板１７１上に熱酸化により酸化膜１７２を形成した後、
フォトリソグラフィー技術とＨＦ系溶液によるエッチン
グを用いて酸化膜１７２をパターニングし、埋め込み層
が形成される領域の酸化膜１７２を除去する。続いてＳ
ｂを含んだガラス層１７３をシリコン基板１７１の全面
に形成した後、熱工程を行うことによりＳｂをシリコン
基板１７１中に拡散させ、埋め込みＮ+ 層１７４を形成
する（図２６（ａ）参照）。
板１７１上に熱酸化により酸化膜１７２を形成した後、
フォトリソグラフィー技術とＨＦ系溶液によるエッチン
グを用いて酸化膜１７２をパターニングし、埋め込み層
が形成される領域の酸化膜１７２を除去する。続いてＳ
ｂを含んだガラス層１７３をシリコン基板１７１の全面
に形成した後、熱工程を行うことによりＳｂをシリコン
基板１７１中に拡散させ、埋め込みＮ+ 層１７４を形成
する（図２６（ａ）参照）。
【００１０】次に図２６（ｂ）に示すようにガラス層１
７３を除去し、続いてＨＦ系溶液を用いて酸化膜１７２
を剥離した後、エピタキシャル成長法によりＰを３．０
×１０16ｃｍ-3程度含んだ単結晶シリコン層１７５を基
板全面に形成する。
７３を除去し、続いてＨＦ系溶液を用いて酸化膜１７２
を剥離した後、エピタキシャル成長法によりＰを３．０
×１０16ｃｍ-3程度含んだ単結晶シリコン層１７５を基
板全面に形成する。
【００１１】次に図２６（ｃ）に示すように、基板表面
を酸化し、膜厚が５００オングストローム程度の酸化膜
１７６を形成した後、膜厚が１０００オングストローム
程度の多結晶シリコン層１７７および膜厚が１５００オ
ングストローム程度のシリコン窒化膜１７８を順次堆積
する。続いてフォトリソグラフィ技術と反応性イオンエ
ッチング（以下、ＲＩＥ（Reactive-Ion Etching）とも
いう）を用いて素子分離領域となるべき領域上のシリコ
ン窒化膜１７８および多結晶シリコン膜１７７を除去す
る（図２６（ｃ）参照）。
を酸化し、膜厚が５００オングストローム程度の酸化膜
１７６を形成した後、膜厚が１０００オングストローム
程度の多結晶シリコン層１７７および膜厚が１５００オ
ングストローム程度のシリコン窒化膜１７８を順次堆積
する。続いてフォトリソグラフィ技術と反応性イオンエ
ッチング（以下、ＲＩＥ（Reactive-Ion Etching）とも
いう）を用いて素子分離領域となるべき領域上のシリコ
ン窒化膜１７８および多結晶シリコン膜１７７を除去す
る（図２６（ｃ）参照）。
【００１２】次に図２７（ａ）に示すように熱酸化法を
用いて、シリコン窒化膜１７８および多結晶シリコン膜
１７７が除去された領域上に素子分離酸化膜１７９を形
成する。続いて基板上に残存しているシリコン窒化膜１
７８および多結晶シリコン膜１７７をＣＤＥ（chemical
Dry Etching）を用いて除去する（図２７（ａ）参
照）。
用いて、シリコン窒化膜１７８および多結晶シリコン膜
１７７が除去された領域上に素子分離酸化膜１７９を形
成する。続いて基板上に残存しているシリコン窒化膜１
７８および多結晶シリコン膜１７７をＣＤＥ（chemical
Dry Etching）を用いて除去する（図２７（ａ）参
照）。
【００１３】次に図２７（ｂ）に示すように、フォトリ
ソグラフィ技術とイオン注入技術を用いてＭＯＳＦＥＴ
を形成すべき領域にＰウェル１８０およびＮウェル１８
１を形成する。続いてイオン注入することによりチャネ
ルの形成を行い、次いで素子領域上の酸化膜１７６を除
去した後、熱酸化法を用いてゲート酸化膜１８４を形成
する（図２７（ｂ）参照）。そして基板全面に多結晶シ
リコンを約３０００オングストローム堆積し、パターニ
ングすることにより、ゲート電極１８５を形成する（図
２７（ｂ）参照）。その後、フォトリソグラフィ技術と
イオン注入法を用いてＮ型拡散層１８２およびＰ型拡散
層１８３を形成する（図２７（ｂ）参照）。
ソグラフィ技術とイオン注入技術を用いてＭＯＳＦＥＴ
を形成すべき領域にＰウェル１８０およびＮウェル１８
１を形成する。続いてイオン注入することによりチャネ
ルの形成を行い、次いで素子領域上の酸化膜１７６を除
去した後、熱酸化法を用いてゲート酸化膜１８４を形成
する（図２７（ｂ）参照）。そして基板全面に多結晶シ
リコンを約３０００オングストローム堆積し、パターニ
ングすることにより、ゲート電極１８５を形成する（図
２７（ｂ）参照）。その後、フォトリソグラフィ技術と
イオン注入法を用いてＮ型拡散層１８２およびＰ型拡散
層１８３を形成する（図２７（ｂ）参照）。
【００１４】次にＬＰＣＶＤ法を用いて膜厚が約３００
０オングストロームのシリコン酸化膜１８８を基板全面
に堆積した後、フォトリソグラフィ技術とＨＦ系溶液に
よるウェットエッチングとを用いてパターニングするこ
とにより、バイポーラトランジスタが形成される領域上
のシリコン酸化膜１８８を除去し、シリコン基板１７１
上の単結晶シリコン層１７５、素子分離酸化膜１７９を
露出させる（図２７（ｃ）参照）。
０オングストロームのシリコン酸化膜１８８を基板全面
に堆積した後、フォトリソグラフィ技術とＨＦ系溶液に
よるウェットエッチングとを用いてパターニングするこ
とにより、バイポーラトランジスタが形成される領域上
のシリコン酸化膜１８８を除去し、シリコン基板１７１
上の単結晶シリコン層１７５、素子分離酸化膜１７９を
露出させる（図２７（ｃ）参照）。
【００１５】続いて選択的なエピタキシャル技術を用い
て、露出された単結晶シリコン層１７５上にＰ型の不純
物（例えばボロン）を含んだ単結晶シリコン層１９０
ａ，１９０ｂを成長させる（図２８（ａ）参照）。その
後、シリコン酸化膜を基板全面に堆積し、このシリコン
酸化膜をパターニングすることによりベース領域となる
べき領域上に残存するエッチングストッパ膜１９２を形
成する（図２８（ａ）参照）。
て、露出された単結晶シリコン層１７５上にＰ型の不純
物（例えばボロン）を含んだ単結晶シリコン層１９０
ａ，１９０ｂを成長させる（図２８（ａ）参照）。その
後、シリコン酸化膜を基板全面に堆積し、このシリコン
酸化膜をパターニングすることによりベース領域となる
べき領域上に残存するエッチングストッパ膜１９２を形
成する（図２８（ａ）参照）。
【００１６】次に基板全面に多結晶シリコン膜を堆積
し、パターニングすることによりベース引き出し電極１
９４ａ、コレクタ引き出し電極１９４ｂを形成する（図
２８（ｂ）参照）。そしてベース引き出し電極１９４ａ
にはＰ型の不純物を注入し、コレクタ引き出し電極１９
４ｂにはＮ型の不純物を注入する。このときコレクタ引
き出し電極１９４ｂ下のＰ型の単結晶シリコン層１９０
ｂにもＮ型の不純物が注入されＮ型に反転する。その
後、ＣＶＤ（Chemical Vapour Deposition）法を用いて
シリコン窒化膜１９６をバイポーラトランジスタ形成領
域上に堆積する。続いてＲＩＥ法を用いてエッチングス
トッパ膜１９２上のシリコン窒化膜１９６および多結晶
シリコン膜１９４ａを除去することにより、エミッタ領
域を形成するための開孔１９７を形成する（図２８
（ｂ）参照）。
し、パターニングすることによりベース引き出し電極１
９４ａ、コレクタ引き出し電極１９４ｂを形成する（図
２８（ｂ）参照）。そしてベース引き出し電極１９４ａ
にはＰ型の不純物を注入し、コレクタ引き出し電極１９
４ｂにはＮ型の不純物を注入する。このときコレクタ引
き出し電極１９４ｂ下のＰ型の単結晶シリコン層１９０
ｂにもＮ型の不純物が注入されＮ型に反転する。その
後、ＣＶＤ（Chemical Vapour Deposition）法を用いて
シリコン窒化膜１９６をバイポーラトランジスタ形成領
域上に堆積する。続いてＲＩＥ法を用いてエッチングス
トッパ膜１９２上のシリコン窒化膜１９６および多結晶
シリコン膜１９４ａを除去することにより、エミッタ領
域を形成するための開孔１９７を形成する（図２８
（ｂ）参照）。
【００１７】次にＣＶＤ法を用いて基板全面に窒化膜を
堆積し、ＲＩＥを行って開孔１９７の側面に側壁１９８
を形成する（図２８（ｃ）参照）。続いてこの側壁１９
８をマスクにしてウェット系のエッチングを用いてエッ
チングストッパ膜１９２をエッチングし、ベース領域と
なる単結晶シリコン層１９０ａに損傷を与えることなく
単結晶シリコン層１９０ａを露出させる。そして基板全
面に多結晶シリコン層を堆積した後、この多結晶シリコ
ン層にＮ型の不純物を注入し、更に熱工程を加えること
によりベース領域１９０ａ内にエミッタ領域２０２を形
成する（図２８（ｃ）参照）。その後、Ｎ型不純物を含
んだ上記多結晶シリコン層をパターニングすることによ
り、バイポーラトランジスタ形成領域上にはエミッタ電
極２００を、ＭＯＳＦＥＴ形成領域上にはキャパシタの
下部電極２０１を形成する（図２８（ｃ）参照）。
堆積し、ＲＩＥを行って開孔１９７の側面に側壁１９８
を形成する（図２８（ｃ）参照）。続いてこの側壁１９
８をマスクにしてウェット系のエッチングを用いてエッ
チングストッパ膜１９２をエッチングし、ベース領域と
なる単結晶シリコン層１９０ａに損傷を与えることなく
単結晶シリコン層１９０ａを露出させる。そして基板全
面に多結晶シリコン層を堆積した後、この多結晶シリコ
ン層にＮ型の不純物を注入し、更に熱工程を加えること
によりベース領域１９０ａ内にエミッタ領域２０２を形
成する（図２８（ｃ）参照）。その後、Ｎ型不純物を含
んだ上記多結晶シリコン層をパターニングすることによ
り、バイポーラトランジスタ形成領域上にはエミッタ電
極２００を、ＭＯＳＦＥＴ形成領域上にはキャパシタの
下部電極２０１を形成する（図２８（ｃ）参照）。
【００１８】次にＬＰＣＶＤ法を用いて基板全面に膜厚
が約８０００オングストロームのシリコン酸化膜を堆積
し、第１層Ａｌ配線下の層間絶縁膜２０９とする。続い
て下部電極２０１上の層間絶縁膜２０９を開孔した後、
シリコン窒化膜を堆積し、このシリコン窒化膜をパター
ニングすることによりキャパシタの誘電体絶縁膜２１０
を形成する（図２９（ａ）参照）。
が約８０００オングストロームのシリコン酸化膜を堆積
し、第１層Ａｌ配線下の層間絶縁膜２０９とする。続い
て下部電極２０１上の層間絶縁膜２０９を開孔した後、
シリコン窒化膜を堆積し、このシリコン窒化膜をパター
ニングすることによりキャパシタの誘電体絶縁膜２１０
を形成する（図２９（ａ）参照）。
【００１９】次に、図２９（ｂ）に示すようにバイポー
ラトランジスタの各電極、ＭＯＳＦＥＴの各電極、およ
びキャパシタの下部電極２０１に対して、層間絶縁膜２
０９内にコンタクト孔を開孔した後、ＨＦ系の溶液でコ
ンタクト孔の底の自然酸化膜を除去する。続いて、Ａｌ
がシリコン基板に拡散するのを防止するために例えばＴ
ｉ／ＴｉＮからなるバリアメタル層をスパッタ法を用い
てコンタクト孔の底に堆積した後、Ａｌ−Ｓｉ−Ｃｕ等
の合金からなる金属配線層をスパッタ法を用いて堆積
し、パターニングすることにより、バイポーラトランジ
スタの各電極、ＭＯＳＦＥＴの各電極、およびキャパシ
タの下部電極２０１との各配線２１４を形成するととも
にキャパシタの上部電極２１５を形成し、所望の回路を
完成する（図２９（ｂ）参照）。
ラトランジスタの各電極、ＭＯＳＦＥＴの各電極、およ
びキャパシタの下部電極２０１に対して、層間絶縁膜２
０９内にコンタクト孔を開孔した後、ＨＦ系の溶液でコ
ンタクト孔の底の自然酸化膜を除去する。続いて、Ａｌ
がシリコン基板に拡散するのを防止するために例えばＴ
ｉ／ＴｉＮからなるバリアメタル層をスパッタ法を用い
てコンタクト孔の底に堆積した後、Ａｌ−Ｓｉ−Ｃｕ等
の合金からなる金属配線層をスパッタ法を用いて堆積
し、パターニングすることにより、バイポーラトランジ
スタの各電極、ＭＯＳＦＥＴの各電極、およびキャパシ
タの下部電極２０１との各配線２１４を形成するととも
にキャパシタの上部電極２１５を形成し、所望の回路を
完成する（図２９（ｂ）参照）。
【００２０】
【発明が解決しようとする課題】以上のようにして形成
された回路は、高性能なアナログＬＳＩとして用いるこ
とができるが、次のような問題がある。
された回路は、高性能なアナログＬＳＩとして用いるこ
とができるが、次のような問題がある。
【００２１】更なる高性能化のために、バイポーラトラ
ンジスタのポリシリコン電極（エミッタ電極２００、ベ
ース引き出し電極１９４ａ、コレクタ引き出し電極１９
４ｂ）、ＭＯＳＦＥＴのポリシリコン電極（ゲート電極
１８５）、およびキャパシタの下部電極２０１を金属シ
リサイド化させた場合を考える。この場合例えばＴｉＳ
ｉ2 、ＣｏＳｉなどのシリサイドが通常ＬＳＩプロセス
に用いられているＨＦ系の溶液に対して可溶であるた
め、コンタクト孔の底のシリサイド上の自然酸化膜の除
去にＨＦ系の溶液を使用できない。シリサイド上の自然
酸化膜を除去するためにはＡｒ逆スパッタ等のドライエ
ッチングを行う必要がある。しかしこのＡｒ逆スパッタ
はシリサイド上の自然酸化膜を除去すると同時に、キャ
パシタを構成する誘電体絶縁膜２１０を削ってしまう。
このためキャパシタの容量の制御性が低下してしまい、
キャパシタの信頼性を著しく劣化させる。
ンジスタのポリシリコン電極（エミッタ電極２００、ベ
ース引き出し電極１９４ａ、コレクタ引き出し電極１９
４ｂ）、ＭＯＳＦＥＴのポリシリコン電極（ゲート電極
１８５）、およびキャパシタの下部電極２０１を金属シ
リサイド化させた場合を考える。この場合例えばＴｉＳ
ｉ2 、ＣｏＳｉなどのシリサイドが通常ＬＳＩプロセス
に用いられているＨＦ系の溶液に対して可溶であるた
め、コンタクト孔の底のシリサイド上の自然酸化膜の除
去にＨＦ系の溶液を使用できない。シリサイド上の自然
酸化膜を除去するためにはＡｒ逆スパッタ等のドライエ
ッチングを行う必要がある。しかしこのＡｒ逆スパッタ
はシリサイド上の自然酸化膜を除去すると同時に、キャ
パシタを構成する誘電体絶縁膜２１０を削ってしまう。
このためキャパシタの容量の制御性が低下してしまい、
キャパシタの信頼性を著しく劣化させる。
【００２２】このことは本発明者らが行ったＴＤＤＢ
（Time Depend Dielectric Breakdown）試験の結果から
明らかである。このＴＤＤＢ試験は膜厚が５００オング
ストロームの窒化シリコンからなるＡｒ逆スパッタが行
われた誘電体膜を有するキャパシタを複数個形成し、高
電圧（例えば３２．５Ｖ、３５Ｖ、３７．５Ｖの３種類
の電圧）を印加したときの破壊するまでの時間を測定し
たもので、この試験結果をプロットしたものを図３０に
示す。横軸は破壊時間を対数目盛で表わしたもので、縦
軸はワイブル値を表わしている。ワイブル値は標本の母
集団の生存確率から求められるもので、母集団が正常で
あれば各標本の破壊時間の対数値に対して直線の関係に
あるように選択されたものである。図３０から分かるよ
うに、各電圧のワイブルプロットの直線の傾きが異なっ
ており、上記直線が交差している。このことはキャパシ
タの信頼性が低下していることを示している。
（Time Depend Dielectric Breakdown）試験の結果から
明らかである。このＴＤＤＢ試験は膜厚が５００オング
ストロームの窒化シリコンからなるＡｒ逆スパッタが行
われた誘電体膜を有するキャパシタを複数個形成し、高
電圧（例えば３２．５Ｖ、３５Ｖ、３７．５Ｖの３種類
の電圧）を印加したときの破壊するまでの時間を測定し
たもので、この試験結果をプロットしたものを図３０に
示す。横軸は破壊時間を対数目盛で表わしたもので、縦
軸はワイブル値を表わしている。ワイブル値は標本の母
集団の生存確率から求められるもので、母集団が正常で
あれば各標本の破壊時間の対数値に対して直線の関係に
あるように選択されたものである。図３０から分かるよ
うに、各電圧のワイブルプロットの直線の傾きが異なっ
ており、上記直線が交差している。このことはキャパシ
タの信頼性が低下していることを示している。
【００２３】本発明は上記事情を考慮してなされたもの
であって、制御性の良い容量を有するキャパシタを備え
た半導体装置およびその製造方法を提供することを目的
とする。
であって、制御性の良い容量を有するキャパシタを備え
た半導体装置およびその製造方法を提供することを目的
とする。
【００２４】
【課題を解決するための手段】本発明の第１の態様の半
導体装置の製造方法は、キャパシタの下部電極が形成さ
れた半導体基板の上に第１の絶縁膜を形成する工程と、
前記下部電極の前記キャパシタ形成領域上の前記第１の
絶縁膜を除去する工程と、前記半導体基板の上に第２の
絶縁膜を形成する工程と、この第２の絶縁膜を形成する
工程に続いて前記第２の絶縁膜上に導電性の膜を形成す
る工程と、前記導電性の膜及び前記第２の絶縁膜をパタ
ーニングして少なくとも前記キャパシタ形成領域上に残
存させる工程と、前記第１の絶縁膜をパターニングする
ことにより前記下部電極の、前記キャパシタ形成領域以
外の領域上に接続孔を形成する工程と、ドライエッチン
グを行って前記接続孔の底部の自然酸化膜を除去する工
程と、を備えていることを特徴とする。
導体装置の製造方法は、キャパシタの下部電極が形成さ
れた半導体基板の上に第１の絶縁膜を形成する工程と、
前記下部電極の前記キャパシタ形成領域上の前記第１の
絶縁膜を除去する工程と、前記半導体基板の上に第２の
絶縁膜を形成する工程と、この第２の絶縁膜を形成する
工程に続いて前記第２の絶縁膜上に導電性の膜を形成す
る工程と、前記導電性の膜及び前記第２の絶縁膜をパタ
ーニングして少なくとも前記キャパシタ形成領域上に残
存させる工程と、前記第１の絶縁膜をパターニングする
ことにより前記下部電極の、前記キャパシタ形成領域以
外の領域上に接続孔を形成する工程と、ドライエッチン
グを行って前記接続孔の底部の自然酸化膜を除去する工
程と、を備えていることを特徴とする。
【００２５】また、本発明の第２の態様の半導体装置の
製造方法は、キャパシタの下部電極が形成された半導体
基板の上に第１の絶縁膜を形成する工程と、この第１の
絶縁膜を形成する工程に続いて前記第１の絶縁膜上に導
電性の膜を形成する工程と、前記導電性の膜及び前記第
１の絶縁膜をパターニングすることにより前記下部電極
のキャパシタ形成領域上に残存させる工程と、前記半導
体基板全面に第２の絶縁膜を形成する工程と、前記第２
の絶縁膜をパターニングすることにより前記下部電極と
の接続孔および前記導電性の膜との接続孔を形成する工
程と、前記接続孔を形成した後、ドライエッチングを行
って、前記接続孔底部の自然酸化膜を除去する工程と、
を備えていることを特徴とする。
製造方法は、キャパシタの下部電極が形成された半導体
基板の上に第１の絶縁膜を形成する工程と、この第１の
絶縁膜を形成する工程に続いて前記第１の絶縁膜上に導
電性の膜を形成する工程と、前記導電性の膜及び前記第
１の絶縁膜をパターニングすることにより前記下部電極
のキャパシタ形成領域上に残存させる工程と、前記半導
体基板全面に第２の絶縁膜を形成する工程と、前記第２
の絶縁膜をパターニングすることにより前記下部電極と
の接続孔および前記導電性の膜との接続孔を形成する工
程と、前記接続孔を形成した後、ドライエッチングを行
って、前記接続孔底部の自然酸化膜を除去する工程と、
を備えていることを特徴とする。
【００２６】また本発明の第３の態様の半導体装置は、
半導体基板上に形成されたキャパシタの下部電極と、こ
の下部電極を覆うように形成された第１の絶縁膜と、前
記キャパシタ形成領域が露出するように、前記第１の絶
縁膜に設けられた開口部と、この開口部の底に形成され
た第２の絶縁膜と、この第２の絶縁膜上に形成された導
電性の膜と、前記下部電極の、前記キャパシタ形成領域
以外の領域上に、前記第１の絶縁膜を通して形成された
前記下部電極の引き出し電極と、を備え、前記引き出し
電極が接続する前記下部電極の表面領域にはＡｒまたは
Ｃｌを含み、かつその濃度プロファイルは前記下部電極
の最表面よりも内部にピークを有するものであることを
特徴とする。
半導体基板上に形成されたキャパシタの下部電極と、こ
の下部電極を覆うように形成された第１の絶縁膜と、前
記キャパシタ形成領域が露出するように、前記第１の絶
縁膜に設けられた開口部と、この開口部の底に形成され
た第２の絶縁膜と、この第２の絶縁膜上に形成された導
電性の膜と、前記下部電極の、前記キャパシタ形成領域
以外の領域上に、前記第１の絶縁膜を通して形成された
前記下部電極の引き出し電極と、を備え、前記引き出し
電極が接続する前記下部電極の表面領域にはＡｒまたは
Ｃｌを含み、かつその濃度プロファイルは前記下部電極
の最表面よりも内部にピークを有するものであることを
特徴とする。
【００２７】上述のように構成された本発明の半導体装
置の製造方法によれば、キャパシタ形成領域上には、キ
ャパシタの誘電体絶縁膜上に導電性の膜が残存させられ
ている。このため、下部電極の引き出し電極の形成に先
立って逆スパッタ等のドライエッチングを行っても誘電
体絶縁膜が削られることがない。これにより、形成され
るキャパシタの容量の制御性および信頼性は良いものと
なる。
置の製造方法によれば、キャパシタ形成領域上には、キ
ャパシタの誘電体絶縁膜上に導電性の膜が残存させられ
ている。このため、下部電極の引き出し電極の形成に先
立って逆スパッタ等のドライエッチングを行っても誘電
体絶縁膜が削られることがない。これにより、形成され
るキャパシタの容量の制御性および信頼性は良いものと
なる。
【００２８】
【発明の実施の形態】本発明による半導体装置の製造方
法の第１の実施の形態を図１乃至図４を参照して説明す
る。まず図１（ａ）に示すように半導体基板１上に例え
ばＬＯＣＯＳ（Local Oxidization of Silicon）法を用
いて素子分離領域２を形成する。続いて基板１の全面に
例えばＬＰＣＶＤ（Low-Pressure Chemical Vapour Dep
osition)法を用いて厚さが２００ｎｍの多結晶シリコン
膜３を形成した後、この多結晶シリコン膜３上にレジス
トパターン（図示せず）を形成し、このレジストパター
ンをマスクにしてＲＩＥ（Reactive Ion Etching）法等
の異方性エッチングを用いて多結晶シリコン膜３をエッ
チングし、素子分離領域２上に多結晶シリコン膜３を残
存させる（図１（ｂ）参照）。そして上記レジストパタ
ーンを除去した後、基板１の全面に層間絶縁膜となる例
えば厚さが５００ｎｍのシリコン酸化膜５をＣＶＤ（Ch
emical Vapour Deposition）法を用いて堆積する（図１
（ｃ）参照）。
法の第１の実施の形態を図１乃至図４を参照して説明す
る。まず図１（ａ）に示すように半導体基板１上に例え
ばＬＯＣＯＳ（Local Oxidization of Silicon）法を用
いて素子分離領域２を形成する。続いて基板１の全面に
例えばＬＰＣＶＤ（Low-Pressure Chemical Vapour Dep
osition)法を用いて厚さが２００ｎｍの多結晶シリコン
膜３を形成した後、この多結晶シリコン膜３上にレジス
トパターン（図示せず）を形成し、このレジストパター
ンをマスクにしてＲＩＥ（Reactive Ion Etching）法等
の異方性エッチングを用いて多結晶シリコン膜３をエッ
チングし、素子分離領域２上に多結晶シリコン膜３を残
存させる（図１（ｂ）参照）。そして上記レジストパタ
ーンを除去した後、基板１の全面に層間絶縁膜となる例
えば厚さが５００ｎｍのシリコン酸化膜５をＣＶＤ（Ch
emical Vapour Deposition）法を用いて堆積する（図１
（ｃ）参照）。
【００２９】次に上記シリコン酸化膜５上にレジストパ
ターン（図示せず）を形成した後、このレジストパター
ンをマスクにしてＲＩＥ法等を用いてシリコン酸化膜５
をエッチングすることにより多結晶シリコン膜３上に開
口７を形成する（図２（ａ）参照）。続いて上記レジス
トパターンを除去した後、基板１の全面にキャパシタの
絶縁膜となる例えば厚さが５０ｎｍの窒化シリコン膜９
を堆積する（図２（ｂ）参照）。そしてこの窒化シリコ
ン膜９上に例えば厚さが１００ｎｍのＡｌ膜１１をスパ
ッタ法によって形成する（図２（ｃ）参照）。
ターン（図示せず）を形成した後、このレジストパター
ンをマスクにしてＲＩＥ法等を用いてシリコン酸化膜５
をエッチングすることにより多結晶シリコン膜３上に開
口７を形成する（図２（ａ）参照）。続いて上記レジス
トパターンを除去した後、基板１の全面にキャパシタの
絶縁膜となる例えば厚さが５０ｎｍの窒化シリコン膜９
を堆積する（図２（ｂ）参照）。そしてこの窒化シリコ
ン膜９上に例えば厚さが１００ｎｍのＡｌ膜１１をスパ
ッタ法によって形成する（図２（ｃ）参照）。
【００３０】次に上記Ａｌ膜１１上にレジストパターン
（図示せず）を形成し、このレジストパターンをマスク
にしてＡｌ膜１１を例えばＲＩＥ法を用いてエッチング
することによりキャパシタ形成領域上のみにＡｌ膜１１
を残存させる（図３（ａ）参照）。続いて上記レジスト
パターンをマスクとしてあるいはＡｌ膜１１をマスクと
して例えばＲＩＥ法を用いて窒化シリコン膜９をエッチ
ングし、キャパシタ形成領域上のみに残存させる（図３
（ｂ）参照）。そしてシリコン酸化膜５上にレジストパ
ターン（図示せず）を形成した後、このレジストパター
ンをマスクにして、ＲＩＥ法を用いてシリコン酸化膜５
をエッチングすることにより、多結晶シリコン膜３上の
キャパシタ形成領域以外の領域上に配線孔となる開口１
３を形成する（図３（ｃ）参照）。
（図示せず）を形成し、このレジストパターンをマスク
にしてＡｌ膜１１を例えばＲＩＥ法を用いてエッチング
することによりキャパシタ形成領域上のみにＡｌ膜１１
を残存させる（図３（ａ）参照）。続いて上記レジスト
パターンをマスクとしてあるいはＡｌ膜１１をマスクと
して例えばＲＩＥ法を用いて窒化シリコン膜９をエッチ
ングし、キャパシタ形成領域上のみに残存させる（図３
（ｂ）参照）。そしてシリコン酸化膜５上にレジストパ
ターン（図示せず）を形成した後、このレジストパター
ンをマスクにして、ＲＩＥ法を用いてシリコン酸化膜５
をエッチングすることにより、多結晶シリコン膜３上の
キャパシタ形成領域以外の領域上に配線孔となる開口１
３を形成する（図３（ｃ）参照）。
【００３１】次に上記レジストパターンを除去し、続い
てＡｒイオンを用いて逆スパッタを行って開口１３の底
部の自然酸化膜を除去した後、例えば、シリコンを１ａ
ｔ％含有するＡｌ膜１５をスパッタ法で堆積する（図４
（ａ）参照）。なお、図４（ａ）においてはＡｌ膜１１
はＡｌ膜１５に併合されたものとして表示されている。
てＡｒイオンを用いて逆スパッタを行って開口１３の底
部の自然酸化膜を除去した後、例えば、シリコンを１ａ
ｔ％含有するＡｌ膜１５をスパッタ法で堆積する（図４
（ａ）参照）。なお、図４（ａ）においてはＡｌ膜１１
はＡｌ膜１５に併合されたものとして表示されている。
【００３２】そして、Ａｌ膜１５上にレジストパターン
（図示せず）を形成した後、このレジストパターンをマ
スクにしてＲＩＥ法を用いてＡｌ膜１５をエッチングす
ることによりキャパシタの電極１５ａ，１５ｂを形成す
る（図４（ｂ）参照）。続いて、例えば４５０℃のフォ
ーミングガス雰囲気でシンタを行った後、基板１の表面
にシリコン酸化膜（図示せず）を例えば１０００ｎｍ形
成し、パッシベーション膜とする。
（図示せず）を形成した後、このレジストパターンをマ
スクにしてＲＩＥ法を用いてＡｌ膜１５をエッチングす
ることによりキャパシタの電極１５ａ，１５ｂを形成す
る（図４（ｂ）参照）。続いて、例えば４５０℃のフォ
ーミングガス雰囲気でシンタを行った後、基板１の表面
にシリコン酸化膜（図示せず）を例えば１０００ｎｍ形
成し、パッシベーション膜とする。
【００３３】以上説明したように、本実施の形態の半導
体装置によれば、スパッタによってＡｌ膜１５を形成す
る際には、キャパシタ形成領域上はＡｌ膜１１によって
覆われているため、スパッタに先だって逆スパッタを行
ってもキャパシタ絶縁膜９が削られることがない。これ
により、形成されるキャパシタの容量の制御性、および
信頼性は良いものとなる。
体装置によれば、スパッタによってＡｌ膜１５を形成す
る際には、キャパシタ形成領域上はＡｌ膜１１によって
覆われているため、スパッタに先だって逆スパッタを行
ってもキャパシタ絶縁膜９が削られることがない。これ
により、形成されるキャパシタの容量の制御性、および
信頼性は良いものとなる。
【００３４】なお、本実施の形態の半導体装置の製造方
法においては、キャパシタの下部電極となる多結晶シリ
コン膜３に対してシリサイド化を施していないが、下部
電極の多結晶シリコン膜３に対してシリサイド化を施し
たとしても、キャパシタの絶縁膜厚の制御性に関しては
本実施の形態と同様の効果が得られることは云うまでも
ない。また、下部電極として金属、金属珪化物、また
は、これらの積層構造を用いたとしてもキャパシタの絶
縁膜厚の制御性に関しては本実施の形態と同様の効果が
得られることもまた云うまでもない。キャパシタ絶縁膜
９の形成のための窒化シリコンの上に堆積したＡｌ膜１
１を他の金属ないし半導体ないし金属珪化物ないしそれ
らの積層構造等を用いた場合にも同様であることもまた
云うまでもない。
法においては、キャパシタの下部電極となる多結晶シリ
コン膜３に対してシリサイド化を施していないが、下部
電極の多結晶シリコン膜３に対してシリサイド化を施し
たとしても、キャパシタの絶縁膜厚の制御性に関しては
本実施の形態と同様の効果が得られることは云うまでも
ない。また、下部電極として金属、金属珪化物、また
は、これらの積層構造を用いたとしてもキャパシタの絶
縁膜厚の制御性に関しては本実施の形態と同様の効果が
得られることもまた云うまでもない。キャパシタ絶縁膜
９の形成のための窒化シリコンの上に堆積したＡｌ膜１
１を他の金属ないし半導体ないし金属珪化物ないしそれ
らの積層構造等を用いた場合にも同様であることもまた
云うまでもない。
【００３５】本実施の形態においてはキャパシタの絶縁
膜９として窒化シリコンを用いたが例えば酸化シリコ
ン、または窒化シリコンと酸化シリコンとの積層膜等、
他の絶縁膜を用いたとしてもキャパシタの絶縁膜厚の制
御性に関しては本実施の形態と同様の効果が得られるこ
ともまた云うまでもない。
膜９として窒化シリコンを用いたが例えば酸化シリコ
ン、または窒化シリコンと酸化シリコンとの積層膜等、
他の絶縁膜を用いたとしてもキャパシタの絶縁膜厚の制
御性に関しては本実施の形態と同様の効果が得られるこ
ともまた云うまでもない。
【００３６】本実施の形態においてはキャパシタの絶縁
膜９形成のための絶縁膜をキャパシタ形成領域以外は除
去しているが、キャパシタ形成領域以外の領域に上記絶
縁膜を残したとしてもキャパシタの絶縁膜厚の制御性に
関しては本実施の形態と同様の効果が得られることは云
うまでもない。
膜９形成のための絶縁膜をキャパシタ形成領域以外は除
去しているが、キャパシタ形成領域以外の領域に上記絶
縁膜を残したとしてもキャパシタの絶縁膜厚の制御性に
関しては本実施の形態と同様の効果が得られることは云
うまでもない。
【００３７】次に本発明による半導体装置の製造方法の
第２の実施の形態を図５を参照して説明する。この実施
の形態の製造方法は、第１の実施の形態の製造方法にお
いてキャパシタの下部電極となる多結晶シリコン膜３と
の接続孔１３を開孔するまで、すなわち図３（ｃ）に示
す工程までは第１の実施の形態の製造方法と同様にして
形成する（図３（ｃ）参照）。その後、Ａｒガスを用い
て逆スパッタを行って自然酸化膜を除去し、例えば選択
的化学的気相成長法を用いて接続孔１３の内部にタング
ステン１６を埋め込む（図５（ａ）参照）。
第２の実施の形態を図５を参照して説明する。この実施
の形態の製造方法は、第１の実施の形態の製造方法にお
いてキャパシタの下部電極となる多結晶シリコン膜３と
の接続孔１３を開孔するまで、すなわち図３（ｃ）に示
す工程までは第１の実施の形態の製造方法と同様にして
形成する（図３（ｃ）参照）。その後、Ａｒガスを用い
て逆スパッタを行って自然酸化膜を除去し、例えば選択
的化学的気相成長法を用いて接続孔１３の内部にタング
ステン１６を埋め込む（図５（ａ）参照）。
【００３８】続いて基板１の全面にレジストを塗布し、
ＳＦ6 とＯ2 とが１：２の混合ガス雰囲気で圧力が５０
ｍTorr、温度が６０℃の条件下でＲＩＥを行うことによ
り、前工程で生じた余分のタングステンを除去する（図
５（ｂ）参照）。
ＳＦ6 とＯ2 とが１：２の混合ガス雰囲気で圧力が５０
ｍTorr、温度が６０℃の条件下でＲＩＥを行うことによ
り、前工程で生じた余分のタングステンを除去する（図
５（ｂ）参照）。
【００３９】その後は第１の実施の形態の製造方法の図
４（ａ）に示す工程以降の工程を行って半導体装置を完
成する。
４（ａ）に示す工程以降の工程を行って半導体装置を完
成する。
【００４０】この第２の実施の形態の製造方法も第１の
実施の形態と同様の効果を奏することは云うまでもな
い。
実施の形態と同様の効果を奏することは云うまでもな
い。
【００４１】次に本発明による半導体装置の製造方法の
第３の実施の形態を図６乃至図９を参照して説明する。
第３の実施の形態を図６乃至図９を参照して説明する。
【００４２】まず、図６（ａ）に示すように半導体基板
１上に例えばＬＯＣＯＳ法を用いて素子分離領域２を形
成する。続いて基板１の全面に例えばＬＰＣＶＤ法を用
いて厚さが２００ｎｍの多結晶シリコン膜３を堆積し、
例えばＲＩＥによってパターニングすることにより素子
分離領域２の所定領域上に上記多結晶シリコン膜３を残
存させる（図６（ｂ）参照）。その後、基板１の全面
に、キャパシタの絶縁膜となる例えば厚さが５０ｎｍの
窒化シリコン膜４を堆積する（図６（ｃ）参照）。
１上に例えばＬＯＣＯＳ法を用いて素子分離領域２を形
成する。続いて基板１の全面に例えばＬＰＣＶＤ法を用
いて厚さが２００ｎｍの多結晶シリコン膜３を堆積し、
例えばＲＩＥによってパターニングすることにより素子
分離領域２の所定領域上に上記多結晶シリコン膜３を残
存させる（図６（ｂ）参照）。その後、基板１の全面
に、キャパシタの絶縁膜となる例えば厚さが５０ｎｍの
窒化シリコン膜４を堆積する（図６（ｃ）参照）。
【００４３】次に上記窒化シリコン膜４上に例えば厚さ
が１００ｎｍのＡｌ膜６をスパッタ法を用いて堆積する
（図７（ａ）参照）。続いてＡｌ膜６上にレジストパタ
ーン（図示せず）を形成し、このレジストパターンをマ
スクにしてＲＩＥを用いてＡｌ膜６をパターニングし、
キャパシタ形成領域上のみにＡｌ膜６を残存させる（図
７（ｂ）参照）。そして上記レジストパターンをマスク
としてあるいはＡｌ膜６をマスクとして窒化シリコン膜
４にＲＩＥを行うことによりキャパシタ形成領域上のみ
に窒化シリコン膜４を残存させる（図７（ｃ）参照）。
その後上記レジストパターンを除去する。
が１００ｎｍのＡｌ膜６をスパッタ法を用いて堆積する
（図７（ａ）参照）。続いてＡｌ膜６上にレジストパタ
ーン（図示せず）を形成し、このレジストパターンをマ
スクにしてＲＩＥを用いてＡｌ膜６をパターニングし、
キャパシタ形成領域上のみにＡｌ膜６を残存させる（図
７（ｂ）参照）。そして上記レジストパターンをマスク
としてあるいはＡｌ膜６をマスクとして窒化シリコン膜
４にＲＩＥを行うことによりキャパシタ形成領域上のみ
に窒化シリコン膜４を残存させる（図７（ｃ）参照）。
その後上記レジストパターンを除去する。
【００４４】次に基板１の全面に層間絶縁膜となるシリ
コン酸化膜１０を例えばＣＶＤ法を用いて５００ｎｍ堆
積させる（図８（ａ）参照）。そしてシリコン酸化膜１
０にＲＩＥを施すことにより、多結晶シリコン膜３上
の、窒化シリコン膜４およびＡｌ膜６が形成されていな
い領域、並びにＡｌ膜６上に各々開口１２ａ，１２ｂを
形成する（図８（ｂ）参照）。続いてＡｒガスを用いて
逆スパッタを行うことにより開口部１２ａの底に形成さ
れた自然酸化膜を除去し、その後、シリコンを１ａｔ％
含有するＡｌ膜１４を例えばスパッタ法により堆積する
（図８（ｃ）参照）。尚、Ａｌ膜６はＡｌ膜１４に併合
されたものとして表示されている。
コン酸化膜１０を例えばＣＶＤ法を用いて５００ｎｍ堆
積させる（図８（ａ）参照）。そしてシリコン酸化膜１
０にＲＩＥを施すことにより、多結晶シリコン膜３上
の、窒化シリコン膜４およびＡｌ膜６が形成されていな
い領域、並びにＡｌ膜６上に各々開口１２ａ，１２ｂを
形成する（図８（ｂ）参照）。続いてＡｒガスを用いて
逆スパッタを行うことにより開口部１２ａの底に形成さ
れた自然酸化膜を除去し、その後、シリコンを１ａｔ％
含有するＡｌ膜１４を例えばスパッタ法により堆積する
（図８（ｃ）参照）。尚、Ａｌ膜６はＡｌ膜１４に併合
されたものとして表示されている。
【００４５】次にＡｌ膜１４をＲＩＥ等の異方性エッチ
ングを用いてパターニングすることによりキャパシタの
下部電極３の配線１４ａ及び上部電極１４ｂを形成する
（図９参照）。そして４５０℃フォーミングガス雰囲気
でシンタを行った後、基板１の表面部にシリコン酸化膜
を例えば１０００ｎｍ形成し、パッシベーション膜とす
る。
ングを用いてパターニングすることによりキャパシタの
下部電極３の配線１４ａ及び上部電極１４ｂを形成する
（図９参照）。そして４５０℃フォーミングガス雰囲気
でシンタを行った後、基板１の表面部にシリコン酸化膜
を例えば１０００ｎｍ形成し、パッシベーション膜とす
る。
【００４６】以上説明したように第３の実施の形態の製
造方法によれば、スパッタによってＡｌ膜１４を形成す
る際には、キャパシタ形成領域上はＡｌ膜６によって覆
われているため、スパッタに先だって逆スパッタを行っ
てもキャパシタの絶縁膜４が削られることがない。この
ため、本実施の形態の製造方法によって形成されるキャ
パシタの容量の制御性は良いものとなる。
造方法によれば、スパッタによってＡｌ膜１４を形成す
る際には、キャパシタ形成領域上はＡｌ膜６によって覆
われているため、スパッタに先だって逆スパッタを行っ
てもキャパシタの絶縁膜４が削られることがない。この
ため、本実施の形態の製造方法によって形成されるキャ
パシタの容量の制御性は良いものとなる。
【００４７】なお、本実施の形態の半導体装置の製造方
法においては、キャパシタの下部電極となる多結晶シリ
コン膜３に対してシリサイド化を施していないが、下部
電極の多結晶シリコン膜３に対してシリサイド化を施し
たとしても、キャパシタの絶縁膜厚の制御性に関しては
本実施の形態と同様の効果が得られることは云うまでも
ない。また、下部電極として金属、金属珪化物、また
は、これらの積層構造を用いたとしてもキャパシタの絶
縁膜厚の制御性に関しては本実施の形態と同様の効果が
得られることもまた云うまでもない。キャパシタ絶縁膜
４の形成のための窒化シリコンの上に堆積したＡｌ膜６
を他の金属ないし半導体ないし金属珪化物ないしそれら
の積層構造等を用いた場合にも同様であることもまた云
うまでもない。
法においては、キャパシタの下部電極となる多結晶シリ
コン膜３に対してシリサイド化を施していないが、下部
電極の多結晶シリコン膜３に対してシリサイド化を施し
たとしても、キャパシタの絶縁膜厚の制御性に関しては
本実施の形態と同様の効果が得られることは云うまでも
ない。また、下部電極として金属、金属珪化物、また
は、これらの積層構造を用いたとしてもキャパシタの絶
縁膜厚の制御性に関しては本実施の形態と同様の効果が
得られることもまた云うまでもない。キャパシタ絶縁膜
４の形成のための窒化シリコンの上に堆積したＡｌ膜６
を他の金属ないし半導体ないし金属珪化物ないしそれら
の積層構造等を用いた場合にも同様であることもまた云
うまでもない。
【００４８】本実施の形態においてはキャパシタの絶縁
膜４として窒化シリコンを用いたが例えば酸化シリコ
ン、または窒化シリコンと酸化シリコンとの積層膜等、
他の絶縁膜を用いたとしてもキャパシタの絶縁膜厚の制
御性に関しては本実施の形態と同様の効果が得られるこ
ともまた云うまでもない。
膜４として窒化シリコンを用いたが例えば酸化シリコ
ン、または窒化シリコンと酸化シリコンとの積層膜等、
他の絶縁膜を用いたとしてもキャパシタの絶縁膜厚の制
御性に関しては本実施の形態と同様の効果が得られるこ
ともまた云うまでもない。
【００４９】本実施の形態においてはキャパシタの絶縁
膜４形成のための絶縁膜をキャパシタ形成領域以外は除
去しているが、キャパシタ形成領域以外の領域に上記絶
縁膜を残したとしてもキャパシタの絶縁膜厚の制御性に
関しては本実施の形態と同様の効果が得られることは云
うまでもない。
膜４形成のための絶縁膜をキャパシタ形成領域以外は除
去しているが、キャパシタ形成領域以外の領域に上記絶
縁膜を残したとしてもキャパシタの絶縁膜厚の制御性に
関しては本実施の形態と同様の効果が得られることは云
うまでもない。
【００５０】次に本発明による半導体装置の第４の実施
の形態を図１０を参照して説明する。この実施の形態の
製造方法は、第３の実施の形態の製造方法において、キ
ャパシタの下部電極となる多結晶シリコン膜３との接続
孔１２ａを開孔するまで、すなわち図８（ｂ）に示す工
程までは第３の実施の形態の製造方法と同様にして形成
する。その後、Ａｒガスを用いて逆スパッタを行って自
然酸化膜を除去し、例えば選択的化学的気相成長法を用
いて接続孔１２ａの内部にタングステン１６を埋め込む
（図１０（ａ）参照）。
の形態を図１０を参照して説明する。この実施の形態の
製造方法は、第３の実施の形態の製造方法において、キ
ャパシタの下部電極となる多結晶シリコン膜３との接続
孔１２ａを開孔するまで、すなわち図８（ｂ）に示す工
程までは第３の実施の形態の製造方法と同様にして形成
する。その後、Ａｒガスを用いて逆スパッタを行って自
然酸化膜を除去し、例えば選択的化学的気相成長法を用
いて接続孔１２ａの内部にタングステン１６を埋め込む
（図１０（ａ）参照）。
【００５１】続いて基板１の全面にレジストを塗布し、
ＳＦ6 とＯ2 とが１：２の混合ガス雰囲気で圧力が５０
ｍTorr、温度が６０℃の条件下でＲＩＥを行うことによ
り、前工程で生じた余分のタングステンを除去する（図
１０（ｂ）参照）。
ＳＦ6 とＯ2 とが１：２の混合ガス雰囲気で圧力が５０
ｍTorr、温度が６０℃の条件下でＲＩＥを行うことによ
り、前工程で生じた余分のタングステンを除去する（図
１０（ｂ）参照）。
【００５２】その後は第３の実施の形態の製造方法の、
図８（ｃ）に示す工程以降の工程を行って半導体装置を
完成する。
図８（ｃ）に示す工程以降の工程を行って半導体装置を
完成する。
【００５３】この実施の形態の半導体装置の製造方法も
第３の実施の形態の製造方法と同様の効果を奏すること
は云うまでもない。
第３の実施の形態の製造方法と同様の効果を奏すること
は云うまでもない。
【００５４】次に本発明による半導体装置の製造方法の
第５の実施の形態を図１１を参照して説明する。この実
施の形態の製造方法は第１の実施の形態の図２（ｃ）に
示す工程まで第１の実施の形態の製造方法と同様にして
行う。その後、図１１（ａ）に示すように、キャパシタ
の上部電極となるＡｌ膜１１及び絶縁膜９がキャパシタ
形成領域ばかりでなくシリコン酸化膜５上にも残存する
ようにパターニングする。なおシリコン酸化膜５上に残
存したＡｌ膜１１はキャパシタ上部電極のコンタクトを
とる領域となる。続いてＣＶＤ法を用いて基板１の全面
に層間絶縁膜となるシリコン酸化膜２１を５０００オン
グストローム程度堆積させた後、ＲＩＥを用いてシリコ
ン酸化膜２１をパターニングすることにより接続孔２２
ａ，２２ｂを開孔する（図１１（ｂ）参照）。続いてＡ
ｒガスを用いて逆スパッタを行うことにより開口部２２
ａの底に形成された自然酸化膜を除去した後、通常のＡ
ｌ配線形成プロセスを用いて配線２３ａ，２３ｂを形成
する（図１１（ｃ）参照）。
第５の実施の形態を図１１を参照して説明する。この実
施の形態の製造方法は第１の実施の形態の図２（ｃ）に
示す工程まで第１の実施の形態の製造方法と同様にして
行う。その後、図１１（ａ）に示すように、キャパシタ
の上部電極となるＡｌ膜１１及び絶縁膜９がキャパシタ
形成領域ばかりでなくシリコン酸化膜５上にも残存する
ようにパターニングする。なおシリコン酸化膜５上に残
存したＡｌ膜１１はキャパシタ上部電極のコンタクトを
とる領域となる。続いてＣＶＤ法を用いて基板１の全面
に層間絶縁膜となるシリコン酸化膜２１を５０００オン
グストローム程度堆積させた後、ＲＩＥを用いてシリコ
ン酸化膜２１をパターニングすることにより接続孔２２
ａ，２２ｂを開孔する（図１１（ｂ）参照）。続いてＡ
ｒガスを用いて逆スパッタを行うことにより開口部２２
ａの底に形成された自然酸化膜を除去した後、通常のＡ
ｌ配線形成プロセスを用いて配線２３ａ，２３ｂを形成
する（図１１（ｃ）参照）。
【００５５】以上説明したように本実施の形態の製造方
法によれば、Ａｌ配線２３ａ，２３ｂが形成される際に
はキャパシタ領域の絶縁膜９上には、Ａｌ膜１１及びシ
リコン酸化膜２１が形成されているため、逆スパッタに
よって絶縁膜９が削られることがない。このため、本実
施の形態の製造方法によって形成されるキャパシタの容
量は制御性の良いものとなる。
法によれば、Ａｌ配線２３ａ，２３ｂが形成される際に
はキャパシタ領域の絶縁膜９上には、Ａｌ膜１１及びシ
リコン酸化膜２１が形成されているため、逆スパッタに
よって絶縁膜９が削られることがない。このため、本実
施の形態の製造方法によって形成されるキャパシタの容
量は制御性の良いものとなる。
【００５６】次に本発明による半導体装置の製造方法の
第６の実施の形態を図１２を参照して説明する。この実
施の形態の製造方法は、第５の実施の形態の図１１
（ｂ）に示す工程までは第５の実施の形態と同様にして
行う。その後、逆スパッタを行い、続いて選択的化学的
気相成長法により接続孔２２ａ，２２ｂの内部にタング
ステンを選択的に成長させる（図１２（ａ）参照）。続
いて図１２（ｂ）に示すように、ＲＩＥを用いてエッチ
ングすることにより前工程で生じた余分のタングステン
を除去した後、通常のＡｌ配線の形成を行い配線２５
ａ，２５ｂを形成する。
第６の実施の形態を図１２を参照して説明する。この実
施の形態の製造方法は、第５の実施の形態の図１１
（ｂ）に示す工程までは第５の実施の形態と同様にして
行う。その後、逆スパッタを行い、続いて選択的化学的
気相成長法により接続孔２２ａ，２２ｂの内部にタング
ステンを選択的に成長させる（図１２（ａ）参照）。続
いて図１２（ｂ）に示すように、ＲＩＥを用いてエッチ
ングすることにより前工程で生じた余分のタングステン
を除去した後、通常のＡｌ配線の形成を行い配線２５
ａ，２５ｂを形成する。
【００５７】以上説明したことから分かるようにこの実
施の形態の製造方法も第５の実施の形態の製造方法と同
様の効果を奏することは云うまでもない。
施の形態の製造方法も第５の実施の形態の製造方法と同
様の効果を奏することは云うまでもない。
【００５８】次に本発明による半導体装置の第７の実施
の形態を図１６を参照して説明する。この実施の形態の
半導体装置は、キャパシタを有するＢｉ−ＣＭＯＳデバ
イスであって、シリコン基板７１のバイポーラトランジ
スタが形成される領域にはＮ+ 埋め込み層７４が形成さ
れている。このＮ+ 埋め込み層７４上にはＮ型の単結晶
シリコン層７５が形成されている。そしてこの単結晶シ
リコン層７５上には素子分離酸化膜７９によって分離さ
れたＰ型のベース領域９０ａとＮ型のコレクタ領域９０
ｂが形成されている。
の形態を図１６を参照して説明する。この実施の形態の
半導体装置は、キャパシタを有するＢｉ−ＣＭＯＳデバ
イスであって、シリコン基板７１のバイポーラトランジ
スタが形成される領域にはＮ+ 埋め込み層７４が形成さ
れている。このＮ+ 埋め込み層７４上にはＮ型の単結晶
シリコン層７５が形成されている。そしてこの単結晶シ
リコン層７５上には素子分離酸化膜７９によって分離さ
れたＰ型のベース領域９０ａとＮ型のコレクタ領域９０
ｂが形成されている。
【００５９】ベース領域９０ａにはＮ型のエミッタ領域
１０２が形成されている。そしてベース領域９０ａの、
エミッタ領域１０２を覆う部分領域上には絶縁膜９２が
形成されている。またベース領域９０ａおよび絶縁膜９
２上には多結晶シリコンからなるベース引き出し電極９
４ａが形成されている。このベース引き出し電極９４ａ
および絶縁膜９２にはエミッタ領域１０２とのコンタク
トを取るためのコンタクトホールが設けられており、こ
のコクタクトホールには多結晶シリコンからなるエミッ
タ電極１００が埋め込まれている。なお、このエミッタ
電極１００とベース引き出し電極９４ａとは上記コンタ
クトホールの側面に設けられた絶縁膜９８およびベース
引き出し電極９４ａ上に設けられた絶縁膜９６によって
電気的に絶縁されている。
１０２が形成されている。そしてベース領域９０ａの、
エミッタ領域１０２を覆う部分領域上には絶縁膜９２が
形成されている。またベース領域９０ａおよび絶縁膜９
２上には多結晶シリコンからなるベース引き出し電極９
４ａが形成されている。このベース引き出し電極９４ａ
および絶縁膜９２にはエミッタ領域１０２とのコンタク
トを取るためのコンタクトホールが設けられており、こ
のコクタクトホールには多結晶シリコンからなるエミッ
タ電極１００が埋め込まれている。なお、このエミッタ
電極１００とベース引き出し電極９４ａとは上記コンタ
クトホールの側面に設けられた絶縁膜９８およびベース
引き出し電極９４ａ上に設けられた絶縁膜９６によって
電気的に絶縁されている。
【００６０】またコレクタ領域９０ｂ上には多結晶シリ
コンからなるコレクタ引き出し電極９４ｂが形成されて
いる。このコレクタ引き出し電極９４ｂとベース引き出
し電極９４ａとは絶縁膜９６によって電気的に分離され
ている。コレクタ引き出し電極９４ｂ、ベース引き出し
電極９４ａ、およびエミッタ電極１００は層間絶縁膜１
０９によって覆われている。この層間絶縁膜１０９には
上記電極９４ａ，９４ｂ，１００各々とのコンタクトを
取るためのコンタクトホールが設けられており、これら
のコンタクトホールは配線１１４によって埋め込まれて
いる。なお配線１１４と、上記電極９４ａ，９４ｂ，１
００との接触面には高融点金属シリサイド層１０５が設
けられている。
コンからなるコレクタ引き出し電極９４ｂが形成されて
いる。このコレクタ引き出し電極９４ｂとベース引き出
し電極９４ａとは絶縁膜９６によって電気的に分離され
ている。コレクタ引き出し電極９４ｂ、ベース引き出し
電極９４ａ、およびエミッタ電極１００は層間絶縁膜１
０９によって覆われている。この層間絶縁膜１０９には
上記電極９４ａ，９４ｂ，１００各々とのコンタクトを
取るためのコンタクトホールが設けられており、これら
のコンタクトホールは配線１１４によって埋め込まれて
いる。なお配線１１４と、上記電極９４ａ，９４ｂ，１
００との接触面には高融点金属シリサイド層１０５が設
けられている。
【００６１】一方、シリコン基板７１のＭＯＳＦＥＴが
形成される領域上には、Ｐウェル８０と、Ｎウェル８１
が形成されている。このＰウェル８０とＮウェル８１と
は素子分離酸化膜７９によって分離されている。Ｐウェ
ル８０およびＮウェル８１上には各々ゲート電極８５が
形成されている。Ｐウェル８０上にはゲート電極８５を
挟むようにＮ型のソース・ドレイン領域８２が形成され
ている。またＮウェル８１上にはゲート電極８５を挟む
ようにＰ型のソース・ドレイン領域８３が形成されてい
る。
形成される領域上には、Ｐウェル８０と、Ｎウェル８１
が形成されている。このＰウェル８０とＮウェル８１と
は素子分離酸化膜７９によって分離されている。Ｐウェ
ル８０およびＮウェル８１上には各々ゲート電極８５が
形成されている。Ｐウェル８０上にはゲート電極８５を
挟むようにＮ型のソース・ドレイン領域８２が形成され
ている。またＮウェル８１上にはゲート電極８５を挟む
ようにＰ型のソース・ドレイン領域８３が形成されてい
る。
【００６２】これらのゲート電極８５およびソース・ド
レイン領域８２，８３を覆うように絶縁膜８８が形成さ
れている。そしてＮＭＯＳＦＥＴとＰＭＯＳＦＥＴの境
界領域を含む領域上の絶縁膜８８上には多結晶シリコン
からなるキャパシタの下部電極１０１が形成されてい
る。またこの下部電極１０１の表面にはシリサイド層１
０５が形成されている。この下部電極１０１，１０５お
よび絶縁膜８８上には層間絶縁膜１０９が形成されてい
る。そしてこの層間絶縁膜１０９にはソース・ドレイン
領域８２，８３および下部電極１０１，１０５とのコン
タクトを取るためのコンタクトホールが各々設けられて
いるとともにキャパシタを形成するための開孔部が設け
られている。この開孔部の底部は下部電極１０５の面が
露出している。この開孔部にはキャパシタ絶縁膜１１０
および金属膜１１１が順次積層されている。開孔部の金
属膜１１１上には配線１１４が形成されている。また上
記コンタクトホールは配線が埋め込まれている。
レイン領域８２，８３を覆うように絶縁膜８８が形成さ
れている。そしてＮＭＯＳＦＥＴとＰＭＯＳＦＥＴの境
界領域を含む領域上の絶縁膜８８上には多結晶シリコン
からなるキャパシタの下部電極１０１が形成されてい
る。またこの下部電極１０１の表面にはシリサイド層１
０５が形成されている。この下部電極１０１，１０５お
よび絶縁膜８８上には層間絶縁膜１０９が形成されてい
る。そしてこの層間絶縁膜１０９にはソース・ドレイン
領域８２，８３および下部電極１０１，１０５とのコン
タクトを取るためのコンタクトホールが各々設けられて
いるとともにキャパシタを形成するための開孔部が設け
られている。この開孔部の底部は下部電極１０５の面が
露出している。この開孔部にはキャパシタ絶縁膜１１０
および金属膜１１１が順次積層されている。開孔部の金
属膜１１１上には配線１１４が形成されている。また上
記コンタクトホールは配線が埋め込まれている。
【００６３】次にこのように構成された半導体装置の製
造方法を、本発明の第８の実施の形態として図１７乃至
図２０を参照して説明する。
造方法を、本発明の第８の実施の形態として図１７乃至
図２０を参照して説明する。
【００６４】まず図１７（ａ）に示すようにシリコン基
板７１上に熱酸化により酸化膜７２を形成した後、フォ
トリソグラフィー技術とＨＦ系溶液によるエッチングを
用いて酸化膜７２をパターニングし、埋め込み層が形成
される領域の酸化膜７２を除去する。続いてＳｂを含ん
だガラス層７３をシリコン基板７１の全面に形成した
後、熱工程を行うことによりＳｂをシリコン基板７１中
に拡散させ、埋め込みＮ+ 層７４を形成する（図１７
（ａ）参照）。
板７１上に熱酸化により酸化膜７２を形成した後、フォ
トリソグラフィー技術とＨＦ系溶液によるエッチングを
用いて酸化膜７２をパターニングし、埋め込み層が形成
される領域の酸化膜７２を除去する。続いてＳｂを含ん
だガラス層７３をシリコン基板７１の全面に形成した
後、熱工程を行うことによりＳｂをシリコン基板７１中
に拡散させ、埋め込みＮ+ 層７４を形成する（図１７
（ａ）参照）。
【００６５】次に図１７（ｂ）に示すようにＨＦ系溶液
を用いてガラス層７３および酸化膜７２を剥離した後、
エピタキシャル成長法によりＰを３．０×１０16ｃｍ-3
程度含んだ単結晶シリコン層７５を基板全面に形成す
る。
を用いてガラス層７３および酸化膜７２を剥離した後、
エピタキシャル成長法によりＰを３．０×１０16ｃｍ-3
程度含んだ単結晶シリコン層７５を基板全面に形成す
る。
【００６６】次に図１７（ｃ）に示すように、基板表面
を酸化し、膜厚が５００オングストローム程度の酸化膜
７６を形成した後、膜厚が１０００オングストローム程
度の多結晶シリコン層７７および膜厚が１５００オング
ストローム程度のシリコン窒化膜７８を順次堆積する。
続いてフォトリソグラフィ技術と反応性イオンエッチン
グ（以下、ＲＩＥ（Reactive-Ion Etching）ともいう）
を用いて素子分離領域となるべき領域上のシリコン窒化
膜７８および多結晶シリコン膜７７を除去する（図１７
（ｃ）参照）。
を酸化し、膜厚が５００オングストローム程度の酸化膜
７６を形成した後、膜厚が１０００オングストローム程
度の多結晶シリコン層７７および膜厚が１５００オング
ストローム程度のシリコン窒化膜７８を順次堆積する。
続いてフォトリソグラフィ技術と反応性イオンエッチン
グ（以下、ＲＩＥ（Reactive-Ion Etching）ともいう）
を用いて素子分離領域となるべき領域上のシリコン窒化
膜７８および多結晶シリコン膜７７を除去する（図１７
（ｃ）参照）。
【００６７】次に図１８（ａ）に示すように熱酸化法を
用いて、シリコン窒化膜７８および多結晶シリコン膜７
７が除去された領域上に素子分離酸化膜７９を形成す
る。続いて基板上に残存しているシリコン窒化膜７８お
よび多結晶シリコン膜７７をＣＤＥ（Chemical Dry Etc
hing）を用いて除去する（図１８（ａ）参照）。
用いて、シリコン窒化膜７８および多結晶シリコン膜７
７が除去された領域上に素子分離酸化膜７９を形成す
る。続いて基板上に残存しているシリコン窒化膜７８お
よび多結晶シリコン膜７７をＣＤＥ（Chemical Dry Etc
hing）を用いて除去する（図１８（ａ）参照）。
【００６８】次に図１８（ｂ）に示すように、フォトリ
ソグラフィ技術とイオン注入技術を用いてＭＯＳＦＥＴ
を形成すべき領域にＰウェル８０およびＮウェル８１を
形成する。続いてイオン注入することによりチャネルの
形成を行い、次いで素子領域上の酸化膜７６を除去した
後、熱酸化法を用いてゲート酸化膜８４を形成する（図
１８（ｂ）参照）。そして基板全面に多結晶シリコンを
約３０００オングストローム堆積し、パターニングする
ことにより、ゲート電極８５を形成する（図１８（ｂ）
参照）。その後、フォトリソグラフィ技術とイオン注入
法を用いてソース・ドレイン領域となるＮ型拡散層８２
およびＰ型拡散層８３を形成する（図１８（ｂ）参
照）。
ソグラフィ技術とイオン注入技術を用いてＭＯＳＦＥＴ
を形成すべき領域にＰウェル８０およびＮウェル８１を
形成する。続いてイオン注入することによりチャネルの
形成を行い、次いで素子領域上の酸化膜７６を除去した
後、熱酸化法を用いてゲート酸化膜８４を形成する（図
１８（ｂ）参照）。そして基板全面に多結晶シリコンを
約３０００オングストローム堆積し、パターニングする
ことにより、ゲート電極８５を形成する（図１８（ｂ）
参照）。その後、フォトリソグラフィ技術とイオン注入
法を用いてソース・ドレイン領域となるＮ型拡散層８２
およびＰ型拡散層８３を形成する（図１８（ｂ）参
照）。
【００６９】次にＬＰＣＶＤ法を用いて膜厚が約３００
０オングストロームのシリコン酸化膜８８を基板全面に
堆積した後、フォトリソグラフィ技術とＨＦ系溶液によ
るウェットエッチングとを用いてパターニングすること
により、バイポーラトランジスタが形成される領域上の
シリコン酸化膜８８を除去し、シリコン基板７１上の単
結晶シリコン層７５、素子分離酸化膜７９を露出させる
（図１８（ｃ）参照）。
０オングストロームのシリコン酸化膜８８を基板全面に
堆積した後、フォトリソグラフィ技術とＨＦ系溶液によ
るウェットエッチングとを用いてパターニングすること
により、バイポーラトランジスタが形成される領域上の
シリコン酸化膜８８を除去し、シリコン基板７１上の単
結晶シリコン層７５、素子分離酸化膜７９を露出させる
（図１８（ｃ）参照）。
【００７０】続いて選択的なエピタキシャル技術を用い
て、露出された単結晶シリコン層７５上にＰ型の不純物
（例えばボロン）を含んだ単結晶シリコン層９０ａ，９
０ｂを成長させる（図１９（ａ）参照）。その後、シリ
コン酸化膜を基板全面に堆積し、このシリコン酸化膜を
パターニングすることによりベース領域となるべき領域
上に残存するエッチングストッパ膜９２を形成する（図
１９（ａ）参照）。
て、露出された単結晶シリコン層７５上にＰ型の不純物
（例えばボロン）を含んだ単結晶シリコン層９０ａ，９
０ｂを成長させる（図１９（ａ）参照）。その後、シリ
コン酸化膜を基板全面に堆積し、このシリコン酸化膜を
パターニングすることによりベース領域となるべき領域
上に残存するエッチングストッパ膜９２を形成する（図
１９（ａ）参照）。
【００７１】次に基板全面に多結晶シリコン膜を堆積
し、パターニングすることによりベース引き出し電極９
４ａ、コレクタ引き出し電極９４ｂを形成する（図１９
（ｂ）参照）。そしてベース引き出し電極９４ａにはＰ
型の不純物を注入し、コレクタ引き出し電極９４ｂには
Ｎ型の不純物を注入する。このときコレクタ引き出し電
極９４ｂ下の単結晶シリコン層９０ｂにもＮ型の不純物
が注入されてＰ型からＮ型に反転する。その後、ＣＶＤ
（Chemical Vapour Deposition）法を用いてシリコン窒
化膜９６をバイポーラトランジスタ形成領域上に堆積す
る。続いてＲＩＥ法を用いてエッチングストッパ膜９２
上のシリコン窒化膜９６および多結晶シリコン膜９４ａ
を除去することにより、エミッタ領域を形成するための
開孔９７を形成する（図１９（ｂ）参照）。
し、パターニングすることによりベース引き出し電極９
４ａ、コレクタ引き出し電極９４ｂを形成する（図１９
（ｂ）参照）。そしてベース引き出し電極９４ａにはＰ
型の不純物を注入し、コレクタ引き出し電極９４ｂには
Ｎ型の不純物を注入する。このときコレクタ引き出し電
極９４ｂ下の単結晶シリコン層９０ｂにもＮ型の不純物
が注入されてＰ型からＮ型に反転する。その後、ＣＶＤ
（Chemical Vapour Deposition）法を用いてシリコン窒
化膜９６をバイポーラトランジスタ形成領域上に堆積す
る。続いてＲＩＥ法を用いてエッチングストッパ膜９２
上のシリコン窒化膜９６および多結晶シリコン膜９４ａ
を除去することにより、エミッタ領域を形成するための
開孔９７を形成する（図１９（ｂ）参照）。
【００７２】次にＣＶＤ法を用いて基板全面に窒化膜を
堆積し、ＲＩＥを行って開孔９７の側面に側壁９８を形
成する（図１９（ｃ）参照）。続いてこの側壁９８をマ
スクにしてウェット系のエッチングを用いてエッチング
ストッパ膜９２をエッチングし、ベース領域となる単結
晶シリコン層９０ａに損傷を与えることなく単結晶シリ
コン層９０ａを露出させる。そして基板全面に多結晶シ
リコン層を堆積した後、この多結晶シリコン層にＮ型の
不純物を注入し、更に熱工程を加えることによりベース
領域９０ａ内にエミッタ領域１０２を形成する（図１９
（ｃ）参照）。その後、Ｎ型不純物を含んだ上記多結晶
シリコン層をパターニングすることにより、バイポーラ
トランジスタ形成領域上にはエミッタ電極１００を、Ｍ
ＯＳＦＥＴ形成領域上にはキャパシタの下部電極１０１
を形成する（図１９（ｃ）参照）。
堆積し、ＲＩＥを行って開孔９７の側面に側壁９８を形
成する（図１９（ｃ）参照）。続いてこの側壁９８をマ
スクにしてウェット系のエッチングを用いてエッチング
ストッパ膜９２をエッチングし、ベース領域となる単結
晶シリコン層９０ａに損傷を与えることなく単結晶シリ
コン層９０ａを露出させる。そして基板全面に多結晶シ
リコン層を堆積した後、この多結晶シリコン層にＮ型の
不純物を注入し、更に熱工程を加えることによりベース
領域９０ａ内にエミッタ領域１０２を形成する（図１９
（ｃ）参照）。その後、Ｎ型不純物を含んだ上記多結晶
シリコン層をパターニングすることにより、バイポーラ
トランジスタ形成領域上にはエミッタ電極１００を、Ｍ
ＯＳＦＥＴ形成領域上にはキャパシタの下部電極１０１
を形成する（図１９（ｃ）参照）。
【００７３】続いて絶縁膜９６をパターニングすること
によりベース引き出し電極９４ａおよびコレクタ引き出
し電極９４ｂ上の絶縁膜９６を除去した後、例えばＴ
ｉ、Ｃｏ、Ｎｉ等の高融点金属を基板全面に堆積させ
る。そして熱工程を行うことによりベース引き出し電極
９４ａ、コレクタ引き出し電極９４ｂ、エミッタ電極１
００およびキャパシタ下部電極１０１の各表面に高融点
金属シリサイド層１０５を形成する（図２０（ａ）参
照）。また未反応の高融点金属は硫酸と過酸化水素との
混合液で選択的に除去する。
によりベース引き出し電極９４ａおよびコレクタ引き出
し電極９４ｂ上の絶縁膜９６を除去した後、例えばＴ
ｉ、Ｃｏ、Ｎｉ等の高融点金属を基板全面に堆積させ
る。そして熱工程を行うことによりベース引き出し電極
９４ａ、コレクタ引き出し電極９４ｂ、エミッタ電極１
００およびキャパシタ下部電極１０１の各表面に高融点
金属シリサイド層１０５を形成する（図２０（ａ）参
照）。また未反応の高融点金属は硫酸と過酸化水素との
混合液で選択的に除去する。
【００７４】次に図２０（ｂ）に示すようにＬＰＣＶＤ
法を用いて基板全面に膜厚が約８０００オングストロー
ムのシリコン酸化膜を堆積し、第１層Ａｌ配線下の層間
絶縁膜１０９とする。続いて下部電極１０１，１０５上
の層間絶縁膜１０９に開孔部を設けた後、キャパシタ絶
縁膜となるシリコン窒化膜１１０および例えばＴｉＮな
どからなる金属薄膜１１１を順次堆積し、パターニング
する（図２０（ｂ）参照）。なお、キャパシタ絶縁膜の
材料としてはＳｉＮに限定されるものではなく、ＳｉＯ
2 あるいはその他の誘電体材料も適用可能である。また
金属薄膜１１１の材料としてはＡｌ、Ｗ、Ｃｕ、Ｔｉ、
あるいは高融点金属シリサイドが適用可能である。
法を用いて基板全面に膜厚が約８０００オングストロー
ムのシリコン酸化膜を堆積し、第１層Ａｌ配線下の層間
絶縁膜１０９とする。続いて下部電極１０１，１０５上
の層間絶縁膜１０９に開孔部を設けた後、キャパシタ絶
縁膜となるシリコン窒化膜１１０および例えばＴｉＮな
どからなる金属薄膜１１１を順次堆積し、パターニング
する（図２０（ｂ）参照）。なお、キャパシタ絶縁膜の
材料としてはＳｉＮに限定されるものではなく、ＳｉＯ
2 あるいはその他の誘電体材料も適用可能である。また
金属薄膜１１１の材料としてはＡｌ、Ｗ、Ｃｕ、Ｔｉ、
あるいは高融点金属シリサイドが適用可能である。
【００７５】次に図２０（ｃ）に示すようにＭＯＳＦＥ
Ｔのソース・ドレイン領域８２，８３、ゲート電極８
５、およびバイポーラトランジスタのベース引き出し電
極９４ａ、コレクタ引き出し電極９４ｂ、エミッタ電極
１００、ならびにキャパシタ下部電極１０１に対して、
層間絶縁膜１０９にコンタクト孔を開孔した後、Ａｒ逆
スパッタを行って上記コンタクト孔の底部の自然酸化膜
を除去する。続いて、例えばＴｉ／ＴｉＮ等からなるバ
リアメタルをコンタクト孔の底に形成した後、スパッタ
法を用いて例えばＡｌ−Ｓｉ−Ｃｕ等からなる金属をコ
ンタクト孔内に堆積し、パターニングすることにより所
望の配線１１４およびキャパシタの上部電極１１５を形
成する。
Ｔのソース・ドレイン領域８２，８３、ゲート電極８
５、およびバイポーラトランジスタのベース引き出し電
極９４ａ、コレクタ引き出し電極９４ｂ、エミッタ電極
１００、ならびにキャパシタ下部電極１０１に対して、
層間絶縁膜１０９にコンタクト孔を開孔した後、Ａｒ逆
スパッタを行って上記コンタクト孔の底部の自然酸化膜
を除去する。続いて、例えばＴｉ／ＴｉＮ等からなるバ
リアメタルをコンタクト孔の底に形成した後、スパッタ
法を用いて例えばＡｌ−Ｓｉ−Ｃｕ等からなる金属をコ
ンタクト孔内に堆積し、パターニングすることにより所
望の配線１１４およびキャパシタの上部電極１１５を形
成する。
【００７６】このようにＡｒ逆スパッタを用いて形成さ
れた半導体装置と、Ａｒ逆スパッタを用いないで形成し
た半導体装置のシリサイド層１０５中のＳＩＭＳ（Seco
ndary-Ion Mass Spectroscopy ）分析結果を図２１に示
す。このＳＩＭＳ分析結果から分かるように、Ａｒ逆ス
パッタを行った場合には、シリサイド層１０５の表面、
具体的にはＴｉＮからなるバリアメタルと、ＴｉＳｉ2
からなるシリサイド層１０５との境界面からシリサイド
層１０５の深さ方向に１００〜３００オングストローム
（ここでは約２００オングストローム）に、濃度１０20
〜１０21ｃｍ3程度の明瞭なＡｒのピークが現われてい
る。このようにシリサイド層１０５の最表面より深いと
ころにピークが現われるのは、Ａｒ逆スパッタに用いら
れるＡｒイオンのエネルギーが高いためである。
れた半導体装置と、Ａｒ逆スパッタを用いないで形成し
た半導体装置のシリサイド層１０５中のＳＩＭＳ（Seco
ndary-Ion Mass Spectroscopy ）分析結果を図２１に示
す。このＳＩＭＳ分析結果から分かるように、Ａｒ逆ス
パッタを行った場合には、シリサイド層１０５の表面、
具体的にはＴｉＮからなるバリアメタルと、ＴｉＳｉ2
からなるシリサイド層１０５との境界面からシリサイド
層１０５の深さ方向に１００〜３００オングストローム
（ここでは約２００オングストローム）に、濃度１０20
〜１０21ｃｍ3程度の明瞭なＡｒのピークが現われてい
る。このようにシリサイド層１０５の最表面より深いと
ころにピークが現われるのは、Ａｒ逆スパッタに用いら
れるＡｒイオンのエネルギーが高いためである。
【００７７】また第８の実施の形態の製造方法によって
製造された半導体装置のＴＤＤＢ試験結果を図２２に示
す。このときの印加電圧は従来の場合と異なり４０Ｖ、
４２．５Ｖ、４５Ｖであった。この図２２に示すワイブ
ルプロットから分かるように、図３０に示す従来の場合
に比べて良好な信頼性を示している。
製造された半導体装置のＴＤＤＢ試験結果を図２２に示
す。このときの印加電圧は従来の場合と異なり４０Ｖ、
４２．５Ｖ、４５Ｖであった。この図２２に示すワイブ
ルプロットから分かるように、図３０に示す従来の場合
に比べて良好な信頼性を示している。
【００７８】以上説明したように本実施の形態の半導体
装置によれば、キャパシタを構成する誘電体絶縁膜１１
０上に金属薄膜１１１を形成したことにより、配線を形
成する前の自然酸化膜除去のためのＡｒ逆スパッタによ
る誘電体絶縁膜１１０の損傷および膜厚の低下を防止す
ることが可能となり、容量が制御性の良く、かつ信頼性
の高いキャパシタを得ることができる。
装置によれば、キャパシタを構成する誘電体絶縁膜１１
０上に金属薄膜１１１を形成したことにより、配線を形
成する前の自然酸化膜除去のためのＡｒ逆スパッタによ
る誘電体絶縁膜１１０の損傷および膜厚の低下を防止す
ることが可能となり、容量が制御性の良く、かつ信頼性
の高いキャパシタを得ることができる。
【００７９】次に本発明による半導体装置の製造方法の
第９の実施の形態を図２３を参照して説明する。この第
９の実施の形態は、図２０（ａ）に示す工程までは第８
の実施の形態の製造方法と同様にして行う。その後、表
面にシリサイド層１０５が形成された下部電極１０１上
にキャパシタ絶縁膜となるシリコン窒化膜１０６および
金属薄膜１０７を順次堆積し、これらの金属薄膜１０７
およびシリコン窒化膜１０６を所望の形状にパターニン
グする（図２３（ａ）参照）。
第９の実施の形態を図２３を参照して説明する。この第
９の実施の形態は、図２０（ａ）に示す工程までは第８
の実施の形態の製造方法と同様にして行う。その後、表
面にシリサイド層１０５が形成された下部電極１０１上
にキャパシタ絶縁膜となるシリコン窒化膜１０６および
金属薄膜１０７を順次堆積し、これらの金属薄膜１０７
およびシリコン窒化膜１０６を所望の形状にパターニン
グする（図２３（ａ）参照）。
【００８０】次にＬＰＣＶＤ法を用いて、基板全面にシ
リコン酸化膜を約８０００オングストローム堆積し、第
１層Ａｌ配線下の層間絶縁膜１０９とする（図２３
（ｂ）参照）。続いて図２３（ｂ）に示すようにＭＯＳ
ＦＥＴのソース・ドレイン領域８２，８３、ゲート電極
８５、およびバイポーラトランジスタのベース引き出し
電極９４ａ、コレクタ引き出し電極９４ｂ、エミッタ電
極１００、ならびにキャパシタの金属薄膜１０７とのコ
ンタクト孔を層間絶縁膜１０９に形成する。その後、Ａ
ｒ逆スパッタを行ってコンタクト孔底部の自然酸化膜を
除去する。続いてスパッタ法を用いてＴｉ／ＴｉＮのバ
リアメタル、およびＡｌ−Ｓｉ−Ｃｕ等の金属を堆積
し、パターニングすることにより所望の配線１１４およ
びキャパシタの上部電極１１６を形成する（図２３
（ｂ）参照）。
リコン酸化膜を約８０００オングストローム堆積し、第
１層Ａｌ配線下の層間絶縁膜１０９とする（図２３
（ｂ）参照）。続いて図２３（ｂ）に示すようにＭＯＳ
ＦＥＴのソース・ドレイン領域８２，８３、ゲート電極
８５、およびバイポーラトランジスタのベース引き出し
電極９４ａ、コレクタ引き出し電極９４ｂ、エミッタ電
極１００、ならびにキャパシタの金属薄膜１０７とのコ
ンタクト孔を層間絶縁膜１０９に形成する。その後、Ａ
ｒ逆スパッタを行ってコンタクト孔底部の自然酸化膜を
除去する。続いてスパッタ法を用いてＴｉ／ＴｉＮのバ
リアメタル、およびＡｌ−Ｓｉ−Ｃｕ等の金属を堆積
し、パターニングすることにより所望の配線１１４およ
びキャパシタの上部電極１１６を形成する（図２３
（ｂ）参照）。
【００８１】この第９の実施の形態も第８の実施の形態
と同様の効果を奏することは云うまでもない。
と同様の効果を奏することは云うまでもない。
【００８２】次に本発明による半導体装置の製造方法の
第１０の実施の形態を図２４を参照して説明する。この
第１０の実施の形態の製造方法は、キャパシタの下部電
極をバイポーラトランジスタのベース引き出し電極およ
びコレクタ引き出し電極と同時に形成するものである。
まず、図１９（ａ）に示す工程までは第８の実施の形態
の製造方法と同様に行った後、多結晶シリコンを基板全
面に堆積し、パターニングすることによりベース引き出
し電極９４ａ、コレクタ引き出し電極９４ｂおよびキャ
パシタ下部電極９４ｃを形成する（図２４（ａ）参
照）。続いて図２４（ａ）に示すように基板全面に例え
ば窒化シリコン膜９６を形成した後、エッチングストッ
パ膜９２に達する開孔９７を窒化シリコン膜９６、およ
びベース引き出し電極９４ａに形成する。
第１０の実施の形態を図２４を参照して説明する。この
第１０の実施の形態の製造方法は、キャパシタの下部電
極をバイポーラトランジスタのベース引き出し電極およ
びコレクタ引き出し電極と同時に形成するものである。
まず、図１９（ａ）に示す工程までは第８の実施の形態
の製造方法と同様に行った後、多結晶シリコンを基板全
面に堆積し、パターニングすることによりベース引き出
し電極９４ａ、コレクタ引き出し電極９４ｂおよびキャ
パシタ下部電極９４ｃを形成する（図２４（ａ）参
照）。続いて図２４（ａ）に示すように基板全面に例え
ば窒化シリコン膜９６を形成した後、エッチングストッ
パ膜９２に達する開孔９７を窒化シリコン膜９６、およ
びベース引き出し電極９４ａに形成する。
【００８３】次に図２４（ｂ）に示すように開孔９７の
側面に例えば窒化シリコンからなる側壁９８を形成した
後、この側壁９８をマスクにしてエッチングストッパ膜
９２をエッチングしてベース領域９０ａが露出する開孔
を形成する。続いて第８の実施の形態と同様にして上記
開孔に埋め込まれた多結晶シリコンからなるエミッタ電
極１００を形成するとともにベース領域９０ａ内にエミ
ッタ領域１０２を形成する（図２４（ｂ）参照）。
側面に例えば窒化シリコンからなる側壁９８を形成した
後、この側壁９８をマスクにしてエッチングストッパ膜
９２をエッチングしてベース領域９０ａが露出する開孔
を形成する。続いて第８の実施の形態と同様にして上記
開孔に埋め込まれた多結晶シリコンからなるエミッタ電
極１００を形成するとともにベース領域９０ａ内にエミ
ッタ領域１０２を形成する（図２４（ｂ）参照）。
【００８４】そして絶縁膜９６をパターニングしてベー
ス引き出し電極９４ａ、コレクタ引き出し電極９４ｂ、
キャパシタ下部電極９４ｃを露出させた後、これらの電
極およびエミッタ電極１００の表面にシリサイド層１０
５を形成する（図２４（ｂ）参照）。以降は第８の実施
の形態の図２０（ｂ），（ｃ）に示す製造工程を行うこ
とにより半導体装置を完成する。
ス引き出し電極９４ａ、コレクタ引き出し電極９４ｂ、
キャパシタ下部電極９４ｃを露出させた後、これらの電
極およびエミッタ電極１００の表面にシリサイド層１０
５を形成する（図２４（ｂ）参照）。以降は第８の実施
の形態の図２０（ｂ），（ｃ）に示す製造工程を行うこ
とにより半導体装置を完成する。
【００８５】この第１０の実施の形態の製造方法も第８
の実施の形態と同様の効果を奏することは云うまでもな
い。
の実施の形態と同様の効果を奏することは云うまでもな
い。
【００８６】次に本発明による半導体装置の製造方法の
第１１の実施の形態を図２５を参照して説明する。この
第１１の実施の形態の製造方法はキャパシタの下部電極
８６をゲート電極８５と同時に形成するものである。ま
ずゲート酸化膜８４を形成するまで第８の実施の形態と
同様にして行う。その後、基板全面に多結晶シリコンを
約３０００オングストローム堆積し、パターニングする
ことによりＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴの形成
領域上にゲート電極８５を形成するとともに、ＮＭＯＳ
ＦＥＴとＰＭＯＳＦＥＴとの素子分離酸化膜７９上にキ
ャパシタの下部電極８６を形成する（図２５（ａ）参
照）。
第１１の実施の形態を図２５を参照して説明する。この
第１１の実施の形態の製造方法はキャパシタの下部電極
８６をゲート電極８５と同時に形成するものである。ま
ずゲート酸化膜８４を形成するまで第８の実施の形態と
同様にして行う。その後、基板全面に多結晶シリコンを
約３０００オングストローム堆積し、パターニングする
ことによりＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴの形成
領域上にゲート電極８５を形成するとともに、ＮＭＯＳ
ＦＥＴとＰＭＯＳＦＥＴとの素子分離酸化膜７９上にキ
ャパシタの下部電極８６を形成する（図２５（ａ）参
照）。
【００８７】以降、層間絶縁膜１０９を形成する工程ま
では第８の実施の形態と同様にして行う（図２５
（ａ）、図２５（ｂ）参照）。層間絶縁膜１０９を形成
した後、キャパシタの下部電極８６とのコンタクトをと
るための開孔を層間絶縁膜１０９およびシリコン酸化膜
８８に設ける。そして例えば窒化シリコンからなるキャ
パシタ絶縁膜１１０および例えばＴｉＮ等からなる金属
薄膜１１１を基板全面に順次堆積し、パターニングする
（図２５（ｂ）参照）。
では第８の実施の形態と同様にして行う（図２５
（ａ）、図２５（ｂ）参照）。層間絶縁膜１０９を形成
した後、キャパシタの下部電極８６とのコンタクトをと
るための開孔を層間絶縁膜１０９およびシリコン酸化膜
８８に設ける。そして例えば窒化シリコンからなるキャ
パシタ絶縁膜１１０および例えばＴｉＮ等からなる金属
薄膜１１１を基板全面に順次堆積し、パターニングする
（図２５（ｂ）参照）。
【００８８】以降の工程は第８の実施の形態と同様にし
て行う。
て行う。
【００８９】以上説明したように、この第１１の実施の
形態も第８の実施の形態と同様の効果を奏することは云
うまでもない。
形態も第８の実施の形態と同様の効果を奏することは云
うまでもない。
【００９０】なお、以上説明した実施の形態において
は、コンタクト孔の底部の自然酸化膜の除去にＡｒ逆ス
パッタを用いたが、ＢＣｌ3 ガス中でのＲＩＥを用いて
も良い。この場合、コンタクト孔底部のシリサイド層１
０５の表面領域にはＣｌが含まれ、Ａｒの場合と同様の
最表面から１００〜３００オングストロームの範囲内に
１０21ｃｍ3 以上の濃度ピークを有することになる。
は、コンタクト孔の底部の自然酸化膜の除去にＡｒ逆ス
パッタを用いたが、ＢＣｌ3 ガス中でのＲＩＥを用いて
も良い。この場合、コンタクト孔底部のシリサイド層１
０５の表面領域にはＣｌが含まれ、Ａｒの場合と同様の
最表面から１００〜３００オングストロームの範囲内に
１０21ｃｍ3 以上の濃度ピークを有することになる。
【００９１】
【発明の効果】以上述べたように本発明によれば、金属
配線膜を形成する際には、キャパシタ形成領域上はＡｌ
等の金属膜等によって覆われているため、上記金属配線
膜の形成に先だって逆スパッタを行ってもキャパシタ絶
縁膜が削られることなく、キャパシタ容量の制御性は良
好となり、信頼性の高いものを得ることができる。
配線膜を形成する際には、キャパシタ形成領域上はＡｌ
等の金属膜等によって覆われているため、上記金属配線
膜の形成に先だって逆スパッタを行ってもキャパシタ絶
縁膜が削られることなく、キャパシタ容量の制御性は良
好となり、信頼性の高いものを得ることができる。
【図１】本発明による半導体装置の製造方法の第１の実
施の形態の構成を示す工程断面図。
施の形態の構成を示す工程断面図。
【図２】本発明による半導体装置の製造方法の第１の実
施の形態の構成を示す工程断面図。
施の形態の構成を示す工程断面図。
【図３】本発明による半導体装置の製造方法の第１の実
施の形態の構成を示す工程断面図。
施の形態の構成を示す工程断面図。
【図４】本発明による半導体装置の製造方法の第１の実
施の形態の構成を示す工程断面図。
施の形態の構成を示す工程断面図。
【図５】本発明による半導体装置の製造方法の第２の実
施の形態の構成を示す工程断面図。
施の形態の構成を示す工程断面図。
【図６】本発明による半導体装置の製造方法の第３の実
施の形態の構成を示す工程断面図。
施の形態の構成を示す工程断面図。
【図７】本発明による半導体装置の製造方法の第３の実
施の形態の構成を示す工程断面図。
施の形態の構成を示す工程断面図。
【図８】本発明による半導体装置の製造方法の第３の実
施の形態の構成を示す工程断面図。
施の形態の構成を示す工程断面図。
【図９】本発明による半導体装置の製造方法の第３の実
施の形態の構成を示す工程断面図。
施の形態の構成を示す工程断面図。
【図１０】本発明による半導体装置の製造方法の第４の
実施の形態の構成を示す工程断面図。
実施の形態の構成を示す工程断面図。
【図１１】本発明による半導体装置の製造方法の第５の
実施の形態の構成を示す工程断面図。
実施の形態の構成を示す工程断面図。
【図１２】本発明による半導体装置の製造方法の第６の
実施の形態の構成を示す工程断面図。
実施の形態の構成を示す工程断面図。
【図１３】従来の半導体装置の製造方法の工程断面図。
【図１４】従来の半導体装置の製造方法の工程断面図。
【図１５】従来の半導体装置の製造方法の工程断面図。
【図１６】本発明による半導体装置の第７の実施の形態
の構成を示す断面図。
の構成を示す断面図。
【図１７】本発明の第８の実施の形態の製造工程断面
図。
図。
【図１８】本発明の第８の実施の形態の製造工程断面
図。
図。
【図１９】本発明の第８の実施の形態の製造工程断面
図。
図。
【図２０】本発明の第８の実施の形態の製造工程断面
図。
図。
【図２１】自然酸化膜の除去にＡｒ逆スパッタを行った
場合と行わない場合のシリサイド層中のＡｒの濃度の特
性を示すグラフ。
場合と行わない場合のシリサイド層中のＡｒの濃度の特
性を示すグラフ。
【図２２】第８の実施の形態の製造方法によって製造さ
れた半導体装置のＴＤＤＢ試験の結果を示すグラフ。
れた半導体装置のＴＤＤＢ試験の結果を示すグラフ。
【図２３】本発明の第９の実施の形態の製造工程断面
図。
図。
【図２４】本発明の第１０の実施の形態の製造工程断面
図。
図。
【図２５】本発明の第１１の実施の形態の製造工程断面
図。
図。
【図２６】従来の製造方法の製造工程断面図。
【図２７】従来の製造方法の製造工程断面図。
【図２８】従来の製造方法の製造工程断面図。
【図２９】従来の製造方法の製造工程断面図。
【図３０】従来の製造方法によって製造された半導体装
置のＴＤＤＢ試験の結果を示すグラフ。
置のＴＤＤＢ試験の結果を示すグラフ。
１ 半導体基板 ２ 素子分離領域 ３ 多結晶シリコン膜 ４，９ 窒化シリコン膜 ５，１０ シリコン酸化膜 ６，１１，１４，１５ Ａｌ膜 ７，１２ａ，１２ｂ，１３ 開口 １５ａ，１５ｂ 配線 １６ タングステン ５１ 半導体基板 ５２ 素子分離領域 ５３ 多結晶シリコン膜 ５５ シリコン酸化膜 ５７ 開口 ５９ 窒化シリコン膜 ６１ Ａｌ膜 ６１ａ，６１ｂ 配線 ６３ 開口 ７１ シリコン基板 ７２ 酸化膜 ７３ ガラス層 ７４ 埋め込みＮ+ 層 ７５ 単結晶シリコン層 ７６ 酸化膜 ７７ 多結晶シリコン層 ７８ シリコン窒化膜 ７９ 素子分離酸化膜 ８０ Ｐウェル ８１ Ｎウェル ８２ Ｎ型拡散層（ソース・ドレイン領域） ８３ Ｐ型拡散層（ソース・ドレイン領域） ８５ ゲート電極 ８６ キャパシタの下部電極 ８８ シリコン酸化膜 ９０ａ 単結晶シリコン層（ベース領域） ９０ｂ 単結晶シリコン層（コレクタ領域） ９２ エッチングストッパ膜 ９４ａ ベース引き出し電極（ベース電極） ９４ｂ コレクタ引き出し電極（コレクタ電極） ９４ｃ キャパシタの下部電極 ９６ シリコン窒化膜 ９７ 開孔 ９８ 側壁 １００ エミッタ電極 １０２ エミッタ領域 １０５ 高融点金属シリサイド層 １０６ キャパシタ絶縁膜 １０７ 金属薄膜 １０９ 層間絶縁膜 １１０ シリコン窒化膜 １１１ 金属薄膜 １１４ 配線 １１５ キャパシタ上部電極 １１６ キャパシタ上部電極
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年２月２５日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図２３
【補正方法】変更
【補正内容】
【図２３】
Claims (13)
- 【請求項１】キャパシタの下部電極が形成された半導体
基板の上に第１の絶縁膜を形成する工程と、 前記下部電極の前記キャパシタ形成領域上の前記第１の
絶縁膜を除去する工程と、 前記半導体基板の上に第２の絶縁膜を形成する工程と、 この第２の絶縁膜を形成する工程に続いて前記第２の絶
縁膜上に導電性の膜を形成する工程と、 前記導電性の膜及び前記第２の絶縁膜をパターニングし
て少なくとも前記キャパシタ形成領域上に残存させる工
程と、 前記第１の絶縁膜をパターニングすることにより前記下
部電極の、前記キャパシタ形成領域以外の領域上に接続
孔を形成する工程と、 ドライエッチングを行って前記接続孔の底部の自然酸化
膜を除去する工程と、 を備えていることを特徴とする半導体装置の製造方法。 - 【請求項２】前記接続孔を形成する工程は、前記接続孔
を形成する前に前記半導体基板の全面に第３の絶縁膜を
形成し、続いてこの第３の絶縁膜をパターニングするこ
とにより前記導電性の膜との接続孔を形成するとともに
前記第３の絶縁膜および前記第１の絶縁膜をパターニン
グすることにより前記下部電極の、前記キャパシタ形成
領域以外の領域上に接続孔を形成することを特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項３】キャパシタの下部電極が形成された半導体
基板の上に第１の絶縁膜を形成する工程と、 この第１の絶縁膜を形成する工程に続いて前記第１の絶
縁膜上に導電性の膜を形成する工程と、 前記導電性の膜及び前記第１の絶縁膜をパターニングす
ることにより前記下部電極のキャパシタ形成領域上に残
存させる工程と、 前記半導体基板全面に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜をパターニングすることにより前記下
部電極との接続孔および前記導電性の膜との接続孔を形
成する工程と、 前記接続孔を形成した後、ドライエッチングを行って、
前記接続孔底部の自然酸化膜を除去する工程と、 を備えていることを特徴とする半導体装置の製造方法。 - 【請求項４】前記導電性の膜は、金属膜、半導体膜、お
よび金属珪化物の膜のうちのいずれか１つの膜、または
これらの積層膜からなることを特徴とする請求項１乃至
３のいずれかに記載の半導体装置の製造方法。 - 【請求項５】前記キャパシタの下部電極は、バイポーラ
トランジスタとＣＭＯＳＦＥＴとが形成された前記半導
体基板上の前記ＣＭＯＳＦＥＴを覆う絶縁膜上に形成さ
れており、前記下部電極の表面には金属珪化物層が形成
されていることを特徴とする請求項１乃至３のいずれか
に記載の半導体装置の製造方法。 - 【請求項６】前記バイポーラトランジスタは、前記半導
体基板上に形成されたコレクタ領域、ベース領域、およ
びエミッタ領域と、前記コレクタ領域、ベース領域、お
よびエミッタ領域に各々接続されるコレクタ電極、ベー
ス電極、およびエミッタ電極とを有し、 前記キャパシタの下部電極は前記エミッタ電極と同時に
形成され、 前記コレクタ電極、ベース電極、エミッタ電極の各表面
には金属珪化物層が形成されていることを特徴とする請
求項５記載の半導体装置の製造方法。 - 【請求項７】前記バイポーラトランジスタは、前記半導
体基板上に形成されたコレクタ領域、ベース領域、およ
びエミッタ領域と、前記コレクタ領域、ベース領域、お
よびエミッタ領域に各々接続されるコレクタ電極、ベー
ス電極、およびエミッタ電極とを有し、 前記キャパシタの下部電極は前記コレクタ電極およびベ
ース電極と同時に形成され、 前記コレクタ電極、ベース電極、エミッタ電極の各表面
には金属珪化物層が形成されていることを特徴とする請
求項５記載の半導体装置の製造方法。 - 【請求項８】前記キャパシタの下部電極は、バイポーラ
トランジスタと、ＮＭＯＳＦＥＴと、ＰＭＯＳＦＥＴと
が形成された前記半導体基板の前記ＮＭＯＳＦＥＴと前
記ＰＭＯＳＦＥＴとの素子分離絶縁膜上に、前記ＮＭＯ
ＳＦＥＴおよび前記ＰＭＯＳＦＥＴのゲート電極と同時
に形成されることを特徴とする請求項１乃至３のいずれ
かに記載の半導体装置の製造方法。 - 【請求項９】前記ドライエッチングはＡｒガスを用いた
逆スパッタまたはＢＣｌ３ガスを用いた反応性イオンエ
ッチングであることを特徴とする請求項１乃至８のいず
れかに記載の半導体装置の製造方法。 - 【請求項１０】半導体基板上に形成されたキャパシタの
下部電極と、 この下部電極を覆うように形成された第１の絶縁膜と、 前記キャパシタ形成領域が露出するように、前記第１の
絶縁膜に設けられた開口部と、 この開口部の底に形成された第２の絶縁膜と、 この第２の絶縁膜上に形成された導電性の膜と、 前記下部電極の、前記キャパシタ形成領域以外の領域上
に、前記第１の絶縁膜を通して形成された、前記下部電
極の引き出し電極と、 を備え、 前記引き出し電極が接続する前記下部電極の表面領域に
はＡｒまたはＣｌを含み、かつその濃度プロファイルは
前記下部電極の最表面よりも内部にピークを有するもの
であることを特徴とする半導体装置。 - 【請求項１１】前記半導体基板上には、バイポーラトラ
ンジスタとＣＭＯＳＦＥＴが形成されており、前記キャ
パシタの下部電極は前記ＣＭＯＳＦＥＴを覆う絶縁膜上
に形成されており、前記下部電極の表面には金属珪化物
層が形成され、前記ＡｒまたはＣｌは前記金属珪化物層
に含まれていることを特徴とする請求項１０記載の半導
体装置。 - 【請求項１２】前記半導体基板上には、各々が絶縁膜に
よって素子分離されたバイポーラトランジスタと、ＮＭ
ＯＳＦＥＴと、ＰＭＯＳＦＥＴとが形成されており、前
記キャパシタの下部電極は前記ＮＭＯＳＦＥＴと前記Ｐ
ＭＯＳＦＥＴとの素子分離絶縁膜上に形成されているこ
とを特徴とする請求項１０記載の半導体装置。 - 【請求項１３】前記金属珪化物層はＴｉ、Ｃｏ、Ｎｉの
うちの少なくとも１つの金属の珪化物からなることを特
徴とする請求項１１記載の半導体装置。
Priority Applications (2)
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|---|---|---|---|
| JP02265297A JP3326088B2 (ja) | 1996-03-14 | 1997-02-05 | 半導体装置およびその製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-57635 | 1996-03-14 | ||
| JP5763596 | 1996-03-14 | ||
| JP02265297A JP3326088B2 (ja) | 1996-03-14 | 1997-02-05 | 半導体装置およびその製造方法 |
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|---|---|
| JPH09307064A true JPH09307064A (ja) | 1997-11-28 |
| JP3326088B2 JP3326088B2 (ja) | 2002-09-17 |
Family
ID=26359914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02265297A Expired - Lifetime JP3326088B2 (ja) | 1996-03-14 | 1997-02-05 | 半導体装置およびその製造方法 |
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| Country | Link |
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| JP (1) | JP3326088B2 (ja) |
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-
1997
- 1997-02-05 JP JP02265297A patent/JP3326088B2/ja not_active Expired - Lifetime
- 1997-03-11 US US08/816,036 patent/US5933719A/en not_active Expired - Fee Related
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