JPH09305321A

JPH09305321A - 音声記憶再生装置

Info

Publication number: JPH09305321A
Application number: JP12205196A
Authority: JP
Inventors: Bunichi Aihara; 文一相原
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1996-05-16
Filing date: 1996-05-16
Publication date: 1997-11-28
Anticipated expiration: 2016-05-16
Also published as: KR19990029049A; JP3705305B2; US6278900B1; WO1997043765A1; EP0839376A1

Abstract

(57)【要約】【課題】回路構成を複雑化することなく、不揮発性メ
モリの各ブロック毎に選択的に録音・再生できる音声記
憶再生装置を提供する。【解決手段】制御部７は、セレクトキー３ｃが押下さ
れる度に、フリップフロップＦ１からパルスを１つ送出
し、ブロック制御部２１におけるカウントをインクリメ
ントして所望するブロックを選択する。また、制御部７
は、録音キー３ａまたは再生キー３ｂが押下されると、
まず、フリップフロップＦ１，Ｆ２のセット／リセット
を１／２５６周期（２５６Ｈｚ）で７回繰り返した後、
セットする。これにより、選択されたブロックは変更さ
れることなく、音声データの記憶・再生が行われる。こ
のとき、制御部２０では、上記フリップフロップＦ１，
Ｆ２からの出力信号と、１／３２周期（３２Ｈｚ）のク
ロックφとの論理積をとり、クロックφの３クロック目
で記憶・再生動作を有効とするので、ブロックの指示／
補正が記憶・再生動作の指示に影響することはない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、音声データを記憶
するとともに、記憶した音声データを再生する音声記憶
再生装置に関する。

【０００２】

【従来の技術】従来より、外部からの音声信号を符号化
（Ａ／Ｄ変換）し、ＲＡＭ等の半導体メモリに記憶させ
ておき、再生スイッチ等の操作によって上記ＲＡＭから
記憶されている符号化信号を読み出し、復号化（Ｄ／Ａ
変換）して音声出力する音声の記憶再生装置が知られて
いる。

【０００３】

【発明が解決しようとする課題】ところで、従来の音声
の記憶再生装置では、１つの半導体メモリを１つの録音
再生装置として使用する場合、録音時および再生時に
は、最初のアドレスからアドレス指定すればよい。しか
しながら、１つの半導体メモリを複数のブロックに分け
て、それぞれ選択的に録音再生する場合においては、そ
のブロックの先頭アドレスから順次アドレス指定しなけ
ればならない。そのため、選択されたブロックの先頭ア
ドレスデータをアドレス制御部に送ってプリセットし、
そのアドレスから順次アドレスを更新していく必要があ
った。

【０００４】一方、符号化されたデータをＲＡＭ等の揮
発性メモリに記憶したのでは、電池寿命や電池交換時、
あるいは停電地等において、記憶内容が消えてしまうの
で、ＥＥＰＲＯＭ等の不揮発性メモリを用いることが考
えられる。しかしながら、これらの不揮発性メモリは、
例えば、１Ｖ程度で動作するＣＭＯＳ回路に比較して、
動作させるための駆動電圧が極めて高い。このため、録
音再生等を制御する比較的低電圧で動作する電子回路
と、不揮発性メモリ等を含む電子回路とを、それぞれ別
々のチップで構成し、それぞれ異なった電圧で制御しな
ければならない。このように、主要な回路部と不揮発性
メモリ等を含む電子回路とを別チップで構成し、かつ、
上述したように、１つの不揮発性メモリを複数のブロッ
クに分け、それぞれ選択的に録音再生する場合にあって
は、各ブロックの先頭アドレスを直接アドレス指定しな
ければならないので、アドレスデータの入力端子として
複数の端子が必要となり、不揮発性メモリ等を含む電子
回路のチップが大型化してしまうという問題があった。

【０００５】そこで本発明は、回路構成を複雑化するこ
となく、メモリを複数のブロックに分割し、それぞれの
ブロック毎に、選択的に録音・再生できる音声記憶再生
装置を提供することを目的とする。

【０００６】

【課題を解決するための手段】上記目的達成のため、請
求項１記載の発明による音声記憶再生装置は、複数の記
憶領域を有し、各記憶領域に音声データが記憶される半
導体メモリ、および音声データの記憶を指示する記憶指
示信号に従って所定の記憶領域に音声データを記憶する
とともに、音声データの再生を指示する再生指示信号に
従って所定の記憶領域に記憶されている音声データを読
み出す記憶媒体制御手段を有する半導体チップと、前記
複数の記憶領域のうち、記憶・再生の対象となる記憶領
域を指定する記憶領域指定信号を送出した後、前記記憶
指示信号または前記再生指示信号を送出する制御回路と
からなり、前記半導体チップは、更に、前記記憶領域指
定信号および前記記憶指示信号が入力される記憶指示入
力端子と、前記再生指示信号が入力される再生指示入力
端子とを備え、前記両入力端子が前記制御回路に接続さ
れていることを特徴とする。

【０００７】また、好ましい態様として、前記制御回路
は、例えば請求項２記載のように、前記記憶領域指定信
号として、前記記憶媒体制御手段は、前記パルス信号が
供給される度に、記憶・再生の対象となる記憶領域を１
つずつ進めるようにしてもよい。

【０００８】また、好ましい態様として、前記制御回路
は、例えば請求項３記載のように、前記音声データの記
憶・再生指示に先だって、前記記憶領域補正信号とし
て、（記憶領域数−１）個の所定周期のパルス信号を送
出するようにしてもよい。

【０００９】また、好ましい態様として、前記記憶媒体
制御手段は、例えば請求項４記載のように、少なくと
も、（所定周期×記憶領域数）以上の周期を有するパル
ス信号と前記所定周期のパルス信号との論理積をとり、
該論理積の結果に基づいて、前記記憶領域指定信号また
は前記記憶領域補正信号と、前記記憶指示信号または前
記再生指示信号とを識別するようにしてもよい。

【００１０】また、請求項５記載の発明による音声記憶
再生装置は、複数の記憶領域を有し、各記憶領域に音声
データが記憶される半導体メモリ、音声データの記憶指
示を指示する記憶指示信号が入力される記憶指示入力端
子、音声データの再生指示を指示する再生指示信号が入
力される再生指示入力端子、および前記記憶指示入力指
示端子から入力される記憶指示信号に従って所定の記憶
領域に音声データを記憶するとともに、前記再生指示入
力端子から入力される再生指示信号に従って所定の記憶
領域に記憶されている音声データを読み出す記憶媒体制
御手段を有する半導体チップと、前記記憶指示入力端子
に供給する記憶指示信号または前記再生指示入力端子に
供給する前記再生指示信号を、所定周期のパルス信号と
して送出することで、前記音声データの記憶・再生の対
象となる記憶領域を指定するとともに、前記記憶指示信
号または前記再生指示信号を一定レベルの信号として送
出する制御回路とを具備することを特徴とする。また、
好ましい態様として、半導体メモリは、例えば請求項６
記載のように、不揮発性のメモリからなるようにしても
よい。

【００１１】

【発明の実施の形態】以下、本発明の実施の形態を、携
帯用電子機器である電子腕時計等に適用した一実施例と
して、図面を参照して説明する。Ａ．本実施例の構成図１は本発明の一実施例における電子腕時計の構成を示
すブロック図である。図において、本実施例の電子腕時
計は、時計機能、計算機機能、多数の名前・電話番号デ
ータ等を記憶して表示するデータバンク機能、外部から
の音声をメモとして記憶して再生するメモ機能等を有
し、時計機能、計算機機能、データバンク機能等の処理
回路を備え、且つ、音声の録音再生を制御する制御手段
を備えた、例えばＣーＭＯＳ素子からなる１チップの制
御用集積回路１と、音声データが記憶される、例えばフ
ラッシュＥＥＰＲＯＭからなる不揮発性メモリおよび該
不揮発性メモリおよびのアドレスを制御する制御手段を
備えた１チップのメモリ制御集積回路２とから構成され
ている。制御用集積回路１とメモリ制御集積回路２と
は、異なる駆動電圧で動作するが、同一のバッテリから
電源供給を受け、それぞれの集積回路内の電源回路で必
要な電圧を得るように構成されている。

【００１２】まず、制御用集積回路１およびその周辺回
路について説明する。キー入力部３は、各種データを入
力するためのテンキー、文字キー等（図示せず）を備え
ており、また、音声を録音するための録音スイッチ３
ａ、録音した音声データを再生する再生スイッチ３ｂ、
および後述するＥＥＰＲＯＭ２５の複数の記憶領域のブ
ロック（８つ）のうち、録音・再生を行うブロックを選
択するためのセレクトキー３ｃを備えている。該キー入
力部３の各キーの入力信号は制御部７に送られキー入力
が検知される。

【００１３】発振回路４は、所定周波数の基準クロック
を生成し、分周回路５に供給する。分周回路５は、上記
基準クロックに従って、計時回路６、制御部７等の各部
を動作させるためのシステムクロック、各種タイミング
クロックを生成して出力する。計時回路６は、分周回路
５からのタイミングクロックのうちの計時用の基準信号
である１秒信号に基づいて、現在時刻（月日、曜日、時
分秒）を計時し、制御部７に供給する。

【００１４】制御部７は、後述するＲＯＭ８に記憶され
た所定のマイクロプログラムを実行することにより、当
該電子腕時計の上述した各種機能を実現するＣＰＵ（中
央処理回路）であり、特に、本実施例では、後述する処
理により、後述するＥＥＰＲＯＭ２５の分割されたブロ
ックに対しての音声データの録音・再生等を行う。具体
的には、制御部７は、セレクトキー３ｃが押下される度
に、録音・再生を行うブロックを１つずつ巡回させるこ
とにより、所望するブロックを選択させ、録音スイッチ
３ａが押下されると、ＥＥＰＲＯＭ２５の選択されたブ
ロックにマイク５から入力される音声の音声データを記
憶し、一方、再生スイッチ３ｂが押下されると、ＥＥＰ
ＲＯＭ２５の選択されたブロックに記憶された音声デー
タを再生し、録音キー３ａおよび再生キー３ｂが同時に
押下されると、後述するＲＡＭ９に記憶されている各種
フラグや日付・時刻データを消去する。

【００１５】ＲＯＭ８は、上記制御部７によって実行さ
れるマイクロプログラムや各種初期パラメータを記憶す
る。また、ＲＡＭ９は、上記制御部７によるプログラム
の実行に伴って生じる各種データを格納するレジスタや
ワーキングエリアとして用いられる。

【００１６】ここで、図２は、ＲＡＭ９のデータ構成を
示す概念図である。図２において、表示レジスタは、後
述するＬＣＤ表示器（液晶表示装置）１４に各種データ
を表示するためのデータを記憶するレジスタである。レ
ジスタＭは、音声データが記憶されるＥＥＰＲＯＭ２５
の８つのブロックのうち指定された録音／再生ブロック
を指定するためのレジスタである。

【００１７】次に、フラグＰは、音声を録音中であるこ
とを示すフラグであり、「１」の時には、後述するマイ
ク５から入力された音声を符号化部（符号化回路）６を
介して取り込み、音声データとしてＥＥＰＲＯＭ２５へ
記憶させる。また、フラグＬは、音声を再生中であるこ
とを示すフラグであり、「１」の時には、ＥＥＰＲＯＭ
２５から読み出した音声データを後述する復合化部（複
号化回路）１０を介して後述するスピーカ１１により出
力させる。

【００１８】次に、レジスタＲ０、Ｒ１、・・・Ｒ７
は、複数のブロック（本実施例では８つ）に分割したＥ
ＥＲＰＯＭ２５の各ブロック毎に、音声データを録音し
た日付および時刻を格納する領域（レジスタＴ）と、録
音済みのブロックであるか否かを示すフラグＦとからな
るレジスタである。フラグＦは、音声データが録音され
ていない場合に「０」となり、音声データを録音した場
合に「１」となる。なお、本実施例では、上述したよう
に、８つのブロックに分割しているので、レジスタＭに
は、３ビットのブロック指示（指定）データによって、
どのブロックに対する録音／再生であるかを指示するよ
うになっている。

【００１９】次に、図１に戻り、ドライバ１３は、制御
部７から供給される時刻、計算データ、名前・電話番号
データ、ＥＥＰＲＯＭ２５に記憶されている音声データ
に関する各種データをＬＣＤ（液晶）表示器１４に表示
する。ＬＣＤ表示器１４は、ドットマトリクスやセグメ
ントタイプの電極からなり、時計モード時には、日付、
現在時刻、どのブロックが録音済みであるかを表示し、
音声データの録音・再生時には、後述する表示例で示す
ように、少なくとも、現在の時刻、録音中のブロック、
および録音時間を表示する（点滅表示）。

【００２０】制御部７は、録音キー３ａ、再生キー３ｂ
およびセレクトキー３ｃのそれぞれの操作に応じて、次
に述べる３種類のフリップフロップＦ１，Ｆ２のセット
／リセットを行う。

【００２１】セレクトキー３ｃが押下される度に、フ
リップフロップＦ１のセット端子を「１」とした後、リ
セット端子を「１」とし、フリップフロップＦ１の出力
Ｑから１／２５６周期（２５６Ｈｚ）のパルスを１つ送
出する。該パルスは、後述するメモリ制御集積回路２の
制御部２０において、ＥＥＰＲＯＭ２５のブロックを指
定するブロック指定信号ＢＬとしてブロック制御部２１
に供給される。

【００２２】録音スイッチ３ａが押下されると、ま
ず、フリップフロップＦ１のセット／リセットを１／２
５６周期（２５６Ｈｚ）で７回繰り返した後、セット端
子を「１」として出力Ｑを「１」とし、録音スイッチ３
ａが離されると、フリップフロップＦ１のリセット端子
を「１」として出力Ｑを「０」とする。

【００２３】再生スイッチ３ｂが押下されると、ま
ず、フリップフロップＦ１のセット／リセットを１／２
５６周期（２５６Ｈｚ）で７回繰り返した後、セット端
子を「１」として出力Ｑを「１」とし、再生スイッチ３
ｂが離されると、フリップフロップＦ２のリセット端子
を「１」として出力Ｑを「０」とする。

【００２４】フリップフロップＦ１，Ｆ２は、各々、制
御部７の制御に従って出力レベルがオン／オフされる出
力Ｑを、それぞれメモリ制御集積回路２の制御部２０に
供給する。電源１５は、共通のバッテリＢＴからの供給
電圧を制御用集積回路１を動作させるための駆動電圧に
変換し、上述した各部に供給する。

【００２５】次に、メモリ制御集積回路２およびその周
辺回路について説明する。制御部２０は、上述した制御
用集積回路１のフリップフロップＦ１から供給される出
力ＱおよびフリップフロップＦ２から供給される出力Ｑ
に従って、ＥＥＰＲＯＭ２５のブロックを指定するブロ
ック信号、録音であることを示す録音信号、再生である
ことを示す再生信号、および録音された音声データを消
去するためのクリア信号を生成し、ブロック信号および
クリア信号をブロック制御部２１に供給するとともに、
上記録音信号、再生信号およびクリア信号をアドレス制
御部２２に供給する。

【００２６】ここで、図３は、上記制御部２０の回路構
成を示す回路図である。図において、ＯＲ（オア）回路
２０ａは、フリップフロップＦ１からの出力Ｑとフリッ
プフロップＦ２からの出力Ｑのいずれか一方でも「１」
となると、「１」となるブロック信号ＢＬを送出し、ブ
ロック制御部２１に供給する。すなわち、フリップフロ
ップＦ１あるいはフリップフロップＦ２のいずれか一方
から１つのパルスが供給されると、１パルスのブロック
信号ＢＬをブロック制御部２１に供給する。また、ＡＮ
Ｄ（アンド）回路２０ｂは、フリップフロップＦ１から
の出力ＱとフリップフロップＦ２からの出力Ｑが共に
「１」の場合に「１」となるクリア信号ＣＬを送出し、
アドレス制御部２２に供給する。また、該クリア信号Ｃ
Ｌは、ＮＯＴ回路２０ｃによって反転された後、後述す
るＡＮＤ回路２０ｄ，２０ｈに供給される。

【００２７】ＡＮＤ回路２０ｄは、上記クリア信号ＣＬ
が「０」で、クロックφ（１／３２秒周期：３２Ｈｚ）
が「１」のとき、フリップフロップＦ１の出力Ｑを３ビ
ットシフトレジスタ２０ｅに供給する。３ビットシフト
レジスタ２０ｅは、上記ＡＮＤ回路２０ｄから録音制御
信号Ｓ１が供給される度に、順次、保持しているビット
をシフトしてフリップフロップＦ３のセット端子Ｓに供
給する。したがって、３ビットシフトレジスタ２０ｅ
は、図４に示すように、ＡＮＤ回路２０ｄにクロックφ
の４クロック目が供給されると、フリップフロップＦ３
をセットすることになる。言い換えると、クロックφの
４クロック目が供給されるまでは、フリップフロップＦ
３はセットされない。

【００２８】フリップフロップＦ３は、上記３ビットシ
フトレジスタ２０ｅからのクロックが供給されると、セ
ット（Ｑ＝１）され、フリップフロップＦ１の出力Ｑが
「０」となると、ＮＯＴ回路２０ｆを介してリセット信
号が供給されるので、リセット（Ｑ＝０）される。この
ように、フリップフロップＦ３は、クロックφを３２Ｈ
ｚとしたので、図１に示すフリップフロップＦ１から１
／２５６周期のクロックが供給されても、すぐにセット
（Ｑ＝１）されず、２／３２〜３／３２秒後にセット
（Ｑ＝１）されることになる。

【００２９】上記フリップフロップＦ３の出力Ｑは、Ａ
ＮＤ回路２０ｇの一方の入力端に供給される。ＡＮＤ回
路２０ｇは、フリップフロップＦ１の出力Ｑとフリップ
フロップＦ３の出力Ｑとの論理積をとることにより、双
方が共に「１」となっている間、すなわち、最初にフリ
ップフロップＦ１から１／２５６周期のクロックが供給
された時点の２／３２〜３／３２秒後からフリップフロ
ップＦ１がリセットされるまでの間、その出力を「１」
とし、録音制御信号Ｓ１として図１に示すアドレス制御
部２２に供給する。

【００３０】このように、制御部７は、録音スイッチ３
ａが押下されると、録音モードにするためにフリップフ
ロップＦ１をセットするわけであるが、本実施例では、
同じフリップフロップＦ１を用いて、予めブロックを選
択した後、録音指示を行っているので、上記録音モード
にするとき、ＯＲ回路２０ａを介してブロック制御部２
１にブロック信号ＢＬが供給されることになり、選択さ
れていたブロックが変わってしまう。そこで、本実施例
では、録音スイッチ３ａが押下されてから上記２／３２
〜３／３２秒間で、まず、フリップフロップＦ１のセッ
ト／リセットを１／２５６周期で所定回数（ブロック数
−１：本実施例では７回）繰り返すことで、ブロック制
御部２１において設定されているブロックを、選択され
たブロックの１つ前のブロックとし、その後、フリップ
フロップＦ１をセットするようにしている。

【００３１】この結果、録音モードにするためにフリッ
プフロップＦ１をセットすることで、制御部２０に録音
モードにするための録音制御信号Ｓ１が供給されるとと
もに、ブロック制御部２１におけるブロックが１つ進め
られることにより、予め選択されたブロックに設定し直
される。また、本実施例では、１／２５６周期でフリッ
プフロップＦ１をセット／リセットするのに対して、１
／３２周期（３２Ｈｚ）のクロックφの４つ目のクロッ
クで、録音制御信号Ｓ１を送出するようにしているの
で、フリップフロップＦ１のセット／リセットを繰り返
している間は、録音制御信号Ｓ１が送出されることはな
い。したがって、１本の線路によってブロックの指示と
録音指示とを行うことができる。

【００３２】次に、ＡＮＤ回路２０ｈは、上記クリア信
号ＣＬが「０」で、クロックφ（１／３２周期：３２Ｈ
ｚ）が「１」のとき、フリップフロップＦ２の出力Ｑを
３ビットシフトレジスタ２０ｉに供給する。３ビットシ
フトレジスタ２０ｉは、上記ＡＮＤ回路２０ｈから再生
制御信号Ｓ２が供給される度に、順次、保持しているビ
ットをシフトしてフリップフロップＦ４のセット端子Ｓ
に供給する。したがって、３ビットシフトレジスタ２０
ｉは、図４に示すように、ＡＮＤ回路２０ｈにクロック
φの４クロック目が供給されると、フリップフロップＦ
４をセットすることになる。言い換えると、クロックφ
の４クロック目が供給されるまでは、フリップフロップ
Ｆ４はセットされない。

【００３３】フリップフロップＦ４は、上記３ビットシ
フトレジスタ２０ｉからのクロックが供給されると、セ
ット（Ｑ＝１）され、フリップフロップＦ２の出力Ｑが
「０」となると、ＮＯＴ回路２０ｊを介してリセット信
号が供給されるので、リセット（Ｑ＝０）される。この
ように、フリップフロップＦ４は、クロックφを３２Ｈ
ｚとしたので、図１に示すフリップフロップＦ２から１
／２５６周期のクロックが供給されても、すぐにセット
（Ｑ＝１）されず、２／３２〜３／３２秒後にセット
（Ｑ＝１）されることになる。

【００３４】上記フリップフロップＦ４の出力Ｑは、Ａ
ＮＤ回路２０ｋの一方の入力端に供給される。ＡＮＤ回
路２０ｋは、フリップフロップＦ２の出力Ｑとフリップ
フロップＦ４の出力Ｑとの論理積をとることにより、双
方が共に「１」となっている間、すなわち、最初にフリ
ップフロップＦ２から１／２５６周期のクロックが供給
された時点の２／３２〜３／３２秒後からフリップフロ
ップＦ２がリセットされるまでの間、その出力を「１」
とし、再生制御信号Ｓ２として図１に示すアドレス制御
部２２に供給する。

【００３５】このように、制御部７は、再生スイッチ３
ｂが押下されると、再生モードにするためにフリップフ
ロップＦ２をセットするわけであるが、本実施例では、
同じフリップフロップＦ２を用いて、予めブロックを選
択した後、再生指示を行っているので、上記録音モード
にするとき、ＯＲ回路２０ａを介してブロック制御部２
１にブロック信号ＢＬが供給されることになり、選択さ
れていたブロックが変わってしまう。そこで、本実施例
では、録音モードのときと同様に、再生スイッチ３ｂが
押下されてから上記２／３２〜３／３２秒間で、まず、
フリップフロップＦ２のセット／リセットを１／２５６
周期で所定回数（ブロック数−１：本実施例では７回）
繰り返すことで、ブロック制御部２１において設定され
ているブロックを、選択されたブロックの１つ前のブロ
ックとし、その後、フリップフロップＦ２をセットする
ようにしている。

【００３６】この結果、録音モードと同様に、再生モー
ドにおいても、フリップフロップＦ２をセットすること
で、制御部２０に再生モードにするための再生制御信号
Ｓ２が供給されるとともに、ブロック制御部２１におけ
るブロックが１つ進められることにより、予め選択され
たブロックに設定し直される。また、この場合も、１／
２５６周期でフリップフロップＦ１をセット／リセット
するのに対して、１／３２周期（３２Ｈｚ）のクロック
φの４つ目のクロックで、再生制御信号Ｓ２を送出する
ようにしているので、フリップフロップＦ２のセット／
リセットを繰り返している間は、再生制御信号Ｓ２が送
出されることはない。したがって、再生用にも、１本の
線路を用いればよい。

【００３７】次に、図１に戻り、ブロック制御部２１
は、３ビットレジスタであり、上述した制御部２０から
供給されるブロック信号ＢＬをカウントし、どのブロッ
クに対する録音／再生であるかを示すブロック指定デー
タ（３ビット）ＢＤとしてアドレス制御部２２に供給す
る。アドレス制御部２２は、上述した制御部２０から供
給される録音制御信号Ｓ１、再生制御信号Ｓ２、クリア
信号ＣＬおよびブロック指定データＢＤに従って、ＥＥ
ＲＰＯＭ２５をアドレス指定してアクセスする。マイク
２３は、ユーザの音声を集音し、音声信号を符号化部２
４に供給する。符号化部２４は、増幅器、フィルター、
ＡーＤ（アナログーデジタル）変換回路（いずれも図示
せず）等を備え、音声信号をデジタルデータ（音声デー
タ）に変換し、ＥＥＰＲＯＭ２５に供給する。復号化部
２６は、アドレス制御部２２によってアクセスされたＥ
ＥＰＲＯＭ２５のブロックの記憶領域から供給される音
声データをアナログ信号に変換し、スピーカ２７によっ
て音声として出力する。

【００３８】ＥＥＰＲＯＭ２５は、全体として約２Ｍ
（メガ）ビットのフラッシュメモリからなり、８つのブ
ロック２５ａ乃至２５ｈを有する。マイク２３、符号化
部２４を介して取り込まれた音声データはアドレス制御
部２２によるアクセスに従って、所定のブロックに順次
記憶される。発振回路２８は、ＥＥＰＲＯＭ２５等を動
作させるための所定のクロック、クロックφを生成し、
制御部２０、アドレス制御部２２、ＥＥＰＲＯＭ２５等
の各部へ供給する。電源２９は、共通のバッテリＢＴか
らの供給電圧をメモリ制御集積回路２を動作させるため
の駆動電圧に変換し、上述した各部に供給する。

【００３９】Ｂ．本実施例の動作次に、上述した実施例による電子腕時計の動作について
説明する。なお、時計機能、計算機能、データバンク機
能については、従来と同様であるので、その説明は省略
し、以下では、音声データのＥＥＰＲＯＭ２５に対する
録音／再生動作について説明する。

【００４０】（１）メイン処理まず、図５は、本実施例のメイン動作を説明するための
フローチャートである。以下に述べるステップＳ１０〜
Ｓ２４は、キー入力部３でのキー入力を判断し、キー入
力の有無に応じて実行すべき処理に分岐するとともに、
ＬＣＤ表示器１４に各種データを表示するための処理で
ある。まず、ステップＳ１０でキー入力部３で何らかの
キーが押下されたか否かを判断し、何らかのキーが押下
されると、ステップＳ１２に進む。ステップＳ１２で
は、押下されたキー（録音キー３ａ、再生キー３ｂ、セ
レクトキー３ｃ、他のキー）に応じて、後述するキー処
理を行う。一方、キー入力がなければ、ステップＳ１４
に進み、一定時間キー入力がないか否かを判断し、一定
時間キー入力がなければ、ステップＳ１６で、録音フラ
グＰ，再生フラグＬをクリアし、ステップＳ１８で、フ
リップフロップＦ１，Ｆ２をリセットする。本実施例で
は、録音・再生は、それぞれ録音キー３ａが押下されて
いる間、あるいは再生キー３ｂが押下されている間に行
われ、録音キー３ａまたは再生キー３ｂが離されると、
終了するようになっている。上記ステップＳ１６，Ｓ１
８は、録音キー３ａまたは再生キー３ｂが離された場合
に、録音・再生を終了させるための処理である。

【００４１】上記ステップＳ１２によるキー処理が終了
するか、上記ステップＳ１４で一定時間内にキー入力が
あった場合、あるいは上記ステップＳ１８が終了する
と、ステップＳ２０に進み、再生フラグＬが「１」であ
るか否かを判断する。そして、再生フラグＬが「１」の
場合、すなわち、再生モードであれば、ステップＳ２２
に進み、録音日時（日付、時刻）、記憶済みブロック、
被選択（指定されている）ブロックをＬＣＤ表示器に表
示する。即ち、再生モードの場合、図８（ａ）に示すよ
うに、ＬＣＤ表示器には、上部にＥＥＰＲＯＭ２５のブ
ロックを示す１〜８までの数字と各数字の下にどのブロ
ックに音声データが記憶済みであるか示す矩形部とが表
示される。そして、図８（ａ）において、点灯している
矩形部（図示の１，２，８番目のブロック）が記憶済み
のブロックであり、点滅している矩形部（図示の４番目
のブロック）が記憶済みで且つ現在再生中の被選択ブロ
ックを示している。また、ＬＣＤ表示器には、４番目の
ブロックに音声記憶が為された際の録音日時で、ＲＡＭ
９のレジスタＲ３に記憶されている、日付（「３−１
０」）、時刻（「１８：１０」）が表示される。

【００４２】一方、再生フラグＬが「０」の場合、すな
わち、再生モードでなければ、ステップＳ２４に進み、
現在日時（日付、時刻）、記憶済みブロック、被選択ブ
ロックをＬＣＤ表示器に表示する。即ち、ＬＣＤ表示器
には、図８（ｂ）に示すように、点灯している矩形部
（図示の２，４，８番目のブロック）が記憶済みのブロ
ックであり、点滅している矩形部（図示の１番目のブロ
ック）が現在録音中のブロックを示している。また、計
時回路６で得られている現在時刻である、曜日（「ＳＵ
Ｎ」）、日付（「３−１７」）、時刻（「１０：５８
２５」）が表示される。

【００４３】（２）キー処理次に、上述したキー処理について説明する。ここで、図
６および図７は、キー処理の動作を説明するためのフロ
ーチャートである。

【００４４】２−１．ブロック選択処理以下に述べるステップＳ３０〜Ｓ３６は、音声データの
録音・再生を行う際に、どのブロックに行うかを選択す
るための処理であり、まず、ステップＳ３０で、選択
（セレクト）キー３ｃが押下されたか否かを判断し、セ
レクトキー３ｃが押下された場合には、ステップＳ３２
に進み、録音フラグＰおよび再生フラグＬが「０」であ
るか否かを判断する。ここで、録音フラグＰおよび再生
フラグＬが「０」である場合、すなわち、録音モードで
も再生モードでもない場合には、ステップＳ３４に進
み、フリップフロップＦ１をセット／リセットし、フリ
ップフロップＦ１から１／２５６周期（２５６Ｈｚ）の
パルスを１つ送出する。これにより、図３に示すＯＲ回
路２０ａの出力が「１」となり、ブロック制御部２１に
おけるカウントが「１」だけインクリメントされる。次
に、ステップＳ３６において、ＲＡＭ９のレジスタＭの
録音／再生ブロック指定データを「１」だけインクリメ
ントする。そして、当該キー処理を終了する。

【００４５】このように、ブロックは、フリップフロッ
プＦ１を１回、セット／リセットすることにより、１つ
インクリメントされ、セレクトキー３ｃが押下される
度、１→２→３→……→６→７→８→１→２→…と巡回
する。この場合、再生フラグＬが「０」であるので、前
述した図５に示すメインルーチンに戻ったとき、ステッ
プＳ２４で、図８（ｂ）に示す表示がなされる。ユーザ
は、所望するブロックになるまで、セレクトキー３ｃを
押下することにより、所望のブロックを選択する。一
方、録音フラグＰまたは再生フラグＬのどちらかが
「１」の場合、すなわち録音モードか再生モードのいず
れかになっている場合には、ステップＳ３２における判
断結果が「ＮＯ」となるので、セレクトキー３ｃを操作
しても、指定されているブロックは変化しない。

【００４６】２−２．録音モード以下に述べるステップＳ４０〜Ｓ５２は、録音キー３ａ
が押下されている間、マイク２３から入力され、符号化
回路２４で変換された音声データを、アドレス制御部２
２によって上記ブロック指示データＢＤで指示されるブ
ロックに記憶する録音処理である。上記ステップＳ３０
において、セレクトキー３ｃが押下されていない場合に
は、ステップＳ４０に進み、録音キー３ａが押下されて
いるか否かを判断する。そして、録音キー３ａが押下さ
れている場合には、ステップＳ４２に進み、再生フラグ
Ｌが「１」であるか否かを判断する。ここで、再生フラ
グＬが「１」の場合には、再生キー３ｂが押下された状
態で、録音キー３ａが操作されたことを意味し、再生フ
ラグＬが「０」の場合には、音声データをＥＥＰＲＯＭ
２５に記憶する録音モードが選択されたことを意味す
る。

【００４７】そこで、上記ステップＳ４２において、再
生フラグＬが「０」である場合には、再生スイッチ３ｂ
は押下されていないので、ステップＳ４４に進み、録音
フラグＰが「０」であるか否かを判断する。ここで、録
音フラグＰが「０」の場合には、初めて録音キー３ａが
操作されたことを意味するので、ステップＳ４６に進
む。

【００４８】ステップＳ４６では、フリップフロップＦ
１のセット／リセットを１／２５６周期（２５６Ｈｚ）
で７回繰り返す。これは、録音するためにフリップフロ
ップＦ１をセットする際に、前述したブロック選択処理
で既に選択したブロックが変わってしまうを防止するた
めであり、本実施例では、ＥＥＰＲＯＭ２５を８つのブ
ロックに分割しているので、録音制御信号Ｓ１を送出す
る前に、前述したように、予めフリップフロップＦ１の
セット／リセットを１／２５６周期（２５６Ｈｚ）で７
回繰り返すことにより、ブロック制御部２１のブロック
指定データＢＤを選択されたブロックの１つ前のブロッ
クにしておく。次いで、ステップＳ４８で、フリップフ
ロップＦ１をセットする。これにより、音声データを録
音すべきブロックは、選択されたブロックとなる。次
に、ステップＳ５０において、ＲＡＭ９の対応するブロ
ックの日付・時刻領域（レジスタＴ）に計時回路６の現
在の日付・時刻を記憶し、対応するフラグＦを「１」と
する。次いで、録音フラグＰを「１」とし、当該処理を
終了する。録音フラグＰが「１」となることで、録音キ
ー３ａが押下されている間は、ステップＳ４４における
判断結果が「ＮＯ」となるので、上述したステップＳ４
６〜Ｓ５２は、録音キー３ａが押下された時に一度だけ
実行される。

【００４９】これにより、メモリ制御集積回路２では、
制御部２０からアドレス制御部２２に対して録音制御信
号Ｓ１が供給される。また、アドレス制御部２２には、
前述したブロック選択処理において、ブロック制御部２
１に設定された３ビットのブロック指示データＢＤが供
給されている。この結果、マイク２３から入力され、符
号化回路２４で変換された音声データは、アドレス制御
部２２によって上記ブロック指示データＢＤで指示され
るブロックに順次記憶される。この場合、再生フラグＬ
が「０」であるので、前述した図５に示すメインルーチ
ンに戻ったとき、ステップＳ２４で、図８（ｂ）に示す
表示がなされる。

【００５０】録音キー３ａが押下されている間、音声デ
ータのＥＥＰＲＯＭ２５への記憶が続けられる。そし
て、録音キー３ａが離されると、図５に示すステップＳ
１６で、録音フラグＰがクリア（＝０）された後、ステ
ップＳ１８で、フリップフロップＦ１がリセットされる
ので、図３に示すフリップフロップＦ３もリセットさ
れ、音声データの録音が終了する。

【００５１】２−３．再生モード以下に述べるステップＳ６２〜Ｓ７２は、再生キー３ａ
が押下されている間、アドレス制御部２２によって上記
ブロック指示データで指示される、ＥＥＰＲＯＭ２５の
ブロックに記憶された音声データを、復合化回路２６で
アナログ信号に変換し、スピーカ２７から出力する再生
処理である。上記セレクトキー３ｃまたは録音キー３ａ
が押下されていない場合には、ステップＳ３０、ステッ
プＳ４０を経て、図７に示すステップＳ６２に進み、再
生キー３ｂが押下されているか否かを判断する。そし
て、再生キー３ｂが押下されている場合には、ステップ
Ｓ６４に進み、録音フラグＰが「１」であるか否かを判
断する。ここで、録音フラグＰが「１」の場合には、録
音キー３ａが押下された状態で、再生キー３ｂが押下さ
れたことを意味し、録音フラグＰが「０」の場合には、
ＥＥＰＲＯＭ２５に記憶された音声データを再生する再
生モードが選択されたことを意味する。

【００５２】上記ステップＳ６４において、録音フラグ
Ｐが「０」である場合には、録音スイッチ３ａは押下さ
れていないので、ステップＳ６６に進む。ステップＳ６
６では、再生フラグＬが「０」であるか否かを判断す
る。ここで、再生フラグＬが「０」の場合には、初めて
再生キー３ｂが操作されたことを意味するので、ステッ
プＳ６８に進む。

【００５３】ステップＳ６８では、フリップフロップＦ
２のセット／リセットを１／２５６周期（２５６Ｈｚ）
で７回繰り返す。これは、前述したように、再生するた
めにフリップフロップＦ２をセットして再生制御信号Ｓ
２を送出する際に、前述したブロック選択処理で既に選
択したブロックが変わってしまうを防止するためであ
り、予めフリップフロップＦ２のセット／リセットを１
／２５６周期（２５６Ｈｚ）で７回繰り返すことによ
り、ブロック制御部２１のブロック指定データＢＤを選
択されたブロックの１つ前のブロックにしておく。次い
で、ステップＳ７０で、フリップフロップＦ２をセット
する。これにより、音声データを録音すべきブロック
は、選択されたブロックとなる。次に、ステップＳ７２
において、再生フラグＬを「１」とし、当該処理を終了
する。再生フラグＬが「１」となることで、再生キー３
ｂが押下されている間は、ステップＳ６６における判断
結果が「ＮＯ」となるので、上述したステップＳ６８〜
Ｓ７２は、再生キー３ｂが押下された時に一度だけ実行
される。

【００５４】これにより、メモリ制御集積回路２では、
制御部２０からアドレス制御部２２に対して再生制御信
号Ｓ２が供給される。また、アドレス制御部２２には、
前述したブロック選択処理において、ブロック制御部２
１に設定された３ビットのブロック指示データＢＤが供
給されている。この結果、アドレス制御部２２によって
上記ブロック指示データＢＤで指示されるブロックに記
憶されている音声データは、復合化回路２６でアナログ
信号に変換され、スピーカ２７から出力される。この場
合、再生フラグＬが「１」であるので、前述した図５に
示すメインルーチンに戻ったとき、ステップＳ２２で、
図８（ａ）に示す表示がなされる。

【００５５】再生キー３ｂが押下されている間、音声デ
ータの再生が続けられる。そして、再生キー３ｂが離さ
れると、図５に示すステップＳ１６で、再生フラグＬが
クリア（＝０）された後、ステップＳ１８で、フリップ
フロップＦ２がリセットされるので、音声データの再生
が終了する。

【００５６】２−４．クリア処理以下に述べるステップＳ４４〜Ｓ５０は、録音キー３ａ
と再生キー３ｂが同時に押下された場合に各種フラグお
よびデータを消去するクリア処理である。録音キー３ａ
が押下されたとき、既に、再生フラグＬが「１」となっ
ている場合（ステップＳ４２）、あるいは再生キー３ｂ
が押下されたとき、既に、録音フラグＰが「１」となっ
ている場合（ステップＳ６４）には、図６に示すステッ
プＳ８０以降のクリア処理を実行する。言い換えると、
再生キー３ｂが押下されている状態で、録音キー３ａが
押下された場合、あるいは、録音キー３ａが押下されて
いる状態で、再生キー３ｂが押下された場合には、録音
キー３ａとともに再生キー３ｂが押下されたことを意味
するので、クリア処理を実行する。

【００５７】まず、ステップＳ８０で、フリップフロッ
プＦ１をセットし、ステップＳ８２で、フリップフロッ
プＦ２をセットする。フリップフロップＦ１およびフリ
ップフロップＦ２がセットされることにより、図３に示
す制御部２０において、ＡＮＤ回路２０ｂの出力が
「１」となり、アドレス制御部２２にクリア信号ＣＬが
送出される。これによって指定されているブロック全体
の音声データが一括クリアされる。次に、ステップＳ８
４で、フリップフロップＦ１，Ｆ２をリセットする。そ
して、ステップＳ８６で、ＲＡＭ９に記憶されている、
録音／再生ブロック指定データＭ、録音フラグＰ、再生
フラグＬ、日付・時刻およびフラグＦをクリアし、当該
処理を終了する。

【００５８】なお、上記実施例では、本発明を携帯型の
電子時計に適用した例について述べたが、本発明は電子
時計以外の電子機器、例えば、携帯型の電話機やページ
ャー、電子手帳等の情報機器、あるいは携帯型ではなく
据え置き型の各種電子機器にも適用できる。また、音声
データの記憶メモリとしては、フラッシュタイプのＥＥ
ＰＲＯＭに限らず、他の揮発性、或いは不揮発性のメモ
リを用いる事が可能である。

【００５９】

【発明の効果】本発明によれば、複数の記憶領域を有
し、各記憶領域に音声データが記憶される半導体メモ
リ、および音声データの記憶を指示する記憶指示信号に
従って所定の記憶領域に音声データを記憶するととも
に、音声データの再生を指示する再生指示信号に従って
所定の記憶領域に記憶されている音声データを読み出す
記憶媒体制御手段を有する半導体チップと、前記複数の
記憶領域のうち、記憶・再生の対象となる記憶領域を指
定する記憶領域指定信号を送出した後、前記記憶指示信
号または前記再生指示信号を送出する制御回路とからな
り、前記半導体チップを、前記記憶領域指定信号および
前記記憶指示信号が入力される記憶指示入力端子と、前
記再生指示信号が入力される再生指示入力端子とによっ
て前記制御回路に接続するようにしているので、回路構
成を複雑化することなく、また、半導体チップの端子数
を増やす事なく、半導体メモリを複数のブロックに分割
し、それぞれのブロック毎に、選択的に録音再生できる
という利点がある。

【図面の簡単な説明】

【図１】本発明の一実施例による携帯電子機器の構成を
示すブロック図である。

【図２】ＲＡＭ９のデータ構成を示す概念図である。

【図３】制御部２０の回路構成を示す回路図である。

【図４】録音制御信号Ｓ１（２５６Ｈｚ）とクロックφ
（３２Ｈｚ）の関係を示す概念図である。

【図５】本実施例のメイン動作を説明するためのフロー
チャートである。

【図６】キー処理の動作を説明するためのフローチャー
トである。

【図７】キー処理の動作を説明するためのフローチャー
トである。

【図８】ＬＣＤ表示器の表示例を示す概念図である。

【符号の説明】

１制御用集積回路（制御回路）２メモリ制御集積回路（半導体チップ）３キー入力部３ａ録音キー３ｂ再生キー３ｃセレクトキー７制御部１４ＬＣＤ表示器Ｆ１フリップフロップＦ２フリップフロップＴ１記憶指示入力端子Ｔ２再生指示入力端子２０制御部（記憶媒体制御手段）２１ブロック制御部２２アドレス制御部（記憶媒体制御手段）２５ＥＥＰＲＯＭ（半導体メモリ）

Claims

【特許請求の範囲】

【請求項１】複数の記憶領域を有し、各記憶領域に音
声データが記憶される半導体メモリ、および音声データ
の記憶を指示する記憶指示信号に従って所定の記憶領域
に音声データを記憶するとともに、音声データの再生を
指示する再生指示信号に従って所定の記憶領域に記憶さ
れている音声データを読み出す記憶媒体制御手段を有す
る半導体チップと、前記複数の記憶領域のうち、記憶・再生の対象となる記
憶領域を指定する記憶領域指定信号を送出した後、前記
記憶指示信号または前記再生指示信号を送出する制御回
路とからなり、前記半導体チップは、更に、前記記憶領域指定信号およ
び前記記憶指示信号が入力される記憶指示入力端子と、
前記再生指示信号が入力される再生指示入力端子とを備
え、前記両入力端子が前記制御回路に接続されているこ
とを特徴とする音声記憶再生装置。
【請求項２】前記制御回路は、前記記憶領域指定信号
として、パルス信号を送出し、前記記憶媒体制御手段
は、前記パルス信号が供給される度に、記憶・再生の対
象となる記憶領域を１つずつ進めることを特徴とする請
求項１記載の音声記憶再生装置。
【請求項３】前記制御回路は、前記音声データの記憶
・再生指示に先だって、前記記憶領域補正信号として、
（記憶領域数−１）個の所定周期のパルス信号を送出す
ることを特徴とする請求項２記載の音声記憶再生装置。
【請求項４】前記記憶媒体制御手段は、少なくとも、
（所定周期×記憶領域数）以上の周期を有するパルス信
号と前記所定周期のパルス信号との論理積をとり、該論
理積の結果に基づいて、前記記憶領域指定信号または前
記記憶領域補正信号と、前記記憶指示信号または前記再
生指示信号とを識別することを特徴とする請求項３記載
の音声記憶再生装置。
【請求項５】複数の記憶領域を有し、各記憶領域に音
声データが記憶される半導体メモリ、音声データの記憶
指示を指示する記憶指示信号が入力される記憶指示入力
端子、音声データの再生指示を指示する再生指示信号が
入力される再生指示入力端子、および前記記憶指示入力
指示端子から入力される記憶指示信号に従って所定の記
憶領域に音声データを記憶するとともに、前記再生指示
入力端子から入力される再生指示信号に従って所定の記
憶領域に記憶されている音声データを読み出す記憶媒体
制御手段を有する半導体チップと、前記記憶指示入力端子に供給する記憶指示信号または前
記再生指示入力端子に供給する前記再生指示信号を、所
定周期のパルス信号として送出することで前記音声デー
タの記憶・再生の対象となる記憶領域を指定するととも
に、前記記憶指示信号または前記再生指示信号を一定レ
ベルの信号として送出する制御回路とを具備することを
特徴とする音声記憶再生装置。
【請求項６】半導体メモリは、不揮発性のメモリから
なることを特徴とする請求項１もしくは５記載の音声記
憶再生装置。