JPH09298471A - ２元巡回符号符号化装置及び２元巡回符号符号化方法、並びに２元巡回符号復号化装置及び２元巡回符号復号化方法 - Google Patents

２元巡回符号符号化装置及び２元巡回符号符号化方法、並びに２元巡回符号復号化装置及び２元巡回符号復号化方法

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JPH09298471A
JPH09298471A JP13766996A JP13766996A JPH09298471A JP H09298471 A JPH09298471 A JP H09298471A JP 13766996 A JP13766996 A JP 13766996A JP 13766996 A JP13766996 A JP 13766996A JP H09298471 A JPH09298471 A JP H09298471A
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Yoshito Maekawa
義人 前川
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Abstract

(57)【要約】 【目的】 ソフトウェア処理に好適な２元巡回符号符号
化装置及び２元巡回符号符号化方法を提供する。また、
ソフトウェア処理に好適な２元巡回符号復号化装置及び
２元巡回符号復号化方式を提供する。 【構成】 符号化において、２のべき乗のビット単位に
分割された情報ビットに対して逐次行列演算を含む演算
処理を行う。さらに、行列の積演算をテーブル参照によ
り実行する。復号化において、２のべき乗のビット単位
に分割された受信ビットに対して逐次行列演算を含む演
算処理を行う。さらに、行列の積演算をテーブル参照に
より実行する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、誤りを訂正あるいは検
出するための符号化を行う２元巡回符号符号化装置及び
２元巡回符号符号化方法、並びに符号化したものの復号
化を行う２元巡回符号復号化装置及び２元巡回符号復号
化方法に関するものである。
【０００２】
【従来の技術】代表的な巡回符号の１つとして、ＢＣＨ
符号がある。ＩＴＵ−Ｔ勧告Ｈ．２６１においては、生
成多項式が Ｇ（ｘ）＝（ｘ9 ＋ｘ4 ＋１）（ｘ9 ＋ｘ6 ＋ｘ4 ＋ｘ3 ＋１） ＝ｘ18＋ｘ15＋Ｘ12＋ｘ10＋ｘ8 ＋ｘ7 ＋ｘ6 ＋ｘ3 ＋１） の２元（５１１，４９３）ＢＣＨ誤り訂正符号を使用す
る。
【０００３】最初に、符号化装置の従来例について述べ
ると、送信側におけるＢＣＨの符号化は、以下のように
行われる。まず、送信すべき４９３ビットのビデオデー
タ（ｍ492 ，ｍ491 ，─，ｍ1 ，ｍ0 ）を係数とする多
項式 Ｍ（ｘ）＝ｍ492 ｘ492 ＋ｍ491 ｘ491 ＋─＋ｍ1 ｘ＋
ｍ0 にｘ18を乗算（モジュロ２）し、その結果を生成多項式 Ｇ（ｘ）＝ｘ18＋ｘ15＋Ｘ12＋ｘ10＋ｘ8 ＋ｘ7 ＋ｘ6
＋ｘ3 ＋１ で除算（モジュロ２）して剰余を求める。すなわち、 ｘ18Ｍ（ｘ）＝Ｑ（ｘ）Ｇ（ｘ）＋Ｒ（ｘ） を満たす剰余多項式 Ｒ（ｘ）＝ｒ17ｘ17＋ｒ16ｘ16＋─＋ｒ1 ｘ＋ｒ0 を求める。このとき、生成される送信ビデオフレームと
して、符号多項式 Ｗ（ｘ）＝ｘ18Ｍ（ｘ）＋Ｒ（ｘ） を作ればよい。符号多項式Ｗ（ｘ）の係数を高次の項か
ら並べると、（ｍ492 ，ｍ491 ，─，ｍ1 ，ｍ0 ，
ｒ17，ｒ16，─，ｒ1 ，ｒ0 ）となり、左端に４９３ビ
ットの情報ビットがそのまま現れる。更に、ｘ18Ｍ
（ｘ）をＧ（ｘ）で除算（モジュロ２）した剰余多項式
Ｒ（ｘ）の係数（ｒ17，ｒ16，─，ｒ1 ，ｒ0 ）がパリ
ティ検査ビットとなる。すなわち、５１１ビットで表さ
れる送信ビデオフレーム（ｍ492 ，ｍ491 ，─，ｍ1 ，
ｍ0 ，ｒ17，ｒ16，─，ｒ1 ，ｒ0 ）は、４９３ビット
の情報ビット（ｍ492 ，ｍ491 ，─，ｍ1 ，ｍ0 ）に、
剰余多項式Ｒ（ｘ）の係数により得られる１８ビットの
パリティ検査ビット（ｒ17，ｒ16，─，ｒ1 ，ｒ0 ）を
付加したものとなる。
【０００４】以上の手順により得られる２元（５１１，
４９３）ＢＣＨ符号の符号化回路は、図１９に示すよう
に複数のレジスタ１０００〜１０１７と加算器（排他論
理和）からなるシフトレジスタ回路により構成される。
【０００５】まず、ＢＣＨ符号化回路の各レジスタを予
め０に初期化し、続いて４９３ビットの情報ビットとし
て、送信すべきビデオデータの各ビットを順次入力して
いく。４９３ビットの情報ビットを入力する間スイッチ
１０２１を下に倒し、スイッチ１０２２を閉じて、情報
ビットをそのまま出力するとともに、シフトレジスタに
入力する。情報ビットを入力し終わったときには、シフ
トレジスタには１８ビットの剰余多項式の係数が与えら
れているので、スイッチ１０２１を上に倒し、スイッチ
１０２２を開いて、各レジスタの内容をそのまま出力す
る。
【０００６】一方、ＩＴＵ−Ｔ勧告Ｈ．２２１で使用さ
れるＣＲＣ４（Cyclic RedundancyChecking：巡回冗長
検査）は、生成多項式が Ｇ（ｘ）＝ｘ4 ＋ｘ＋１ の２元巡回誤り検査符号である。この場合の符号化は、
パリティ検査ビットに相当する４ビットの送信ＣＲＣ４
ビットを情報ビットの後ろに付加するのではなく、前の
ブロックの情報ビットから計算したＣＲＣ４ビットを次
のブロックの情報ビットに挿入するという点で通常の符
号化とは多少異なる。
【０００７】ＩＴＵ−Ｔ勧告Ｈ．２２１によれば、ＣＲ
Ｃ４の符号化は以下の手順で行われる。 （１）それぞれの送信サブマルチフレーム単位の多重化
データの奇数フレームにおける送信ＣＲＣ４ビットの位
置は、０に初期化する。 （２）それぞれの送信サブマルチフレーム単位の多重化
データに対して、送信ＣＲＣ４ビットを計算するため
に、後述に示す乗除演算を行う。 （３）乗除演算によって得られた結果である剰余を一時
的に保管し、次の多重化データの奇数フレームにおける
送信ＣＲＣ４ビットの位置に挿入する。このＣＲＣ４
は、次の多重化データの奇数フレームにおける送信ＣＲ
Ｃ４ビットの位置に挿入して送信するが、次の多重化デ
ータに対する乗除演算を行う際には、（１）に示すよう
に送信ＣＲＣ４ビットを０に初期化するため、次の多重
化データに対する乗除演算に影響を及ぼさない。
【０００８】送信側における送信ＣＲＣ４ビットの計算
は、以下のように行われる。送信すべき送信マルチフレ
ーム単位の多重化データを（ｍn-1 ，ｍn-2 ，─，
ｍ1 ，ｍ0 ）とする。ｎビットで構成される送信サブマ
ルチフレーム単位の多重化データの中には、４ビットの
送信ＣＲＣ４ビット（Ｃ１，Ｃ２，Ｃ３，Ｃ４）を含
む。ＩＳＤＮのＢチャンネル６４ｋｂｐｓの場合は、ｎ
＝１２８０である。
【０００９】まず、送信ＣＲＣ４ビット（Ｃ１，Ｃ２，
Ｃ３，Ｃ４）の位置を０に初期化し、送信すべきｎビッ
トの多重化データ（ｍn-1 ，ｍn-2 ，─，ｍ1 ，ｍ0 ）
を係数とする多項式 Ｍ（ｘ）＝ｍn-1 ｘn-1 ＋ｍn-2 ｘn-2 ＋─＋ｍ1 ｘ＋
ｍ0 にｘ4 を乗算（モジュロ２）し、その結果を生成多項式 Ｇ（ｘ）＝ｘ4 ＋ｘ＋１ で除算（モジュロ２）して剰余を求める。すなわち、 ｘ4 Ｍ（ｘ）＝Ｑ（ｘ）Ｇ（ｘ）＋Ｒ（ｘ） を満たす剰余多項式 Ｒ（ｘ）＝ｒ3 ｘ3 ＋ｒ2 ｘ2 ＋ｒ1 ｘ＋ｒ0 を求める。
【０００９】このとき、剰余多項式Ｒ（ｘ）の係数であ
る（ｒ3 ，ｒ2 ，ｒ1 ，ｒ0 ）は、それぞれ送信ＣＲＣ
４ビット（Ｃ１，Ｃ２，Ｃ３，Ｃ４）に対応するもので
あり、次の多重化データの送信ＣＲＣ４ビットの位置に
挿入される。
【００１０】以上の手順により得られる送信ＣＲＣ４ビ
ットの演算回路は、図２０に示すように複数のレジスタ
１１００〜１１０３と加算器（排他論理和）からなるシ
フトレジスタ回路により構成される。
【００１１】まず、ＣＲＣ４演算回路の各レジスタを予
め０に初期化し、続いてｎビットの情報ビットとして、
送信ＣＲＣ４ビットの位置を０に初期化した多重化デー
タの各ビットをシフトレジスタに順次入力していく。情
報ビットを入力し終わったときには、シフトレジスタに
は４ビットの剰余多項式の係数が与えられているので、
これらの値を記憶しておき、次のブロックの送信ＣＲＣ
４ビットの位置に挿入する。
【００１２】さらに、ＩＴＵ−Ｔ勧告Ｘ．２５／Ｘ．７
５（ＬＡＰＢ），Ｑ．９２１（ＬＡＰＤ），Ｑ．９２２
（ＬＡＰＦ）等で使用されるＦＣＳ（Frame Check Sequ
ence：フレーム検査シーケンス）は、生成多項式が Ｇ（ｘ）＝ｘ16＋ｘ12＋ｘ5 ＋１ の２元巡回誤り検出符号（ＣＲＣ）を応用したものであ
る。
【００１３】ＩＴＵ−Ｔ勧告Ｑ．９２１によれば、ＦＣ
Ｓは、以下の（１）項と（２）項の剰余を加算（モジュ
ロ２）して１の補数をとったものである。 （１）ｘk （ｘ15＋ｘ14＋─＋ｘ＋１）を生成多項式ｘ
16＋ｘ12＋ｘ5 ＋１で除算（モジュロ２）した剰余であ
る。ここでｋは、開始フラグの最後のビットとＦＣＳの
最初のビットにはさまれたビット数であり、透過性のた
めに挿入したビットは除く。 （２）開始フラグの最後のビットとＦＣＳの最初のビッ
トにはさまれたビットから、透過性のために挿入したビ
ットを除いたフレーム内容にｘ16を乗算した後、生成多
項式ｘ16＋ｘ12＋ｘ5 ＋１で除算（モジュロ２）した剰
余である。
【００１４】送信側における送信ＦＣＳの計算は、以下
のように行われる。まず、開始フラグの最後のビットと
ＦＣＳの最初のビットにはさまれたＦＣＳを含まない送
信ＨＤＬＣデータの多項式表現を Ｍ（ｘ）＝ｍk-1 ｘk-1 ＋ｍk-2 ｘk-2 ＋─＋ｍ1 ｘ＋
ｍ0 係数がすべて１の１５次多項式を Ｂ（ｘ）＝ｘ15＋ｘ14＋─＋ｘ＋１ とし、生成多項式を Ｇ（ｘ）＝ｘ16＋ｘ12＋ｘ5 ＋１ とすると、上記（１）項と（２）項の剰余を加算（モジ
ュロ２）したものは、 ｘk Ｂ（ｘ）＋ｘ16Ｍ（ｘ）＝Ｑ（ｘ）Ｇ（ｘ）＋Ｒ
（ｘ） を満たす剰余多項式 Ｒ（ｘ）＝ｒ15ｘ15＋ｒ14ｘ14＋─＋ｒ1 ｘ＋ｒ0 を求めればよい。
【００１５】このとき、送信ＨＤＬＣフレームの最後に
付加される１６ビットのＦＣＳの多項式表現Ｆ（ｘ）
は、剰余多項式Ｒ（ｘ）から、 Ｆ（ｘ）＝ｆ15ｘ15＋ｆ14ｘ14＋─＋ｆ1 ｘ＋ｆ0 ＝Ｒ（ｘ）＋Ｂ（ｘ） を計算することにより求めることができる。
【００１６】以上の手順により得られる送信ＦＣＳの演
算回路は、図２１に示すように複数のレジスタ１２００
〜１２１５と加算器（排他論理和）からなるシフトレジ
スタ回路により構成される。
【００１７】まず、ＦＣＳ演算回路の各レジスタを予め
１に初期化し、続いてｋビットの情報ビットとして、送
信すべきアドレスフィールド、制御フィールド、情報フ
ィールドのＨＤＬＣデータの各ビットを最下位ビットか
ら順次入力していく。ｋビットの情報ビットを入力する
間スイッチ１２２１を下に倒し、スイッチ１２２２を閉
じて、情報ビットをそのまま出力するとともに、シフト
レジスタに入力する。情報ビットを入力し終わったとき
には、シフトレジスタには１６ビットの剰余多項式の係
数が与えられているので、スイッチ１２２１を上に倒
し、スイッチ１２２２を開いて、各レジスタの内容に１
の補数をとった各ビットをＦＣＳとして出力する。
【００１８】以上説明したように、従来の２元巡回符号
符号化装置は、多項式の剰余演算回路に基づくシフトレ
ジスタ回路を含むハードウェアにより構成されていた。
【００１９】次に、復号化装置の従来例について述べる
と、受信側におけるＢＣＨ符号の復号化は、以下のよう
に行われる。まず、受信した５１１ビットのビデオフレ
ーム（ｙ510,ｙ509, ... , ｙ1,ｙ0）を係数とする多項
式 Ｙ（ｘ）＝ｙ510 ｘ510+ｙ509 ｘ 509+ ... + ｙ1 ｘ+
ｙo にｘ18を乗算（モジュロ２）し、その結果を生成多項式 Ｇ（ｘ）＝ｘ18+ ｘ15+ ｘ12+ ｘ10+ ｘ8+ｘ7+ｘ6+ｘ3+
1 で除算（モジュロ２）して剰余を求める。すなわち、 ｘ18Ｙ（ｘ）＝Ｑ’（ｘ）Ｇ（ｘ）＋Ｓ（ｘ） を満たす剰余多項式 Ｓ（ｘ）＝ｓ17ｘ17+ ｓ16ｘ16+ ... + ｓ1 ｘ+ ｓ0 を求める。剰余多項式Ｓ（ｘ）は、２元（５１１、４９
３）ＢＣＨ誤り訂正符号のシンドロームと呼ばれ、ビデ
オフレームに誤りがなかったかどうかの判断材料とな
る。例えば、ビデオフレームが誤りなく受信されたとす
ると、ビデオフレームの多項式表現Ｙ（ｘ）は、 Ｙ（ｘ）＝ｘ18Ｍ（ｘ）＋Ｒ（ｘ） ＝Ｑ（ｘ）Ｇ（ｘ） と表すことができるので、 ｘ18Ｙ（ｘ）＝ｘ18Ｑ（ｘ）Ｇ（ｘ） となり、ｘ18Ｙ（ｘ）を生成多項式Ｇ（ｘ）で除算（モ
ジュロ２）した剰余多項式Ｓ（ｘ）は、０になることが
わかる。従って、ビデオフレームに対する剰余多項式Ｓ
（ｘ）の係数がすべて０ならば、ビデオフレームに誤り
がないと判断することができ、それ以外は、ビデオフレ
ームに誤りがあると判断することができる。
【００２０】以上の手順により得られる２元（５１１，
４９３）ＢＣＨ符号の復号化回路は、図２２に示すよう
に複数のレジスタ１０５０〜１０６７と加算器（排他論
理和）からなるシフトレジスタ回路により構成される。
【００２１】まず、ＢＣＨ復号化回路の各レジスタを予
め０に初期化し、続いて５１１ビットの受信ビットとし
て、受信したビデオフレームの各ビットを順次入力して
いく。５１１ビットの受信ビットを入力する間スイッチ
１０７１を下に倒し、スイッチ１０７２を閉じて、受信
ビットをそのまま出力するとともに、シフトレジスタに
入力する。受信ビットを入力し終わったときには、シフ
トレジスタには１８ビットの剰余多項式の係数が与えら
れているので、各レジスタの値がすべて０となっている
ことを確認すればよい。
【００２２】一方、ＩＴＵ−Ｔ勧告Ｈ．２２１で使用さ
れるＣＲＣ４（Cyclic RedundancyChecking: 巡回冗長
検査）は、生成多項式が Ｇ（ｘ）＝ｘ4 ＋ｘ＋１ の２元巡回誤り検出符号である。この場合の復号化は、
パリティ検査ビットに相当する４ビットの受信ＣＲＣ４
ビットが受信ビットの後ろに付加されているのではな
く、前のブロックの受信ビットから計算したＣＲＣ４ビ
ットが次のブロックの受信ビットに挿入されているとい
う点で通常の復号化とは多少異なる。
【００２３】ＩＴＵ−Ｔ勧告Ｈ．２２１によれば、ＣＲ
Ｃ４の復号化は以下の手順で行われる。 （１）それぞれの受信サブマルチフレーム単位の多重化
フレームの奇数フレームにおける受信ＣＲＣ４ビットを
抽出し、その位置を０に初期化する。 （２）それぞれの受信サブマルチフレーム単位の多重化
フレームに対して、受信ＣＲＣ４ビットを計算するため
に、後述に示す乗除演算を行う。 （３）乗除演算によって得られた結果である剰余を一時
的に保管し、次の多重化フレームの奇数フレームから抽
出した受信ＣＲＣ４ビットとビット単位で比較する。 （４）もし受信側で計算された剰余と、送信側から受信
された受信ＣＲＣ４ビットがすべてのビットで一致した
ならば、検査した多重化フレームに誤りがないものと判
断できる。それ以外の場合は、検査した多重化フレーム
に誤りがあるものと判断できる。
【００２４】受信側における受信ＣＲＣ４ビットの計算
は、以下のように行われる。受信した受信サブマルチフ
レーム単位の多重化フレームを（ｙn-1 ｙn-2, ...ｙ1,
ｙ0 ）とする。ｎビットで構成される受信サブマルチフ
レーム単位の多重化フレームの中には、４ビットの受信
ＣＲＣ４ビット（Ｃ１，Ｃ２，Ｃ３，Ｃ４）を含む。Ｉ
ＳＤＮのＢチャネル６４ｋｂｐｓの場合は、ｎ＝１２８
０である。
【００２５】まず、受信ＣＲＣ４ビット（Ｃ１，Ｃ２，
Ｃ３，Ｃ４）を抽出し、そのビット位置を０に初期化
し、受信したｎビットの多重化フレーム（ｙn-1 ｙn-2,
... ｙ1,ｙ0 ）を係数とする多項式 Ｙ（ｘ）＝ｙn-1 ｘn-1+ｙn-2 ｘn-2+ ... +ｙ1 ｘ+ ｙ
o にｘ4 を乗算（モジュロ２）し、その結果を生成多項式 Ｇ（ｘ）＝ｘ4 ＋ｘ＋1 で除算し（モジュロ２）して剰余を求める。すなわち、 ｘ4 Ｙ（ｘ）＝Ｑ’（ｘ）Ｇ（ｘ）＋Ｓ（ｘ） を満たす剰余多項式 Ｓ（ｘ）＝ｓ3 ｘ3+ｓ2 ｘ2+ｓ1 ｘ+ ｓ0 を求める。
【００２６】このとき、剰余多項式Ｓ（ｘ）の係数であ
る（ｓ3,ｓ2,ｓ1,ｓ0 ）は、それぞれ受信ＣＲＣ４ビッ
ト（Ｃ１，Ｃ２，Ｃ３，Ｃ４）に対応するものであり、
次の多重化フレームから抽出した受信ＣＲＣ４ビットと
比較する。
【００２７】以上の手順により得られる受信ＣＲＣ４ビ
ットの演算回路は、図２３に示すように複数のレジスタ
１１５０〜１１５３と加算器（排他論理和）からなるシ
フトレジスタ回路により構成される。
【００２８】まず、ＣＲＣ４演算回路の各レジスタを予
め０に初期化し、続いてｎビットの受信ビットとして、
受信ＣＲＣ４ビットの位置を０に初期化した多重化フレ
ームの各ビットをシフトレジスタに順次入力していく。
受信ビットを入力し終わったときには、シフトレジスタ
には４ビットの剰余多項式の係数が与えられているの
で、これらの値を記憶しておき、次のブロックの受信Ｃ
ＲＣ４ビットと比較する。
【００２９】さらに、ＩＴＵ−Ｔ勧告Ｘ．２５／Ｘ．７
５（ＬＡＰＢ），Ｑ．９２１（ＬＡＰＤ），Ｑ．９２２
（ＬＡＰＦ）等で使用されるＦＣＳ（Frame Check Sequ
ence: フレーム検査シーケンス）は、生成多項式が Ｇ（ｘ）＝ｘ16＋ｘ12＋ｘ5 ＋１ の２元巡回誤り検出符号（ＣＲＣ）を応用したものであ
る。
【００３０】受信側における受信ＦＣＳの計算は、以下
のように行われる。まず、以下の（１）項と（２）項の
剰余を加算（モジュロ２）したものを求める。 （１）ｘn （ｘ15＋ｘ14＋... ＋ｘ＋１）を生成多項式
ｘ16＋ｘ12＋ｘ5 ＋１で除算（モジュロ２）した剰余で
ある。ここでｎは、開始フラグの最後のビットと終了フ
ラグの最初のビットにはさまれたビット数ｋ＋１６であ
り、透過性のために挿入したビットは除く。 （２）開始フラグの最後のビットと終了フラグの最初の
ビットにはさまれたビットから、透過性のために挿入し
たビットを除いたフレーム内容にｘ16を乗算した後、生
成多項式ｘ16＋ｘ12＋ｘ5 ＋１で除算（モジュロ２）し
た剰余である。
【００３１】開始フラグの最後のビットと終了フラグの
最初のビットにはさまれたＦＣＳを含む受信ＨＤＬＣフ
レームの多項式表現を Ｙ（ｘ）＝ｙn-1 ｘn-1+ｙn-2 ｘn-2+ ... +ｙ1 ｘ+ ｙ
o 係数がすべて１の１５次多項式を Ｂ（ｘ）＝ｘ15＋ｘ14＋... ＋ｘ＋１ とし、生成多項式を Ｇ（ｘ）＝ｘ16＋ｘ12＋ｘ5 ＋１ とすると、上記（１）項と（２）項の剰余を加算（モジ
ュロ２）したものは、 ｘn Ｂ（ｘ）＋ｘ16Ｙ（ｘ）＝Ｑ’（ｘ）Ｇ（ｘ）＋Ｓ
（ｘ） を満たす剰余多項式 Ｓ（ｘ）＝ｓ15ｘ15+ ｓ14ｘ14+ ... +ｓ1 ｘ+ ｓ0 を求めればよい。
【００３２】ＨＤＬＣフレームが誤りなく受信されたと
すると、ＨＤＬＣフレームの多項式表現Ｙ（ｘ）は、 Ｙ（ｘ）＝ｘ16Ｍ（ｘ）＋Ｆ（ｘ） ＝Ｑ（ｘ）Ｇ（ｘ）＋（ｘk ＋１）Ｂ（ｘ） と表すことができるので、 ｘn Ｂ（ｘ）＋ｘ16Ｙ（ｘ）＝ｘn Ｂ（ｘ）＋ｘ16（Ｑ
（ｘ）Ｇ（ｘ）＋（ｘk ＋１）Ｂ（ｘ）） ＝ｘ16Ｑ（ｘ）Ｇ（ｘ）＋ｘ16Ｂ（ｘ） となり、剰余多項式Ｓ（ｘ）は、ｘ16Ｂ（ｘ）を生成多
項式Ｇ（ｘ）で除算（モジュロ２）した剰余になること
がわかる。この剰余多項式Ｓ（ｘ）を実際に計算してみ
ると、ベクトル表現で（０，０，０，１，１，１，０，
１，０，０，０，０，１，１，１，１）となることがわ
かる。
【００３３】従って、ＨＤＬＣフレームに対する上記演
算結果がこの値と一致したならば、ＦＣＳエラーは発生
しなかったと判断することができ、この値と一致しなけ
れば、ＦＣＳエラーが発生したと判断することができ
る。
【００３４】以上の手順により得られる受信ＦＣＳの演
算回路は、図２４に示すように複数のレジスタ１２５０
〜１２６５と加算器（排他論理和）からなるシフトレジ
スタ回路により構成される。
【００３５】まず、ＦＣＳ演算回路の各レジスタを予め
１に初期化し、続いてｎビットの受信ビットとして、受
信したアドレスフィールド、制御フィールド、情報フィ
ールド、ＦＣＳフィールドのＨＤＬＣフレームの各ビッ
トを最下位ビットから順次入力していく。ｎビットの受
信ビットを入力する間スイッチ１２７１を下に倒し、ス
イッチ１２７２を閉じて、受信ビットをそのまま出力す
るとともに、シフトレジスタに入力する。受信ビットを
入力し終わったときには、シフトレジスタには１６ビッ
トの剰余多項式の係数が与えられているので、各レジス
タの値が（０，０，０，１，１，１，０，１，０，０，
０，０，１，１，１，１）となっていることを確認すれ
ばよい。
【００３６】以上説明したように、従来の２元巡回符号
復号化装置は、多項式の剰余演算回路に基づくシフトレ
ジスタ回路を含むハードウェアにより構成されていた。
【００３７】
【発明が解決しようとする課題】しかしながら、上記従
来の２元巡回符号符号化装置をソフトウェアで実現しよ
うとした場合、上記シフトレジスタ回路の動作をソフト
ウェアでシミュレーションする必要があるが、これらの
動作はビット単位で演算を行うことを基本としているた
め、ソフトウェアにより高速に処理することができない
という欠点があった。
【００３８】したがって、本発明の第１の目的は、ソフ
トウェア処理に好適な２元巡回符号符号化装置及び２元
巡回符号符号化方法を提供することにある。
【００３９】また、上記従来の２元巡回符号復号化装置
をソフトウェアで実現しようとした場合、上記シフトレ
ジスタ回路の動作をソフトウェアでシミュレーションす
る必要があるが、これらの動作はビット単位で演算を行
うことを基本としているため、ソフトウェアにより高速
に処理することができないという欠点があった。
【００４０】したがって、本発明の第２の目的は、ソフ
トウェア処理に好適な２元巡回符号復号化装置及び２元
巡回符号復号化方式を提供することにある。
【００４１】
【課題を解決するための手段】上記第１の目的を達成す
るために、本発明は、第１に、誤りを訂正あるいは検出
するための符号化を行う２元巡回符号符号化装置におい
て、符号化する情報ビットを２のべき乗のビット単位に
分割して、２のべき乗のビット単位の情報ベクトルとし
て情報ビットを入力するための情報ビット入力手段と、
前記情報ビット入力手段により入力された２のべき乗の
ビット単位の情報ベクトルに対応する２のべき乗ビット
のデータに対して、２元巡回符号の生成行列の一部ある
いはパリティ検査行列の転置行列の一部より一意に得ら
れる部分行列との行列演算を逐次実行するための行列演
算手段とを設けて、２のべき乗のビット単位に分割され
た情報ベクトルに対して逐次行列演算を行うようにした
ものである。
【００４２】本発明は、第２に、前述の２元巡回符号符
号化装置の構成に加えて、前記情報ビット入力手段が８
ビットあるいは１６ビットあるいは３２ビットの情報ベ
クトルとして情報ビットを入力するようにしたものであ
る。
【００４３】本発明は、第３に、前述の２元巡回符号符
号化装置の構成に加えて、前記行列演算手段により実行
され、前記２のべき乗ビットのデータに対応する行列の
積演算結果を予めテーブルとして記憶するための記憶手
段をさらに設けて、前記行列演算手段により実行される
行列演算が前記記憶手段により記憶されたテーブルを参
照することにより実行される行列の積演算を含むように
構成し、行列の積演算をテーブル参照により実行するよ
うにしたものである。
【００４４】本発明は、第４に、誤りを訂正あるいは検
出するための符号化を行う２元巡回符号符号化方法にお
いて、符号化する情報ビットを２のべき乗のビット単位
に分割して、２のべき乗のビット単位の情報ベクトルと
して情報ビットを入力するための情報ビット入力ステッ
プと、前記情報ビット入力ステップにより入力された２
のべき乗のビット単位の情報ベクトルに対応する２のべ
き乗ビットのデータに対して、２元巡回符号の生成行列
の一部あるいはパリティ検査行列の転置行列の一部より
一意に得られる部分行列との行列演算を逐次実行するた
めの行列演算ステップとを設けて、２のべき乗のビット
単位に分割された情報ベクトルに対して逐次行列演算を
行うようにしたものである。
【００４５】本発明は、第５に、前述の２元巡回符号符
号化方法の工程に加えて、前記情報ビット入力ステップ
が８ビットあるいは１６ビットあるいは３２ビットの情
報ベクトルとして情報ビットを入力するするようにした
ものである。
【００４６】本発明は、第６に、前述の２元巡回符号符
号化方法の工程に加えて、前記行列演算ステップにより
実行され、前記２のべき乗ビットのデータに対応する行
列の積演算の演算結果を予めテーブルとして記憶するた
めの記憶ステップをさらに設けて、前記行列演算ステッ
プにより実行される行列演算が前記記憶ステップにより
記憶されたテーブルを参照することにより実行される行
列の積演算を含むように構成し、行列の積演算をテーブ
ル参照により実行するようにしたものである。
【００４７】また、上記第２の目的を達成するために、
本発明は、第１に、誤りを訂正あるいは検出するための
復号化を行う２元巡回符号復号化装置において、復号化
する受信ビットを２のべき乗のビット単位に分割して、
２のべき乗のビット単位の受信ベクトルとして受信ビッ
トを入力するための受信ビット入力手段と、前記受信ビ
ット入力手段により入力された２のべき乗のビット単位
の受信ベクトルに対応する２のべき乗ビットのデータに
対して、２元巡回符号の生成行列の一部あるいはパリテ
ィ検査行列の転置行列の一部より一意に得られる部分行
列との行列演算を逐次実行するための行列演算手段とを
設けて、２のべき乗のビット単位に分割された受信ベク
トルに対して逐次行列演算を行うようにしたものであ
る。
【００４８】本発明は、第２に、前述の２元巡回符号復
号化装置の構成に加えて、前記受信ビット入力手段が８
ビットあるいは１６ビットあるいは３２ビットの受信ベ
クトルとして受信ビットを入力するようにしたものであ
る。
【００４９】本発明は、第３に、前述の２元巡回符号復
号化装置の構成に加えて、前記行列演算手段により実行
され、前記２のべき乗ビットのデータに対応する行列の
積演算の演算結果を予めテーブルとして記憶するための
記憶手段をさらに設けて、前記行列演算手段により実行
される行列演算が前記記憶手段により記憶されたテーブ
ルを参照することにより実行される行列の積演算を含む
ように構成し、行列の積演算をテーブル参照により実行
するようにしたものである。
【００５０】本発明は、第４に、誤りを訂正あるいは検
出するための復号化を行う２元巡回符号復号化方法にお
いて、復号化する受信ビットを２のべき乗のビット単位
に分割して、２のべき乗のビット単位の受信ベクトルと
して受信ビットを入力するための受信ビット入力ステッ
プと、前記受信ビット入力ステップにより入力された２
のべき乗のビット単位の受信ベクトルに対応する２のべ
き乗ビットのデータに対して、２元巡回符号の生成行列
の一部あるいはパリティ検査行列の転置行列の一部より
一意に得られる部分行列との行列演算を逐次実行するた
めの行列演算ステップとを設けて、２のべき乗のビット
単位に分割された受信ベクトルに対して逐次行列演算を
行うようにしたものである。
【００５１】本発明は、第５に、前述の２元巡回符号復
号化方法の工程に加えて、前記受信ビット入力ステップ
が８ビットあるいは１６ビットあるいは３２ビットの受
信ベクトルとして受信ビットを入力するようにしたもの
である。
【００５２】本発明は、第６に、前述の２元巡回符号復
号化方法の工程に加えて、前記行列演算ステップにより
実行され、前記２のべき乗ビットのデータに対応する行
列の積演算の演算結果を予めテーブルとして記憶するた
めの記憶ステップをさらに設けて、前記行列演算ステッ
プにより実行される行列演算が前記記憶ステップにより
記憶されたテーブルを参照することにより実行される行
列の積演算を含むように構成し、行列の積演算をテーブ
ル参照により実行するようにしたものである。
【００５３】
【実施例】次に、本発明の実施例を説明する。なお、以
下に説明する実施例１〜３は２元巡回符号符号化装置お
よび方法に関するものであり、実施例４〜６は２元巡回
符号復号化装置および方法に関するものである。
【００５４】（実施例１）ここでは、ＩＴＵ−Ｔ勧告
Ｈ．２６１において規定される２元（５１１，４９３）
ＢＣＨ誤り訂正符号を使用したＢＣＨ符号化装置につい
て考える。図１９において、時間ｔにおける各レジスタ
の値を１８次元ベクトル（ｒ17（ｔ），ｒ16（ｔ），
─，ｒ1 （ｔ），ｒ0 （ｔ））で表すものとし、時間ｔ
において入力される送信ビットをｍ493-t とすると、時
間ｔにおける各レジスタの値は、時間ｔ＝０における各
レジスタの初期値ｒ17（０）＝ｒ16（０）＝─＝ｒ
1 （０）＝ｒ0 （０）＝０に対して、以下の数式１の漸
近式をｔ＝１，２，─，４９３で繰り返し計算すればよ
い。
【数式１】
【００５５】ここで、時間ｔ＝８，１６，─，４８０，
４８８において連続する８ビットの送信ブロック（ｍ
500-t ，ｍ499-t ，─，ｍ494-t ，ｍ493-t ）の入力が
あった場合、時間ｔにおける各レジスタの値は、時間ｔ
−８における各レジスタの値と入力データとの間に、以
下の数式２の関係を満たすことがわかる。
【数式２】
【００５６】ここで上記８×１８行列は、２元（５１
１，４９３）ＢＣＨ誤り訂正符号の生成行列の一部ある
いはパリティ検査行列の転置行列の一部より得られる部
分行列である。従って、まず各レジスタの初期値ｒ
i （０）（ｉ＝１７，１６，─，１，０）を０に初期化
して、４９３ビットのビデオデータを８ビット単位の送
信ブロックに分割して入力する。
【００５７】連続する８ビットの送信ブロックを入力す
る毎に、現在のレジスタの値の上位８ビットと連続する
８ビットの送信ブロックとを加算（排他論理和）した８
ビットベクトルと上記８×１８行列との積を計算し、さ
らに現在のレジスタの値の下位１０ビットを８ビット左
シフトした１８ビットベクトルを加算（排他論理和）す
ることによって、新しいレジスタの値が得られる。送信
フレームの最後に付加される１８ビットのパリティ検査
ビットは、４９３ビットのすべてのビデオデータ入力し
たとき、すなわち時間ｔ＝４９３において最終的に得ら
れたレジスタの値（ｒ17（４９３），ｒ16（４９３），
─，ｒ1 （４９３），ｒ0 （４９３））となる。
【００５８】上記ＢＣＨ符号化演算には、高速化が要求
されるため、連続する８ビットの送信ブロックを入力す
る毎に上記のベクトル・行列演算を行うのではなく、予
めベクトルと行列との積の演算結果をＢＣＨ演算テーブ
ルとして用意しておき、ベクトルと行列との積を計算す
る場合は、ＢＣＨ演算テーブルを参照して計算結果を得
るようにすべきである。
【００５９】以上のようなＢＣＨ符号化演算を実際に実
施した場合のＢＣＨ符号化部のブロック図を図１に示
す。図１において、１００は、本発明の一実施例である
ＢＣＨ符号化部、１０１は、８ビット単位でビデオデー
タを入力するためのビデオデータ入力部、１０２は、前
述の行列演算を行うための行列演算部、１０３は、ＢＣ
Ｈ演算テーブルを格納するためのメモリ、１０４は、ビ
デオデータにパリティ検査ビットを挿入するためのパリ
ティ挿入部、１１０は、ＩＴＵ−Ｔ勧告Ｈ．２６１に従
ったビデオデータに圧縮を行い、ＢＣＨ符号化部１００
に対して圧縮されたビデオデータを出力するＨ．２６１
符号化部、１２０は、ＢＣＨ符号化部１００より出力さ
れたビデオフレームに対して、ＩＴＵ−Ｔ勧告Ｈ．２２
１のフレーム構成に従った多重化を行い、回線に対して
多重化フレームを送信する回線インタフェース部であ
る。
【００６０】図２は、ＢＣＨ符号化部におけるＢＣＨ符
号化演算のフローチャートである。ステップＳ２０１に
おいて、行列演算部１０２により、図１９における各レ
ジスタ値に相当する１８ビットのレジスタ値をすべて０
に初期化する。ステップＳ２０２において、ビデオデー
タ入力部１０１により、Ｈ．２６１符号化部１１０より
入力される８ビットのビデオデータを受信したと判断し
たならば、ステップＳ２０３に進み、ビデオデータ入力
部１０１により、入力された８ビットのビデオデータを
そのまま行列演算部１０２及びパリティ挿入部１０４に
出力する。
【００６１】ステップＳ２０４において、行列演算部１
０２により、現在のレジスタ値の上位８ビットと入力さ
れた８ビットのビデオデータを加算（排他論理和）す
る。ステップＳ２０５において、行列演算部１０２によ
り、ステップＳ２０４で得られた８ビットベクトルと前
述の８×１８行列との乗算結果をメモリ１０３に格納さ
れたＢＣＨ演算テーブルを参照することによって求め
る。ＢＣＨ演算テーブルは、例えば図３のように２５６
個の８ビットベクトルに対する演算結果により構成され
ている。
【００６２】ステップＳ２０６において、行列演算部１
０２により、ステップＳ２０５で得られた１８ビットベ
クトルと現在のレジスタ値の下位１０ビットを８ビット
左シフトした１８ビットベクトルを加算（排他論理和）
する。さらに、ステップＳ２０７において、行列演算部
１０２により、ステップＳ２０６で得られた１８ビット
ベクトルの値に現在のレジスタ値を更新する。
【００６３】以上の処理は、ステップＳ２０８におい
て、行列演算部１０２により、４９３ビットのすべての
ビデオデータの入力が終了したと判断するまで繰り返し
行われ、ビデオデータの入力が終了した場合、ステップ
Ｓ２０９に進み、行列演算部１０２により、最終的に得
られた１８ビットのレジスタ値をパリティ検査ビットと
してパリティ挿入部１０４に出力する。
【００６４】ステップＳ２１０において、パリティ挿入
部１０４により、ビデオデータのパリティ検査ビットの
位置に、行列演算部１０２により与えられたパリティ検
査ビットを挿入し、回路インタフェース部１２０に対し
て出力する。４９３ビットのビデオデータを８ビット単
位で入力すると、最後の入力ビデオデータが５ビットと
となり、８ビットに満たなくなるが、この場合は、最後
の入力ビデオデータの上位３ビットを０として右詰めで
５ビットのデータが入力されるように、ビデオデータ入
力部１０１により調整される。
【００６５】（実施例２）ここでは、ＩＴＵ−Ｔ勧告
Ｈ．２２１において規定される２元巡回誤り検出符号を
使用したＣＲＣ４符号化装置について考える。図２０に
おいて、時間ｔにおける各レジスタの値を４次元ベクト
ル（ｒ3 （ｔ），ｒ2 （ｔ），ｒ1 （ｔ），ｒ
0 （ｔ））で表すものとし、時間ｔにおいて入力される
送信ビットをｍn-t とすると、時間ｔにおける各レジス
タの値は、時間ｔ＝０における各レジスタの初期値ｒ3
（０）＝ｒ2 （０）＝ｒ1 （０）＝ｒ0 （０）＝０に対
して、以下の数式３の漸近式をｔ＝１，２，─，ｎで繰
り返し計算すればよい。
【数式３】
【００６６】ここで、時間ｔ＝８，１６，─，ｎ−８，
ｎにおいて連続する８ビットの送信ブロック
（ｍn-t+7 ，ｍn-t+6 ，─，ｍn-t+1 , ｍn-t ）の入力
があった場合、時間ｔにおける各レジスタの値は、時間
ｔ−８における各レジスタの値と入力データとの間に以
下の数式４の関係を満たすことがわかる。
【数式４】
【００６７】ここで上記８×４行列は、ＣＲＣ４の生成
行列の一部あるいはパリティ検査行列の転置行列の一部
より得られる部分行列である。従って、まず各レジスタ
の初期値ｒi （０）（ｉ＝３，２，１，０）を０に初期
化して、送信ＣＲＣ４ビット（Ｃ１，Ｃ２，Ｃ３，Ｃ
４）の位置を０に初期化したｎビットの多重化データを
８ビット単位の送信ブロックに分割して入力する。
【００６８】ｎ＝１２８０となるＩＳＤＮのＢチャンネ
ル６４ｋｂｐｓの場合においては、連続する８ビットの
送信ブロックを入力する毎に、現在のレジスタの値を４
ビット左シフトした８ビットベクトルと連続する８ビッ
トの送信ブロックとを加算（排他論理和）した８ビット
ベクトルと上記８×４行列との積を計算することによっ
て、新しいレジスタの値が得られる。
【００６９】送信サブマルチフレーム単位のすべての多
重化データを入力したとき、すなわち時間ｔ＝ｎにおい
て最終的に得られたレジスタの値（ｒ3 （ｎ），ｒ
2 （ｎ），ｒ1 （ｎ），ｒ0 （ｎ））がそのまま送信Ｃ
ＲＣ４ビット（Ｃ１，Ｃ２，Ｃ３，Ｃ４）となり、次の
送信サブマルチフレームにおける送信ＣＲＣ４ビットの
位置に挿入されて送信される。上記ＣＲＣ４符号化演算
には、高速化が要求されるため、連続する８ビットの送
信ブロックを入力する毎に上記のベクトル・行列演算を
行うのではなく、予めベクトルと行列との積の演算結果
をＣＲＣ４演算テーブルとして用意しておき、ベクトル
と行列との積を計算する場合は、ＣＲＣ４演算テーブル
を参照して計算結果を得るようにすべきである。
【００７０】以上のようなＣＲＣ４符号化演算を実際に
実施した場合のＣＲＣ４符号化部のブロック図を図４に
示す。図４において、４００は、本発明の一実施例であ
るＣＲＣ４符号化部、４０１は、８ビット単位で多重化
データを入力するための多重化データ入力部、４０２
は、前述の行列演算を行うための行列演算部、４０３
は、ＣＲＣ４演算テーブルを格納するためのメモリ、４
０４は、多重化データにＣＲＣ４ビットを挿入するため
のＣＲＣ４挿入部、４１０は、ＩＴＵ−Ｔ勧告Ｈ．２２
１のフレーム構成に従った送信データの多重化を行い、
ＣＲＣ４符号化部４００に対して多重化データを出力す
るＨ．２２１多重化部、４２０は、ＣＲＣ４符号化部４
００より出力された多重化フレームを回線に対して送信
する回線インタフェース部である。
【００７１】図５は、ＣＲＣ４符号化部におけるＣＲＣ
４符号化演算のフローチャートである。ステップＳ５０
１において、行列演算部４０２により、図２０における
各レジスタ値に相当する４ビットのレジスタ値をすべて
０に初期化する。ステップＳ５０２において、多重化デ
ータ入力部４０１により、Ｈ．２２１多重化部４１０よ
り入力される８ビットの多重化データを受信したと判断
したならば、ステップＳ５０３に進み、多重化データ入
力部４０１により、入力された８ビットの多重化データ
をそのまま行列演算部４０２及びＣＲＣ４挿入部４０４
に出力する。
【００７２】入力された８ビットの多重化データの各ビ
ットのうち、ＣＲＣ４ビットの位置に相当するビット
は、多重化データ入力部４１０により予め０に初期化し
て出力する。ステップＳ５０４において、行列演算部４
０２により、現在のレジスタ値を４ビット左シフトした
８ビットベクトルと入力された８ビットの多重化データ
を加算（排他論理和）する。
【００７３】ステップＳ５０５において、行列演算部４
０２により、ステップＳ５０４で得られた８ビットベク
トルと前述の８×４行列との乗算結果をメモリ４０３に
格納されたＣＲＣ４演算テーブルを参照することによっ
て求める。ＣＲＣ４演算テーブルは、例えば図６のよう
に２５６個の８ビットベクトルに対する演算結果により
構成されている。さらに、ステップＳ５０６において、
行列演算部４０２により、ステップＳ５０５で得られた
４ビットベクトルの値に現在のレジスタ値を更新する。
【００７４】以上の処理は、ステップＳ５０７におい
て、行列演算部４０２により、１２８０ビットのすべて
の多重化データの入力が終了したと判断するまで繰り返
し行われ、多重化データの入力が終了した場合、ステッ
プＳ５０８に進み、行列演算部４０２により、最終的に
得られた４ビットのレジスタ値をＣＲＣ４ビットとして
ＣＲＣ４挿入部４０４に出力する。ステップＳ５０９に
おいて、ＣＲＣ４挿入部４０４により、次の送信サブマ
ルチフレームにおける多重化データのＣＲＣ４ビットの
位置に、行列演算部４０２より与えられたＣＲＣ４ビッ
トを挿入し、回線インタフェース部４２０に対して出力
する。
【００７５】（実施例３）ここでは、ＩＴＵ−Ｔ勧告
Ｑ．９２１等において規定される２元巡回誤り検出符号
を使用したＦＣＳ符号化装置について考える。図２１に
おいて、時間ｔにおける各レジスタの値を１６次元ベク
トル（ｒ15（ｔ），ｒ14（ｔ），─，ｒ1 （ｔ），ｒ0
（ｔ））で表すものとし、時間ｔにおいて入力される送
信ビットをｍk-t とすると、時間t における各レジスタ
の値は、時間ｔ＝０における各レジスタの初期値ｒ
15（０）＝ｒ14（０）＝─＝ｒ1 （０）＝ｒ0 （０）＝
１に対して、以下の数式５の漸近式をｔ＝１，２，─，
ｋで繰り返し計算すればよい。
【数式５】
【００７６】ここで、時間ｔ＝８，１６，─，ｋ−８，
ｋにおいて連続する８ビットの送信ブロック
（ｍk-t+7 ，ｍk-t+6 ，─，ｍk-t+1 ，ｍk-t ）の入力
があった場合、時間ｔにおける各レジスタの値は、時間
ｔ−８における各レジスタの値と入力データとの間に、
以下の数式６の関係を満たすことがわかる。
【数式６】
【００７７】ここで上記８×１６行列は、ＦＣＳの生成
行列の一部あるいはパリティ検査行列の転置行列の一部
より得られる部分行列である。従って、まず各レジスタ
の初期値ｒi （０）（ｉ＝１５，１４，─，１，０）を
１に初期化して、ｋビットのＨＤＬＣデータを８ビット
単位の送信ブロックに分割して入力する。連続する８ビ
ットの送信ブロックを入力する毎に、現在のレジスタの
値の上位８ビットと連続する８ビットの送信ブロックと
を加算（排他論理和）した８ビットベクトルと上記８×
１６行列との積を計算し、さらに現在のレジスタの値の
下位８ビットを８ビット左シフトした１６ビットベクト
ルを加算（排他論理和）することによって、新しいレジ
スタの値が得られる。
【００７８】送信フレームの最後に付加される１６ビッ
トのＦＣＳの各ビットは、ｋビットのすべてのＨＤＬＣ
データを入力したとき、すなわち時間ｔ＝ｋにおいて最
終的に得られたレジスタの値に１の補数をとればよいこ
とになり、（ｒ15（ｋ），ｒ14（ｋ），─，ｒ
1 （ｋ），ｒ0 （ｋ））と（１，１，１，１，１，１，
１，１，１，１，１，１，１，１，１，１）との和（排
他論理和）を計算することにより求めることができる。
【００７９】上記ＦＣＳ符号化演算には、高速化が要求
されるため、連続する８ビットの送信ブロックを入力す
る毎に上記のベクトル・行列演算を行うのではなく、予
めベクトルと行列との積の演算結果をＦＣＳ演算テーブ
ルとして用意しておき、ベクトルと行列との積を計算す
る場合は、ＦＣＳ演算テーブルを参照して計算結果を得
るようにすべきである。
【００８０】以上のようなＦＣＳ符号化演算を実際に実
施した場合のＦＣＳ符号化部のブロック図を図７に示
す。図７において、７００は、本発明の一実施例である
ＦＣＳ符号化部、７０１は、８ビット単位でＨＤＬＣデ
ータを入力するためのＨＤＬＣデータ入力部、７０２
は、前述の行列演算を行うための行列演算部、７０３
は、ＦＣＳ演算テーブルを格納するためのメモリ、７０
４は、ＨＤＬＣデータにＦＣＳビットを挿入するための
ＦＣＳ挿入部、７１０は、ＩＴＵ−Ｔ勧告Ｑ．９２１に
従ったプロトコルの制御を行い、ＦＣＳ符号化部７００
に対してＨＤＬＣデータを出力するＱ．９２１プロトコ
ル制御部、７２０は、ＦＣＳ符号化部７００より出力さ
れたＨＤＬＣフレームに対して０挿入と開始フラグと終
了フラグの挿入を行い、回線に対してＨＤＬＣフレーム
を送信する回線インタフェース部である。
【００８１】図８は、ＦＣＳ符号化部におけるＦＣＳ符
号化演算のフローチャートである。ステップＳ８１０に
おいて、行列演算部７０２により、図２１における各レ
ジスタ値に相当する１６ビットのレジスタ値をすべて１
に初期化する。ステップＳ８０２において、ＨＤＬＣデ
ータ入力部７０１により、Ｑ．９２１プロトコル制御部
７１０より入力される８ビットのＨＤＬＣデータを受信
したと判断したならば、ステップＳ８０３に進み、ＨＤ
ＬＣデータ入力部７０１により、入力された８ビットの
ＨＤＬＣデータをそのまま行列演算部７０２及びＦＣＳ
挿入部７０４に出力する。ステップＳ８０４において、
行列演算部７０２により、現在のレジスタ値の上位８ビ
ットと入力された８ビットのＨＤＬＣデータを加算（排
他論理和）する。
【００８２】ステップＳ８０５において、行列演算部７
０２により、ステップＳ８０４で得られた８ビットベク
トルと前述の８×１６行列との乗算結果をメモリ７０３
に格納されたＦＣＳ演算テーブルを参照することによっ
て求める。ＦＣＳ演算テーブルは、例えば図９のように
２５６個の８ビットベクトルに対する演算結果により構
成されている。
【００８３】ステップＳ８０６において、行列演算部７
０２により、ステップＳ８０５で得られた１６ビットベ
クトルと現在のレジスタ値の下位８ビットを８ビット左
シフトした１６ビットベクトルを加算（排他論理和）す
る。さらに、ステップＳ８０７において、行列演算部７
０２により、ステップＳ８０６で得られた１６ビットベ
クトルの値に現在のレジスタ値を更新する。
【００８４】以上の処理は、ステップＳ８０８におい
て、行列演算部７０２により、ｋビットのすべてのＨＤ
ＬＣデータの入力が終了したと判断するまで繰り返し行
われ、ＨＤＬＣデータの入力が終了した場合、ステップ
Ｓ８０９に進み、行列演算部７０２により、最終的に得
られた１６ビットのレジスタ値に１の補数をとり、その
結果をＦＣＳとしてＦＣＳ挿入部７０４に出力する。ス
テップＳ８１０において、ＦＣＳ挿入部７０４により、
ＨＤＬＣデータのＦＣＳの位置に、行列演算部７０２よ
り与えられたＦＣＳを挿入し、回線インタフェース部７
２０に対して出力する。
【００８５】（実施例４）ここでは、ＩＴＵ−Ｔ勧告
Ｈ．２６１において規定される２元（５１１，４９３）
ＢＣＨ誤り訂正符号を使用したＢＣＨ復号化装置につい
て考える。図２２において、時間ｔにおける各レジスタ
の値を１８次元ベクトル（ｓ17（ｔ），ｓ16（ｔ），
... ，ｓ1 （ｔ），ｓ0 （ｔ））で表すものとし、時間
ｔにおいて入力される受信ビットをｙ511-t とすると、
時間ｔにおける各レジスタの値は、時間ｔ＝０における
各レジスタの初期値ｓ17（0 ）＝ｓ16（0 ）＝... ＝ｓ
1 （0 ）＝ｓ0 （0 ）＝0 に対して、以下の数式７の漸
近式をｔ＝１，２，... ，５１１で繰り返し計算すれば
よい。
【数式７】
【００８６】ここで、時間ｔ＝８，１６，... ，４９
６，５０４において連続する８ビットの受信ブロック
（ｙ518-t,ｙ517-t, ... , ｙ512-t,ｙ511-t ）の入力が
あった場合、時間ｔにおける各レジスタの値は、時間ｔ
−８における各レジスタの値と入力データとの間に、以
下の数式８の関係を満たすことがわかる。
【数式８】
【００８７】ここで上記８×１８行列は、２元（５１
１，４９３）ＢＣＨ誤り訂正符号の生成行列の一部ある
いはパリティ検査行列の転置行列の一部より得られる部
分行列である。
【００８８】従って、まず各レジスタの初期値ｓ
i （０）（ｉ＝１７，１６，... ，１，０）を０に初期
化して、５１１ビットのビデオフレームを８ビット単位
の受信ブロックに分割して入力する。連続する８ビット
の受信ブロックを入力する毎に、現在のレジスタの値の
上位８ビットと連続する８ビットの受信ブロックとを加
算（排他論理和）した８ビットベクトルと上記８×１８
行列との積を計算し、さらに現在のレジスタの値の下位
１０ビットを８ビット左シフトした１８ビットベクトル
を加算（排他論理和）することによって、新しいレジス
タの値が得られる。
【００８９】５１１ビットのすべてのビデオフレームを
入力した場合に、最終的に得られたレジスタの値（ｓ17
（ｎ），ｓ16（ｎ），... ，ｓ1 （ｎ），ｓ0 （ｎ））
がすべて０ならば、ビデオフレームに誤りがないと判断
することができ、それ以外は、ビデオフレームに誤りが
あると判断することができる。
【００９０】上記ＢＣＨ復号化演算には、高速化が要求
されるため、連続する８ビットの受信ブロックを入力す
る毎に上記ベクトル・行列演算を行うのではなく、予め
ベクトルと行列との積の演算結果をＢＣＨ演算テーブル
として用意しておき、ベクトルと行列との積を計算する
場合は、ＢＣＨ演算テーブルを参照して計算結果を得る
ようにすべきである。
【００９１】以上のようなＢＣＨ復号化演算を実際に実
施した場合のＢＣＨ復号化部のブロック図を図１０に示
す。図１０において、１５０は、本発明の一実施例であ
るＢＣＨ復号化部、１５１は、８ビット単位でビデオフ
レームを入力するためのビデオフレーム入力部、１５２
は、前述の行列演算を行うとともに、ビデオフレームの
誤り検出を行うための行列演算部、１５３は、ＢＣＨ演
算テーブルを格納するためのメモリ、１５４は、ビデオ
フレームからパリティ検査ビットを除去するためのパリ
ティ除去部、１７０は、回線より多重化フレームを受信
し、ＩＴＵ−Ｔ勧告Ｈ．２２１のフレーム構成に従った
多重化フレームの分離化を行い、ＢＣＨ復号化部１５０
に対して分離化されたビデオフレームを出力する回線イ
ンタフェース部、１６０は、ＢＣＨ復号化部１５０より
出力されたビデオデータに対して、ＩＴＵ−Ｔ勧告Ｈ．
２６１に従った伸張を行うＨ．２６１復号化部である。
【００９２】図１１は、ＢＣＨ復号化部におけるＢＣＨ
復号化演算のフローチャートである。ステップＳ２５１
において、行列演算部１５２により、図２２における各
レジスタ値に相当する１８ビットのレジスタ値をすべて
０に初期化する。ステップＳ２５２において、ビデオフ
レーム入力部１５１により、回線インタフェース部１７
０より入力される８ビットのビデオフレームを受信した
と判断したならば、ステップＳ２５３に進み、ビデオフ
レーム入力部１５１により、入力された８ビットのビデ
オフレームをそのまま行列演算部１５２及びパリティ除
去部１５４に出力する。ステップＳ２５４において、行
列演算部１５２により、現在のレジスタ値の上位８ビッ
トと入力された８ビットのビデオフレームを加算（排他
論理和）する。ステップＳ２０５において、行列演算部
１５２により、ステップＳ２５４で得られた８ビットベ
クトルと前述の８×１８行列との乗算結果をメモリ１５
３に格納されたＢＣＨ演算テーブルを参照することによ
って求める。
【００９３】ＢＣＨ演算テーブルは、例えば図１２のよ
うに２５６個の８ビットベクトルに対する演算結果によ
り構成されている。ステップＳ２５６において、行列演
算部１５２により、ステップＳ２５５で得られた１８ビ
ットベクトルと現在のレジスタ値の下位１０ビットを８
ビット左シフトした１８ビットベクトルを加算（排他論
理和）する。さらに、ステップＳ２５７において、行列
演算部１５２により、ステップＳ２５６で得られた１８
ビットベクトルの値に現在のレジスタ値を更新する。
【００９４】以上の処理は、ステップＳ２５８におい
て、行列演算部１５２により、５１１ビットのすべての
ビデオフレームの入力が終了したと判断するまで繰り返
し行われ、ビデオフレームの入力が終了した場合、ステ
ップＳ２５９に進み、行列演算部１５２により、最終的
に得られた１８ビットのレジスタ値がすべて０か否かを
チェックして、その結果を誤り検出判定結果としてＨ．
２６１復号化部１６０に通知する。ステップＳ２６０に
おいて、パリティ除去部１５４により、ビデオフレーム
のパリティ検査ビットの位置からパリティ検査ビットを
除去し、Ｈ．２６１復号化部１６０に対して出力する。
【００９５】５１１ビットのビデオフレームを８ビット
単位で入力すると、最後の入力ビデオフレームが７ビッ
トとなり、８ビットに満たなくなるが、この場合は、最
後の入力ビデオフレームの上位１ビットを０として右詰
めで７ビットのデータが入力されるように、ビデオフレ
ーム入力部１５１により調整される。２元（５１１，４
９３）ＢＣＨ誤り訂正符号の場合は、誤り検出だけでな
く誤り訂正を行うことが可能であるが、本実施例におい
ては、誤り検出のみを行う場合を想定した。
【００９６】（実施例５）ここでは、ＩＴＵ−Ｔ勧告
Ｈ．２２１において規定される２元巡回誤り検出符号を
使用したＣＲＣ４復号化装置について考える。
【００９７】図２３において、時間ｔにおける各レジス
タの値を４次元ベクトル（ｓ3 （ｔ），ｓ2 （ｔ），ｓ
1 （ｔ），ｓ0 （ｔ））で表すものとし、時間ｔにおい
て入力される受信ビットをｙn-t とすると、時間ｔにお
ける各レジスタの値は、時間ｔ＝０における各レジスタ
の初期値ｓ3 （0 ）＝ｓ2 （0 ）＝ｓ1 （0 ）＝ｓ0（0
）＝0 に対して、以下の数式９の漸近式をｔ＝１，
２，... ，ｎで繰り返し計算すればよい。
【数式９】
【００９８】ここで、時間ｔ＝８，１６，... ，ｎ−
８，ｎにおいて連続する８ビットの受信ブロック（ｙ
n-t+7,ｙn-t+6, ... , ｙn-t+1,ｙn-t ）の入力があった
場合、時間ｔにおける各レジスタの値は、時間ｔ−８に
おける各レジスタの値と入力データとの間に、以下の数
式１０の関係を満たすことがわかる。
【数式１０】
【００９９】ここで上記８×４行列は、ＣＲＣ４の生成
行列の一部あるいはパリティ検査行列の転置行列の一部
より得られる部分行列である。
【０１００】従って、まず各レジスタの初期値ｓ
i （０）（ｉ＝３，２，１，０）を０に初期化して、受
信ＣＲＣ４ビット（Ｃ１，Ｃ２，Ｃ３，Ｃ４）を抽出
し、その位置を０に初期化したｎビットの多重化フレー
ムを８ビット単位の受信ブロックに分割して入力する。
【０１０１】ｎ＝１２８０となるＩＳＤＮのＢチャネル
６４ｋｂｐｓの場合においては、連続する８ビットの受
信ブロックを入力する毎に、現在のレジスタの値を４ビ
ット左シフトした８ビットベクトルと連続する８ビット
の受信ブロックとを加算（排他論理和）した８ビットベ
クトルと上記８×４行列との積を計算することによっ
て、新しいレジスタの値が得られる。
【０１０２】受信サブマルチフレーム単位のすべての多
重化フレームを入力したとき、すなわち時間ｔ＝ｎにお
いて最終的に得られたレジスタの値（ｓ3 （ｎ），ｓ2
（ｎ），ｓ1 （ｎ），ｓ0 （ｎ））がそのまま受信ＣＲ
Ｃ４ビット（Ｃ１，Ｃ２，Ｃ３，Ｃ４）となり、次の受
信サブマルチフレームから抽出した受信ＣＲＣ４ビット
と比較される。
【０１０３】上記ＢＣＨ復号化演算には、高速化が要求
されるため、連続する８ビットの受信ブロックを入力す
る毎に上記ベクトル・行列演算を行うのではなく、予め
ベクトルと行列との積の演算結果をＣＲＣ４演算テーブ
ルとして用意しておき、ベクトルと行列との積を計算す
る場合は、ＣＲＣ４演算テーブルを参照して計算結果を
得るようにすべきである。
【０１０４】以上のようなＣＲＣ４復号化演算を実際に
実施した場合のＣＲＣ４復号化部のブロック図を図１３
に示す。図１３において、４５０は、本発明の一実施例
であるＣＲＣ４復号化部、４５１は、８ビット単位で多
重化フレームを入力するための多重化フレーム入力部、
４５２は、前述の行列演算を行うとともに、多重化フレ
ームの誤り検出を行うための行列演算部、４５３は、Ｃ
ＲＣ４演算テーブルを格納するためのメモリ、４７０
は、回線より多重化フレームを受信し、ＣＲＣ４復号化
部４５０に対して多重化フレームを出力する回線インタ
フェース部、４６０は、ＣＲＣ４復号化部４５０より出
力された多重化データに対して、ＩＴＵ−Ｔ勧告Ｈ．２
２１のフレーム構成に従った分離化を行うＨ．２２１分
離化部である。
【０１０５】図１４は、ＣＲＣ４復号化部におけるＣＲ
Ｃ４復号化演算のフローチャートである。ステップＳ５
５１において、行列演算部４５２により、図２３におけ
る各レジスタ値に相当する４ビットのレジスタ値をすべ
て０に初期化する。ステップＳ５５２において、多重化
フレーム入力部４５１により、回線インタフェース部４
７０より入力される８ビットの多重化フレームを受信し
たと判断したならば、ステップＳ５５３に進み、多重化
フレーム入力部４５１により、入力された８ビットの多
重化フレームをそのまま行列演算部４５２及びＨ．２２
１分離化部４６０に出力する。
【０１０６】入力された８ビットの多重化フレームの各
ビットのうち、ＣＲＣ４ビットの位置に相当するビット
は、多重化フレーム入力部４５１により予め抽出して、
その位置を０に初期化した多重化フレームとともに行列
演算部４５２に出力する。ステップＳ５５４において、
行列演算部４５２により、現在のレジスタ値を４ビット
左シフトした８ビットベクトルと入力された８ビットの
多重化フレームを加算（排他論理和）する。ステップＳ
５５５において、行列演算部４５２により、ステップＳ
５５４で得られた８ビットベクトルと前述の８×４行列
との乗算結果をメモリ４５３に格納されたＣＲＣ４演算
テーブルを参照することによって求める。ＣＲＣ４演算
テーブルは、例えば図１５のように２５６個の８ビット
ベクトルに対する演算結果により構成されている。さら
に、ステップＳ５５６において、行列演算部４５２によ
り、ステップＳ５５５で得られた４ビットベクトルの値
に現在のレジスタ値を更新する。
【０１０７】以上の処理は、ステップＳ５５７におい
て、行列演算部４５２により、１２８０ビットのすべて
の多重化フレームの入力が終了したと判断するまで繰り
返し行われ、多重化フレームの入力が終了した場合、ス
テップＳ５５８に進み、行列演算部４５２により、最終
的に得られた４ビットのレジスタ値をメモリ４５３に記
憶する。
【０１０８】ステップＳ５５９において、行列演算部４
５２により、前回の受信サブマルチフレームにおける多
重化フレームから得られた４ビットのレジスタ値と今回
の受信サブマルチフレームにおける多重化フレームから
抽出した受信ＣＲＣ４ビットとを比較して、その結果を
誤り検出判定結果としてＨ．２２１分離化部４６０に通
知する。
【０１０９】（実施例６）ここでは、ＩＴＵ−Ｔ勧告
Ｑ．９２１等において規定される２元巡回誤り検出符号
を使用したＦＣＳ復号化装置について考える。
【０１１０】図２４において、時間ｔにおける各レジス
タの値を１６次元ベクトル（ｓ15（ｔ），ｓ14（ｔ），
... ，ｓ1 （ｔ），ｓ0 （ｔ））で表すものとし、時間
ｔにおいて入力される受信ビットをｙn-t とすると、時
間ｔにおける各レジスタの値は、時間ｔ＝０における各
レジスタの初期値ｓ15（0 ）＝ｓ14（0 ）＝... ＝ｓ1
（0 ）＝ｓ0 （0 ）＝0 に対して、以下の数式１１の漸
近式をｔ＝１，２，... ，ｎで繰り返し計算すればよ
い。
【数式１１】
【０１１１】ここで、時間ｔ＝８，１６，... ，ｎ−
８，ｎにおいて連続する８ビットの受信ブロック（ｙ
n-t+7,ｙn-t+6, ... , ｙn-t+1,ｙn-t ）の入力があった
場合、時間ｔにおける各レジスタの値は、時間ｔ−８に
おける各レジスタの値と入力データとの間に、以下の数
式１２の関係を満たすことがわかる。
【数式１２】
【０１１２】ここで上記８×１６行列は、ＦＣＳの生成
行列の一部あるいはパリティ検査行列の転置行列の一部
より得られる部分行列である。
【０１１３】従って、まず各レジスタの初期値ｓ
i （０）（ｉ＝１５，１４，... ，１，０）を１に初期
化して、ｎビットのＨＤＬＣフレームを８ビット単位の
受信ブロックに分割して入力する。
【０１１４】連続する８ビットの受信ブロックを入力す
る毎に、現在のレジスタの値の上位８ビットと連続する
８ビットの受信ブロックとを加算（排他論理和）した８
ビットベクトルと上記８×１６行列との積を計算し、さ
らに現在のレジスタの値の下位８ビットを８ビット左シ
フトした１６ビットベクトルを加算（排他論理和）する
ことによって、新しいレジスタの値が得られる。
【０１１５】ｎビットのすべてのＨＤＬＣフレームを入
力したとき、すなわち時間ｔ＝ｎにおいて最終的に得ら
れたレジスタの値（ｓ15（ｎ），ｓ14（ｎ），... ，ｓ
1 （ｎ），ｓ0 （ｎ））と（０，０，０，１，１，１，
０，１，０，０，０，０，１，１，１，１）とを比較
し、一致したならば、ＦＣＳエラーは発生しなかったと
判断することができ、一致しなければ、ＦＣＳエラーが
発生したと判断することができる。
【０１１６】上記ＦＣＳ復号化演算には、高速化が要求
されるため、連続する８ビットの受信ブロックを入力す
る毎に上記のベクトル・行列演算を行うのではなく、予
めベクトルと行列との積の演算結果をＦＣＳ演算テーブ
ルとして用意しておき、ベクトルと行列との積を計算す
る場合は、ＦＣＳ演算テーブルを参照して計算結果を得
るようにすべきである。
【０１１７】以上のようなＦＣＳ復号化演算を実際に実
施した場合のＦＣＳ復号化部のブロック図を図１６に示
す。図１６において、７５０は、本発明の一実施例であ
るＦＣＳ復号化部、７５１は、８ビット単位でＨＤＬＣ
フレームを入力するためのＨＤＬＣフレーム入力部、７
５２は、前述の行列演算を行うとともに、ＨＤＬＣフレ
ームの誤り検出を行うための行列演算部、７５３は、Ｆ
ＣＳ演算テーブルを格納するためのメモリ、７５４は、
ＨＤＬＣフレームからＦＣＳビットを除去するためのＦ
ＣＳ除去部、７７０は、回線よりＨＤＬＣフレームを受
信し、開始フラグと終了フラグの除去と０挿入の除去を
行い、ＦＣＳ復号化部７５０に対してＨＤＬＣフレーム
を出力する回線インタフェース部、７６０は、ＦＣＳ復
号化部７５０より出力されたＨＤＬＣデータに対して、
ＩＴＵ−Ｔ勧告Ｑ．９２１に従ったプロトコルの制御を
行うＱ．９２１プロトコル制御部である。
【０１１８】図１７は、ＦＣＳ復号化部におけるＦＣＳ
復号化演算のフローチャートである。ステップＳ８５１
において、行列演算部７５２により、図２４における各
レジスタ値に相当する１６ビットのレジスタ値をすべて
１に初期化する。ステップＳ８５２において、ＨＤＬＣ
フレーム入力部７５１により、回線インタフェース部７
７０より入力される８ビットのＨＤＬＣフレームを受信
したと判断したならば、ステップＳ８５３に進み、ＨＤ
ＬＣフレーム入力部７５１により、入力された８ビット
のＨＤＬＣフレームをそのまま行列演算部７５２及びＦ
ＣＳ除去部７５４に出力する。ステップＳ８５４におい
て、行列演算部７５２により、現在のレジスタ値の上位
８ビットと入力された８ビットのＨＤＬＣフレームを加
算（排他論理和）する。ステップＳ８５５において、行
列演算部７５２により、ステップＳ８５４で得られた８
ビットベクトルと前述の８×１６行列との乗算結果をメ
モリ７５３に格納されたＦＣＳ演算テーブルを参照する
ことによって求める。
【０１１９】ＦＣＳ演算テーブルは、例えば図１８のよ
うに２５６個の８ビットベクトルに対する演算結果によ
り構成されている。ステップＳ８５６において、行列演
算部７５２により、ステップＳ８５５で得られた１６ビ
ットベクトルと現在のレジスタ値の下位８ビットを８ビ
ット左シフトした１６ビットベクトルを加算（排他論理
和）する。さらに、ステップＳ８５７において、行列演
算部７５２により、ステップＳ８５６で得られた１６ビ
ットベクトルの値に現在のレジスタ値を更新する。
【０１２０】以上の処理は、ステップＳ８５８におい
て、行列演算部７５２により、ｎビットのすべてのＨＤ
ＬＣフレームの入力が終了したと判断するまで繰り返し
行われ、ＨＤＬＣフレームの入力が終了した場合、ステ
ップＳ８５９に進み、行列演算部７５２により、最終的
に得られた１６ビットのレジスタ値が（０，０，０，
１，１，１，０，１，０，０，０，０，１，１，１，
１）と一致するか否かをチェックして、その結果を誤り
検出判定結果としてＱ．９２１プロトコル制御部７６０
に通知する。ステップＳ８６０において、ＦＣＳ除去部
７５４により、ＨＤＬＣフレームのＦＣＳの位置からＦ
ＣＳを除去し、Ｑ．９２１プロトコル制御部７６０に対
して出力する。
【０１２１】（他の実施例）上記実施例１〜３において
は、ＩＴＵ−Ｔ勧告Ｈ．２６１において規定される２元
（５１１，４９３）ＢＣＨ誤り訂正符号化、ＩＴＵ−Ｔ
勧告Ｈ．２２１において規定されるＣＲＣ４符号化、Ｉ
ＴＵ−Ｔ勧告Ｑ．９２１等において規定されるＦＣＳ符
号化の３つの場合について述べたが、本発明は、２元巡
回符号に属するあらゆる符号化に適用可能である。
【０１２２】当然のことながら、ＩＴＵ−Ｔ勧告Ｈ．２
２１においてＢＡＳの誤り訂正に使用される２元（１
７，９）巡回符号を短縮した２元（１６，８）２重誤り
訂正符号のような短縮符号の符号化にも適用可能であ
る。また、ＣＲＣ４符号化やＦＣＳ符号化のみならず、
コード体系がＥＢＣＤＩＣやＡＳＣＩＩのトランスペア
レントモードである場合において使用されるＣＲＣ１６
符号化等の他のＣＲＣ符号化にも適用可能である。
【０１２３】上記実施例においては、回線に対してデー
タを送信する場合の符号化を想定したが、ハードティス
クやＲＡＭディスク等の記憶装置に書き込む場合の符号
化にも適用可能である。上記実施例のビデオデータ入力
部、多重化データ入力部、ＨＤＬＣデータ入力部におい
ては、例えば、入力されるシリアルデータをパラレルデ
ータに変換してＩ／Ｏデータとして入力するように構成
してもよいし、入力されるデータをメモリに展開してメ
モリから読みだすように構成してもよい。
【０１２４】上記実施例のビデオデータ入力部、多重化
データ入力部、ＨＤＬＣデータ入力部においては、８ビ
ット単位の情報ベクトルを入力するように構成したが、
１６ビットや３２ビット等、他の２のべき乗のビット単
位の情報ベクトルを入力するように構成してもよい。こ
の場合、行列演算テーブルには、１６ビットの場合は６
５５３６個の１６ビットベクトル、３２ビットの場合は
４２９４９６７２９６個の３２ビットベクトルに対する
演算結果が格納される。行列演算を行うための行列は、
実施例によって異なるが、入力データ長ｊ、符号長ｎ、
情報長ｋに対して、生成行列の一部あるいはパリティ検
査行列の転置行列の一部より一意に得られるｊ×（ｎ−
ｋ）の部分行列である。
【０１２５】さらに、上記実施例４〜６においては、Ｉ
ＴＵ−Ｔ勧告Ｈ．２６１において規定される２元（５１
１，４９３）ＢＣＨ誤り訂正復号化、ＩＴＵ−Ｔ勧告
Ｈ．２２１において規定されるＣＲＣ４復号化、ＩＴＵ
−Ｔ勧告Ｑ．９２１等において規定されるＦＣＳ復号化
の３つの場合について述べたが、本発明は、２元巡回符
号に属するあらゆる復号化に適用可能である。当然のこ
とながら、ＩＴＵ−Ｔ勧告Ｈ．２２１においてＢＡＳの
誤り訂正に使用される２元（１７，９）巡回符号を短縮
した２元（１６，８）２重誤り訂正符号のような短縮符
号の復号化にも適用可能である。また、ＣＲＣ４復号化
やＦＣＳ復号化のみならず、コード体系がＥＢＣＤＩＣ
やＡＳＣＩＩのトランスペアレントモードである場合に
おいて使用されるＣＲＣ１６復号化等の他のＣＲＣ復号
化にも適用可能である。
【０１２６】上記実施例においては、回線よりデータを
受信する場合の復号化を想定したが、ハードディスクや
ＲＡＭディスク等の記憶装置から読みだす場合の復号化
にも適用可能である。上記実施例のビデオフレーム入力
部、多重化フレーム入力部、ＨＤＬＣフレーム入力部に
おいては、例えば、入力されるシリアルデータをパラレ
ルデータに変換してＩ／Ｏデータとして入力するように
構成してもよいし、入力されるデータをメモリに展開し
てメモリから読みだすように構成してもよい。上記実施
例のビデオフレーム入力部、多重化フレーム入力部、Ｈ
ＤＬＣフレーム入力部においては、８ビット単位の受信
ベクトルを入力するように構成したが、１６ビットや３
２ビット等、他の２のべき乗のビット単位の受信ベクト
ルを入力するよう構成してもよい。この場合、行列演算
テーブルには、１６ビットの場合は６５５３６個の１６
ビットベクトル、３２ビットの場合は４２９４９６７２
９６個の３２ビットベクトルに対する演算結果が格納さ
れる。行列演算を行うための行列は、実施例によって異
なるが、入力データ長ｊ、符号長ｎ、情報長ｋに対し
て、生成行列の一部あるいはパリティ検査行列の転置行
列の一部より一意に得られるｊ×（ｎ−ｋ）の部分行列
である。
【０１２７】
【発明の効果】以上説明したように、本発明によれば、
符号化において、２のべき乗のビット単位に分割された
情報ビットに対して逐次演算を行うので、ソフトウェア
により容易に処理することができるという効果がある。
また、すべての情報ビットを一括して処理を行う場合と
比べて、ソフトウェアによる処理を分散化することがで
き、しかも１ビット単位で演算を行う従来の方式と比べ
て、ソフトウェアにより高速に処理することが可能とな
るという効果がある。さらに、行列の積演算をテーブル
参照により実行するので、ソフトウェアによりさらに高
速に処理することが可能となるという効果がある。
【０１３２】また、以上説明したように、本発明によれ
ば、復号化において、２のべき乗のビット単位に分割さ
れた受信ビットに対して逐次演算を行うので、ソフトウ
ェアにより容易に処理することができるという効果があ
る。また、すべての受信ビットを一括して処理を行う場
合と比べて、ソフトウェアによる処理を分散化すること
ができ、しかも１ビット単位で演算を行う従来の方式と
比べて、ソフトウェアにより高速に処理することが可能
となるという効果がある。さらに、行列の積演算をテー
ブル参照により実行するので、ソフトウェアによりさら
に高速に処理することが可能となるという効果がある。
【図面の簡単な説明】
【図１】図１は、本発明の実施例１のＢＣＨ符号化部の
ブロック図である。
【図２】図２は、本発明の実施例１のＢＣＨ符号化部の
フローチャートである。
【図３】図３は、本発明の実施例１のＢＣＨ符号化部の
ＢＣＨ演算テーブルである。
【図４】図４は、本発明の実施例２のＣＲＣ４符号化部
のブロック図である。
【図５】図５は、本発明の実施例２のＣＲＣ４符号化部
のフローチャートである。
【図６】図６は、本発明の実施例２のＣＲＣ４符号化部
のＣＲＣ４演算テーブルである。
【図７】図７は、本発明の実施例３のＦＣＳ符号化部の
ブロック図である。
【図８】図８は、本発明の実施例３のＦＣＳ符号化部の
フローチャートである。
【図９】図９は、本発明の実施例３のＦＣＳ符号化部の
ＦＣＳ演算テーブルである。
【図１０】図１０は、本発明の実施例４のＢＣＨ復号化
部のブロック図である。
【図１１】図１１は、本発明の実施例４のＢＣＨ復号化
部のフローチャートである。
【図１２】図１２は、本発明の実施例４のＢＣＨ復号化
部のＢＣＨ演算テーブルである。
【図１３】図１３は、本発明の実施例５のＣＲＣ４復号
化部のブロック図である。
【図１４】図１４は、本発明の実施例５のＣＲＣ４復号
化部のフローチャートである。
【図１５】図１５は、本発明の実施例５のＣＲＣ４復号
化部のＣＲＣ４演算テーブルである。
【図１６】図１６は、本発明の実施例６のＦＣＳ復号化
部のブロック図である。
【図１７】図１７は、本発明の実施例６のＦＣＳ復号化
部のフローチャートである。
【図１８】図１８は、本発明の実施例６のＦＣＳ復号化
部のＦＣＳ演算テーブルである。
【図１９】図１９は、従来のＢＣＨ符号化回路である。
【図２０】図２０は、従来のＣＲＣ４符号化回路であ
る。
【図２１】図２１は、従来のＦＣＳ符号化回路である。
【図２２】図２２は、従来のＢＣＨ復号化回路である。
【図２３】図２３は、従来のＣＲＣ４復号化回路であ
る。
【図２４】図２４は、従来のＦＣＳ復号化回路である。
【符号の説明】
１００ ＢＣＨ符号化部 １０１ ビデオデータ入力部 １０２ 行列演算部 １０３ メモリ １０４ パリティ挿入部 １１０ Ｈ．２６１符号化部 １２０ 回線インタフェース部 ４００ ＣＲＣ４符号化部 ４０１ 多重化データ入力部 ４０２ 行列演算部 ４０３ メモリ ４０４ ＣＲＣ４挿入部 ４１０ Ｈ．２２１多重化部 ４２０ 回線インタフェース部 ７００ ＦＣＳ符号化部 ７０１ ＨＤＬＣデータ入力部 ７０２ 行列演算部 ７０３ メモリ ７０４ ＦＣＳ挿入部 ７１０ Ｑ．９２１プロトコル制御部 ７２０ 回線インタフェース部 １０００〜１０１７ レジスタ １１００〜１１０３ レジスタ １２００〜１２１５ レジスタ １０２１、１０２２ スイッチ １２２１、１２２２ スイッチ １５０ ＢＣＨ復号化部 １５１ ビデオフレーム入力部 １５２ 行列演算部 １５３ メモリ １５４ パリティ除去部 １６０ Ｈ．２６１復号化部 １７０ 回線インタフェース部 ４５０ ＣＲＣ４復号化部 ４５１ 多重化フレーム入力部 ４５２ 行列演算部 ４５３ メモリ ４５０ Ｈ．２２１分離化部 ４７０ 回線インタフェース部 ７５０ ＦＣＳ復号化部 ７５１ ＨＤＬＣフレーム入力部 ７５２ 行列演算部 ７５３ メモリ ７５４ ＦＣＳ除去部 ７６０ Ｑ．９２１プロトコル制御部 ７７０ 回線インタフェース部 １０５０〜１０６７ レジスタ １１５０〜１１５３ レジスタ １２５０〜１２６５ レジスタ １０７１、１０７２ スイッチ １２７１、１２７２ スイッチ

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 誤りを訂正あるいは検出するための符号
    化を行う２元巡回符号符号化装置において、符号化する
    情報ビットを２のべき乗のビット単位に分割して、２の
    べき乗のビット単位の情報ベクトルとして情報ビットを
    入力するための情報ビット入力手段と、前記情報ビット
    入力手段により入力された２のべき乗のビット単位の情
    報ベクトルに対応する２のべき乗ビットのデータに対し
    て、２元巡回符号の生成行列の一部あるいはパリティ検
    査行列の転置行列の一部より一意に得られる部分行列と
    の行列演算を逐次実行するための行列演算手段と、を有
    することを特徴とする２元巡回符号符号化装置。
  2. 【請求項２】 前記情報ビット入力手段は、８ビットあ
    るいは１６ビットあるいは３２ビットの情報ベクトルと
    して情報ビットを入力することを特徴とする請求項１記
    載の２元巡回符号符号化装置。
  3. 【請求項３】 前記行列演算手段により実行され、前記
    ２のべき乗のビットのデータに対応する行列の積演算の
    演算結果を予めテーブルとして記憶するための記憶手段
    をさらに有し、前記行列演算手段により実行される行列
    演算が前記記憶手段により記憶されたテーブルを参照す
    ることにより実行される行列の積演算を含むことを特徴
    とする請求項１記載の２元巡回符号符号化装置。
  4. 【請求項４】 誤りを訂正あるいは検出するための符号
    化を行う２元巡回符号符号化方法において、符号化する
    情報ビットを２のべき乗のビット単位に分割して、２の
    べき乗のビット単位の情報ベクトルとして情報ビットを
    入力するための情報ビット入力ステップと、前記情報ビ
    ット入力ステップにより入力された２のべき乗のビット
    単位の情報ベクトルに対応する２のべき乗ビットのデー
    タに対して、２元巡回符号の生成行列の一部あるいはパ
    リティ検査行列の転置行列の一部より一意に得られる部
    分行列との行列演算を逐次実行するための行列演算ステ
    ップと、を有することを特徴とする２元巡回符号符号化
    方法。
  5. 【請求項５】 前記情報ビット入力ステップは、８ビッ
    トあるいは１６ビットあるいは３２ビットの情報ベクト
    ルとして情報ビットを入力することを特徴とする請求項
    ４記載の２元巡回符号符号化方法。
  6. 【請求項６】 前記行列演算ステップにより実行され、
    前記２のべき乗ビットのデータに対応する行列の積演算
    の演算結果を予めテーブルとして記憶するための記憶ス
    テップをさらに有し、前記行列演算ステップにより実行
    される行列演算が前記記憶ステップにより記憶されたテ
    ーブルを参照することにより実行される行列の積演算を
    含むことを特徴とする請求項４記載の２元巡回符号符号
    化方法。
  7. 【請求項７】 誤りを訂正あるいは検出するための復号
    化を行う２元巡回符号復号化装置において、復号化する
    受信ビットを２のべき乗のビット単位に分割して、２の
    べき乗のビット単位の受信ベクトルとして受信ビットを
    入力するための受信ビット入力手段と、前記受信ビット
    入力手段により入力された２のべき乗のビット単位の受
    信ベクトルに対応する２のべき乗ビットのデータに対し
    て、２元巡回符号の生成行列の一部あるいはパリティ検
    査行列の転置行列の一部より一意に得られる部分行列と
    の行列演算を逐次実行するための行列演算手段と、を有
    することを特徴とする２元巡回符号復号化装置。
  8. 【請求項８】 前記受信ビット入力手段は、８ビットあ
    るいは１６ビットあるいは３２ビットの受信ベクトルと
    して受信ビットを入力することを特徴とする請求項７記
    載の２元巡回符号復号化装置。
  9. 【請求項９】 前記行列演算手段により実行され、前記
    ２のべき乗ビットのデータに対応する行列の積演算の演
    算結果を、予めテーブルとして記憶するための記憶手段
    をさらに有し、前記行列演算手段により実行される行列
    演算が前記記憶手段により記憶されたテーブルを参照す
    ることにより実行される行列の積演算を含むことを特徴
    とする請求項７記載の２元巡回符号復号化装置。
  10. 【請求項１０】 誤りを訂正あるいは検出するための復
    号化を行う２元巡回符号復号化方法おいて、復号化する
    受信ビットを２のべき乗のビット単位に分割して、２の
    べき乗のビット単位の受信ベクトルとして受信ビットを
    入力するための受信ビット入力ステップと、前記受信ビ
    ット入力ステップにより入力された２のべき乗のビット
    単位の受信ベクトルに対応する２のべき乗ビットのデー
    タに対して、２元巡回符号の生成行列の一部あるいはパ
    リティ検査行列の転置行列の一部より一意に得られる部
    分行列との行列演算を逐次実行するための行列演算ステ
    ップと、を有することを特徴とする２元巡回符号復号化
    方法。
  11. 【請求項１１】 前記受信ビット入力ステップは、８ビ
    ットあるいは１６ビットあるいは３２ビットの受信ベク
    トルとして受信ビットを入力することを特徴とする請求
    項１０記載の２元巡回符号復号化方法。
  12. 【請求項１２】 前記行列演算ステップにより実行さ
    れ、前記２のべき乗ビットのデータに対応する行列の積
    演算の演算結果を予めテーブルとして記憶するための記
    憶ステップをさらに有し、前記行列演算ステップにより
    実行される行列演算が前記記憶ステップにより記憶され
    たテーブルを参照することにより実行される行列の積演
    算を含むことを特徴とする請求項１０記載の２元巡回符
    号復号化方法。
  13. 【請求項１３】 符号化する情報データを複数ビット毎
    に入力する入力手段と、 該複数ビットの情報データに対して２元巡回符号の生成
    行列の一部もしくはパリティ検査行列の転置行列の一部
    に対応する行列との行列演算を含む演算処理を施す演算
    手段と、 該演算手段により得たパリティ検査ビットを前記情報デ
    ータに付加する付加手段とを具備する２元巡回符号符号
    化装置。
  14. 【請求項１４】 前記演算手段は、前記パリティ検査ビ
    ットに対応するビット数のデータを記憶する記憶手段
    と、該記憶手段に記憶されているデータの一部と前記複
    数ビットの情報データとを加算する加算手段と、該加算
    手段の出力に対して前記行列演算を行い、その演算結果
    に応じて前記記憶手段を書き換える行列演算手段とを含
    むことを特徴とする請求項１３に記載の２元巡回符号符
    号化装置。
  15. 【請求項１５】 符号化する情報データを複数ビット毎
    に入力し、 該複数ビットの情報データに対して２元巡回符号の生成
    行列の一部もしくはパリティ検査行列の転置行列の一部
    に対応する行列との行列演算を含む演算処理を施し、 該演算処理により得たパリティ検査ビットを前記情報デ
    ータに付加することを特徴とする２元巡回符号符号化方
    法。
  16. 【請求項１６】 復号化する受信データを複数ビット毎
    に入力する入力手段と、 該複数ビットの受信データに対して２元巡回符号の生成
    行列の一部もしくはパリティ検査行列の転置行列の一部
    に対応する行列との行列演算を含む演算処理を施す演算
    手段と、 該演算手段により得たパリティ検査ビットと受信したパ
    リティ検査ビットとを比較する比較手段とを具備する２
    元巡回符号復号化装置。
  17. 【請求項１７】 前記演算手段は、前記パリティ検査ビ
    ットに対応するビット数のデータを記憶する記憶手段
    と、該記憶手段に記憶されているデータの一部と前記複
    数ビットの受信データとを加算する加算手段と、該加算
    手段の出力に対して前記行列演算を行い、その演算結果
    に応じて前記記憶手段を書き換える行列演算手段とを含
    むことを特徴とする請求項１６に記載の２元巡回符号符
    号化装置。
  18. 【請求項１８】 復号化する受信データを複数ビット毎
    に入力し、 該複数ビットの受信データに対して２元巡回符号の生成
    行列の一部もしくはパリティ検査行列の転置行列の一部
    に対応する行列との行列演算を含む演算処理を施し、 該演算処理により得たパリティ検査ビットと受信したパ
    リティ検査ビットとを比較することを特徴とする２元巡
    回符号復号化方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006075417A1 (ja) * 2005-01-14 2006-07-20 Fujitsu Limited 符号化方法、復号方法及びそれらの装置
WO2011142133A1 (ja) * 2010-05-11 2011-11-17 エイシップ・ソリューションズ株式会社 誤り訂正符号処理方法及びその装置

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