JPH09293855A - 半導体素子 - Google Patents
半導体素子Info
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- JPH09293855A JPH09293855A JP10690196A JP10690196A JPH09293855A JP H09293855 A JPH09293855 A JP H09293855A JP 10690196 A JP10690196 A JP 10690196A JP 10690196 A JP10690196 A JP 10690196A JP H09293855 A JPH09293855 A JP H09293855A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
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- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 別部材と共に大型の集積回路チップが構成さ
れることなく、環境温度が上昇しても動作可能にする。 【解決手段】 シリコン基板1 の表面に設けられたＭＯ
Ｓトランジスタであって、シリコン基板1 の表面に設け
られた溝部11における長手方向の両側に内壁に沿ってソ
ース領域14及びドレイン領域15をそれぞれ設けることに
よりそれらの間にチャネル領域16を形成した構成にして
ある。
れることなく、環境温度が上昇しても動作可能にする。 【解決手段】 シリコン基板1 の表面に設けられたＭＯ
Ｓトランジスタであって、シリコン基板1 の表面に設け
られた溝部11における長手方向の両側に内壁に沿ってソ
ース領域14及びドレイン領域15をそれぞれ設けることに
よりそれらの間にチャネル領域16を形成した構成にして
ある。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タを構成する半導体素子に関するものである。
タを構成する半導体素子に関するものである。
【０００２】
【従来の技術】従来、この種の半導体素子として、図７
乃至図10に示すものがある。このものは、シリコン基板
A の表面に設けられたＭＯＳトランジスタX であって、
チャネル領域X1は、シリコンの単結晶からなり、幅Ｗ及
び長さＬを有している。
乃至図10に示すものがある。このものは、シリコン基板
A の表面に設けられたＭＯＳトランジスタX であって、
チャネル領域X1は、シリコンの単結晶からなり、幅Ｗ及
び長さＬを有している。
【０００３】このＭＯＳトランジスタX のシリコンの単
結晶は、環境温度が上昇するにつれて、図10に示すよう
に、飽和電流量が低下する傾向にあるから、飽和電流量
が不足すると回路動作が不能となることを考慮すると、
動作上限温度が約８５°Ｃとされていた。そのために、
ＭＯＳトランジスタX による機能回路素子部Y1が設けら
れた集積回路チップY は、図９に示すように、ペルチェ
効果による熱電冷却機能を有する熱電冷却部Y2及び温度
検知機能を有する温度センサー部Y3と共に構成される。
結晶は、環境温度が上昇するにつれて、図10に示すよう
に、飽和電流量が低下する傾向にあるから、飽和電流量
が不足すると回路動作が不能となることを考慮すると、
動作上限温度が約８５°Ｃとされていた。そのために、
ＭＯＳトランジスタX による機能回路素子部Y1が設けら
れた集積回路チップY は、図９に示すように、ペルチェ
効果による熱電冷却機能を有する熱電冷却部Y2及び温度
検知機能を有する温度センサー部Y3と共に構成される。
【０００４】
【発明が解決しようとする課題】上記した半導体素子に
あっては、上記したように、熱電冷却部Y2及び温度セン
サー部Y3といった別部材と共に集積回路チップY を構成
すると、約８５°Ｃを越える高温でも動作することがで
きるようになる。
あっては、上記したように、熱電冷却部Y2及び温度セン
サー部Y3といった別部材と共に集積回路チップY を構成
すると、約８５°Ｃを越える高温でも動作することがで
きるようになる。
【０００５】しかしながら、この集積回路チップY は、
熱電冷却部Y2及び温度センサー部Y3といった別部材と共
に構成されているから、小型化の妨げとなっていた。
熱電冷却部Y2及び温度センサー部Y3といった別部材と共
に構成されているから、小型化の妨げとなっていた。
【０００６】本発明は、上記事由に鑑みてなしたもの
で、その目的とするところは、別部材と共に大型の集積
回路チップが構成されることなく、環境温度が上昇して
も動作可能な半導体素子を提供することにある。
で、その目的とするところは、別部材と共に大型の集積
回路チップが構成されることなく、環境温度が上昇して
も動作可能な半導体素子を提供することにある。
【０００７】
【課題を解決するための手段】上記した課題を解決する
ために、請求項１記載のものは、シリコン基板の表面に
設けられたＭＯＳトランジスタであって、シリコン基板
の表面に設けられた溝部における長手方向の両側に内壁
に沿ってソース領域及びドレイン領域をそれぞれ設ける
ことによりそれらの間にチャネル領域を形成した構成と
している。
ために、請求項１記載のものは、シリコン基板の表面に
設けられたＭＯＳトランジスタであって、シリコン基板
の表面に設けられた溝部における長手方向の両側に内壁
に沿ってソース領域及びドレイン領域をそれぞれ設ける
ことによりそれらの間にチャネル領域を形成した構成と
している。
【０００８】また、請求項２記載のものは、請求項１記
載のものにおいて、前記溝部は、底部及びその底部の両
側の側壁部を有してなる構成としている。
載のものにおいて、前記溝部は、底部及びその底部の両
側の側壁部を有してなる構成としている。
【０００９】また、請求項３記載のものは、請求項１記
載のものにおいて、前記溝部は、その短手方向に沿って
複数個並設された構成としている。
載のものにおいて、前記溝部は、その短手方向に沿って
複数個並設された構成としている。
【００１０】また、請求項４記載のものは、請求項１記
載のものにおいて、前記溝部は、前記長手方向から見た
断面が複数の段部及び側壁部を有する略階段状に形成さ
れた構成としている。
載のものにおいて、前記溝部は、前記長手方向から見た
断面が複数の段部及び側壁部を有する略階段状に形成さ
れた構成としている。
【００１１】
【発明の実施の形態】本発明の第１実施形態を図１及び
図２に基づいて以下に説明する。この半導体素子は、シ
リコン基板1 の表面に設けられたＮＭＯＳトランジスタ
10であって、次に記す製造過程を経て製造される。
図２に基づいて以下に説明する。この半導体素子は、シ
リコン基板1 の表面に設けられたＮＭＯＳトランジスタ
10であって、次に記す製造過程を経て製造される。
【００１２】まず、（１００）基板であるシリコン基板
1 の表面をヒドラジンにより異方性エッチングして、
（１１１）面を側面に有したＶ字型の溝部11を形成す
る。次に、表面を熱酸化することによりゲート酸化膜12
を形成し、そのゲート酸化膜12上にゲート電極13を形成
するために多結晶のシリコンをＬＰ−ＣＶＤにより堆積
し、そのゲート電極13の両側、詳しくは溝部11における
長手方向の両側に、イオン注入して後に熱拡散すること
により、溝部11の内壁に沿ってソース領域14及びドレイ
ン領域15を形成して、ソース領域14とドレイン領域15と
の間に、チャネル領域16を形成する。上記した製造過程
を経て製造されたＮＭＯＳトランジスタ10のチャネル領
域16は、その溝部11の短手方向の沿面距離が、セルサイ
ズを変更することなく従来例の約１．４倍となってい
る。
1 の表面をヒドラジンにより異方性エッチングして、
（１１１）面を側面に有したＶ字型の溝部11を形成す
る。次に、表面を熱酸化することによりゲート酸化膜12
を形成し、そのゲート酸化膜12上にゲート電極13を形成
するために多結晶のシリコンをＬＰ−ＣＶＤにより堆積
し、そのゲート電極13の両側、詳しくは溝部11における
長手方向の両側に、イオン注入して後に熱拡散すること
により、溝部11の内壁に沿ってソース領域14及びドレイ
ン領域15を形成して、ソース領域14とドレイン領域15と
の間に、チャネル領域16を形成する。上記した製造過程
を経て製造されたＮＭＯＳトランジスタ10のチャネル領
域16は、その溝部11の短手方向の沿面距離が、セルサイ
ズを変更することなく従来例の約１．４倍となってい
る。
【００１３】かかる半導体素子にあっては、シリコン基
板1 の溝部11における長手方向の両側に内壁に沿ってそ
れぞれ設けられたソース領域14とドレイン領域15との間
のチャネル領域16は、前述したように、その表面におけ
る溝部11の短手方向の沿面距離がセルサイズを変更する
ことなく従来例の約１．４倍であるから、その沿面距離
の増加に伴って飽和電流も約１．４倍となり、従来例の
ように、別部材と共に大型の集積回路チップが構成され
ることなく、環境温度が上昇しても動作可能となる。
板1 の溝部11における長手方向の両側に内壁に沿ってそ
れぞれ設けられたソース領域14とドレイン領域15との間
のチャネル領域16は、前述したように、その表面におけ
る溝部11の短手方向の沿面距離がセルサイズを変更する
ことなく従来例の約１．４倍であるから、その沿面距離
の増加に伴って飽和電流も約１．４倍となり、従来例の
ように、別部材と共に大型の集積回路チップが構成され
ることなく、環境温度が上昇しても動作可能となる。
【００１４】次に、本発明の第２実施形態を図３に基づ
いて以下に説明する。なお、第１実施形態と実質的に同
一の機能を有する領域には同一の符号を付し、異なると
ころのみ記す。第１実施形態では、溝部11が１本形成さ
れていたのに対し、本実施形態では、その短手方向に沿
って複数本並設された構成となっている。
いて以下に説明する。なお、第１実施形態と実質的に同
一の機能を有する領域には同一の符号を付し、異なると
ころのみ記す。第１実施形態では、溝部11が１本形成さ
れていたのに対し、本実施形態では、その短手方向に沿
って複数本並設された構成となっている。
【００１５】かかる半導体素子にあっては、溝部11がそ
の短手方向に沿って複数本並設されたシリコン基板1
は、その表面における溝部11の短手方向の沿面距離が一
段と大きくなるから、その沿面距離の増加に伴って飽和
電流も一段と大きくなり、第１実施形態のものの効果
を、一段と高めることができる。
の短手方向に沿って複数本並設されたシリコン基板1
は、その表面における溝部11の短手方向の沿面距離が一
段と大きくなるから、その沿面距離の増加に伴って飽和
電流も一段と大きくなり、第１実施形態のものの効果
を、一段と高めることができる。
【００１６】次に、本発明の第３実施形態を図４に基づ
いて以下に説明する。なお、第１実施形態と実質的に同
一の機能を有する領域には同一の符号を付し、異なると
ころのみ記す。第１実施形態では、溝部11は、Ｖ字型で
あったのに対し、本実施形態では、凹字型である構成と
なっている。
いて以下に説明する。なお、第１実施形態と実質的に同
一の機能を有する領域には同一の符号を付し、異なると
ころのみ記す。第１実施形態では、溝部11は、Ｖ字型で
あったのに対し、本実施形態では、凹字型である構成と
なっている。
【００１７】詳しくは、溝部11は、塩素ガスによりドラ
イエッチングして、底部11a 及びその底部11a の両側の
側壁部11b を有した凹字状に形成されている。
イエッチングして、底部11a 及びその底部11a の両側の
側壁部11b を有した凹字状に形成されている。
【００１８】かかる半導体素子にあっては、底部11a を
設けることなく断面Ｖ字型の第１実施形態の溝部11に比
較して、その表面における溝部11の短手方向の沿面距離
が大きくなるから、その沿面距離の増加に伴って飽和電
流も一段と大きくなり、第１実施形態のものの効果を、
一段と高めることができる。
設けることなく断面Ｖ字型の第１実施形態の溝部11に比
較して、その表面における溝部11の短手方向の沿面距離
が大きくなるから、その沿面距離の増加に伴って飽和電
流も一段と大きくなり、第１実施形態のものの効果を、
一段と高めることができる。
【００１９】次に、本発明の第４実施形態を図５に基づ
いて以下に説明する。なお、第３実施形態と実質的に同
一の機能を有する領域には同一の符号を付し、異なると
ころのみ記す。第３実施形態では、溝部11が１本形成さ
れていたのに対し、本実施形態では、その短手方向に沿
って複数本並設された構成となっている。
いて以下に説明する。なお、第３実施形態と実質的に同
一の機能を有する領域には同一の符号を付し、異なると
ころのみ記す。第３実施形態では、溝部11が１本形成さ
れていたのに対し、本実施形態では、その短手方向に沿
って複数本並設された構成となっている。
【００２０】かかる半導体素子にあっては、溝部11がそ
の短手方向に沿って複数本並設されたシリコン基板1
は、その表面における溝部11の短手方向の沿面距離が一
段と大きくなるから、その沿面距離の増加に伴って飽和
電流も一段と大きくなり、第３実施形態のものの効果
を、一段と高めることができる。
の短手方向に沿って複数本並設されたシリコン基板1
は、その表面における溝部11の短手方向の沿面距離が一
段と大きくなるから、その沿面距離の増加に伴って飽和
電流も一段と大きくなり、第３実施形態のものの効果
を、一段と高めることができる。
【００２１】次に、本発明の第５実施形態を図６に基づ
いて以下に説明する。なお、第３実施形態と実質的に同
一の機能を有する領域には同一の符号を付し、異なると
ころのみ記す。第３実施形態では、溝部11は、底部11a
及びその底部11a の両側の側壁部11b を有した凹字状に
形成されているのに対し、本実施形態では、溝部11の長
手方向から見た断面が複数の段部11c 及び側壁部11b を
有する略階段状に形成された構成となっている。
いて以下に説明する。なお、第３実施形態と実質的に同
一の機能を有する領域には同一の符号を付し、異なると
ころのみ記す。第３実施形態では、溝部11は、底部11a
及びその底部11a の両側の側壁部11b を有した凹字状に
形成されているのに対し、本実施形態では、溝部11の長
手方向から見た断面が複数の段部11c 及び側壁部11b を
有する略階段状に形成された構成となっている。
【００２２】かかる半導体素子にあっては、長手方向か
ら見た断面が複数の段部11c 及び側壁部11b を有する略
階段状に形成された溝部11は、深さ寸法の短手方向寸法
に対する、いわゆるアスペクト比が小さくなるから、溝
部11の内方面にまで酸化膜12及びゲート電極13を設け易
くなって、シリコン表面に対する覆い状態、いわゆるカ
バリッジを良くすることができるので、沿面距離を大き
くするために溝部11を深く形成することができ、よっ
て、第３実施形態の効果を、一段と高めることができ
る。
ら見た断面が複数の段部11c 及び側壁部11b を有する略
階段状に形成された溝部11は、深さ寸法の短手方向寸法
に対する、いわゆるアスペクト比が小さくなるから、溝
部11の内方面にまで酸化膜12及びゲート電極13を設け易
くなって、シリコン表面に対する覆い状態、いわゆるカ
バリッジを良くすることができるので、沿面距離を大き
くするために溝部11を深く形成することができ、よっ
て、第３実施形態の効果を、一段と高めることができ
る。
【００２３】なお、第１乃至第５実施形態はいずれも、
ＮＭＯＳトランジスタ10であるが、ＰＭＯＳトランジス
タでも同様の効果を奏することができる。
ＮＭＯＳトランジスタ10であるが、ＰＭＯＳトランジス
タでも同様の効果を奏することができる。
【００２４】
【発明の効果】請求項１記載のものは、シリコン基板の
溝部における長手方向の両側に内壁に沿ってそれぞれ設
けられたソース領域とドレイン領域との間のチャネル領
域は、その表面における溝部の短手方向の沿面距離がセ
ルサイズを変更することなく大きくなるから、その沿面
距離の増加に伴って飽和電流も大きくなり、従来例のよ
うに、別部材と共に大型の集積回路チップが構成される
ことなく、環境温度が上昇しても動作可能となる。
溝部における長手方向の両側に内壁に沿ってそれぞれ設
けられたソース領域とドレイン領域との間のチャネル領
域は、その表面における溝部の短手方向の沿面距離がセ
ルサイズを変更することなく大きくなるから、その沿面
距離の増加に伴って飽和電流も大きくなり、従来例のよ
うに、別部材と共に大型の集積回路チップが構成される
ことなく、環境温度が上昇しても動作可能となる。
【００２５】請求項２記載のものは、底部を設けること
なく断面略Ｖ字型の溝部に比較して、その表面における
溝部の短手方向の沿面距離が大きくなるから、その沿面
距離の増加に伴って飽和電流も一段と大きくなり、請求
項１記載のものの効果を、一段と高めることができる。
なく断面略Ｖ字型の溝部に比較して、その表面における
溝部の短手方向の沿面距離が大きくなるから、その沿面
距離の増加に伴って飽和電流も一段と大きくなり、請求
項１記載のものの効果を、一段と高めることができる。
【００２６】請求項３記載のものは、溝部がその短手方
向に沿って複数個並設されたシリコン基板は、その表面
における溝部の短手方向の沿面距離が一段と大きくなる
から、その沿面距離の増加に伴って飽和電流も一段と大
きくなり、請求項１記載のものの効果を、一段と高める
ことができる。
向に沿って複数個並設されたシリコン基板は、その表面
における溝部の短手方向の沿面距離が一段と大きくなる
から、その沿面距離の増加に伴って飽和電流も一段と大
きくなり、請求項１記載のものの効果を、一段と高める
ことができる。
【００２７】請求項４記載のものは、長手方向から見た
断面が複数の段部及び側壁部を有する略階段状に形成さ
れた溝部は、深さ寸法の短手方向寸法に対する、いわゆ
るアスペクト比が小さくなるから、溝部の内方面にまで
酸化膜及びゲート電極を設け易くなって、シリコン表面
に対する覆い状態、いわゆるカバリッジを良くすること
ができるので、沿面距離を大きくするために溝部を深く
形成することができ、よって、請求項１記載のものの効
果を、一段と高めることができる。
断面が複数の段部及び側壁部を有する略階段状に形成さ
れた溝部は、深さ寸法の短手方向寸法に対する、いわゆ
るアスペクト比が小さくなるから、溝部の内方面にまで
酸化膜及びゲート電極を設け易くなって、シリコン表面
に対する覆い状態、いわゆるカバリッジを良くすること
ができるので、沿面距離を大きくするために溝部を深く
形成することができ、よって、請求項１記載のものの効
果を、一段と高めることができる。
【図１】本発明の第１実施形態の部分斜視図である。
【図２】同上の部分断面図である。
【図３】本発明の第２実施形態の部分断面図である。
【図４】本発明の第３実施形態の部分断面図である。
【図５】本発明の第４実施形態の部分断面図である。
【図６】本発明の第５実施形態の部分断面図である。
【図７】従来例の部分斜視図である。
【図８】同上の部分断面図である。
【図９】同上のものを用いた集積回路チップの断面図で
ある。
ある。
【図１０】ＭＯＳトランジスタにおける飽和電流の温度
依存性を示す説明図である。
依存性を示す説明図である。
1 シリコン基板 11 溝部 11a 底部 11b 側壁部 11c 段部 14 ソース領域 15 ドレイン領域 16 チャネル領域
Claims (4)
- 【請求項１】 シリコン基板の表面に設けられたＭＯＳ
トランジスタであって、シリコン基板の表面に設けられ
た溝部における長手方向の両側に内壁に沿ってソース領
域及びドレイン領域をそれぞれ設けることによりそれら
の間にチャネル領域を形成したことを特徴とする半導体
素子。 - 【請求項２】 前記溝部は、底部及びその底部の両側の
側壁部を有してなることを特徴とする請求項１記載の半
導体素子。 - 【請求項３】 前記溝部は、その短手方向に沿って複数
個並設されたことを特徴とする請求項１記載の半導体素
子。 - 【請求項４】 前記溝部は、前記長手方向から見た断面
が複数の段部及び側壁部を有する略階段状に形成された
ことを特徴とする請求項１記載の半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10690196A JPH09293855A (ja) | 1996-04-26 | 1996-04-26 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10690196A JPH09293855A (ja) | 1996-04-26 | 1996-04-26 | 半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09293855A true JPH09293855A (ja) | 1997-11-11 |
Family
ID=14445371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10690196A Pending JPH09293855A (ja) | 1996-04-26 | 1996-04-26 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09293855A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007220783A (ja) * | 2006-02-15 | 2007-08-30 | Tohoku Univ | 半導体装置及びその製造方法 |
| JP2008210994A (ja) * | 2007-02-27 | 2008-09-11 | Nec Electronics Corp | 横型ｍｏｓｆｅｔおよびその製造方法 |
| JP2008235866A (ja) * | 2007-03-19 | 2008-10-02 | Hynix Semiconductor Inc | 半導体素子及びその製造方法 |
| JP2009054946A (ja) * | 2007-08-29 | 2009-03-12 | Seiko Instruments Inc | 半導体装置とその製造方法 |
-
1996
- 1996-04-26 JP JP10690196A patent/JPH09293855A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007220783A (ja) * | 2006-02-15 | 2007-08-30 | Tohoku Univ | 半導体装置及びその製造方法 |
| JP2008210994A (ja) * | 2007-02-27 | 2008-09-11 | Nec Electronics Corp | 横型ｍｏｓｆｅｔおよびその製造方法 |
| JP2008235866A (ja) * | 2007-03-19 | 2008-10-02 | Hynix Semiconductor Inc | 半導体素子及びその製造方法 |
| JP2009054946A (ja) * | 2007-08-29 | 2009-03-12 | Seiko Instruments Inc | 半導体装置とその製造方法 |
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