JPH09292992A

JPH09292992A - 演算回路

Info

Publication number: JPH09292992A
Application number: JP10591996A
Authority: JP
Inventors: Takaaki Kawashima; 隆明川島
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 1996-04-25
Filing date: 1996-04-25
Publication date: 1997-11-11

Abstract

(57)【要約】【課題】ＣＰＵのスループットを向上でき、種々の特
殊状態に対応可能である演算回路を提供する。【解決手段】データ読み出し用のＯＲ回路２２、デー
タ書込み用のＯＲ回路２１、バッファ回路１１、入力レ
ジスタ１２、演算操作回路（１）〜（Ｌ）１３〜１７、
出力レジスタ１８、操作制御回路２３などで演算回路５
を構成する。データバス３２を経て出力されたデータは
バッファ回路１１を経て入力レジスタ１２に書込まれ保
持される。演算操作回路（１）１３〜演算操作回路
（Ｌ）１７は、この保持されたデータに基づいて所定の
演算処理を行い、演算処理結果はバッファ回路１１によ
りデータバス３２を経てＣＰＵ１側に出力される。好ま
しくは、操作制御回路２３に、演算操作回路（１）１３
〜演算操作回路（Ｌ）１７における演算終了をＣＰＵ１
に通知する割り込み制御回路を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、演算回路に関し、
特に、デジタル通信装置等に使用される演算回路に関す
る。

【０００２】

【従来の技術】従来、ＣＰＵ（プログラムされた主制御
手段：中央処理装置、以下同じ）を有するパネルや装置
などにおいて、画一化された固定処理を行う場合には、
該当する演算処理を必要個数分だけ順次行う処理方法が
実施されている。このような演算をＣＰＵ内部で行う場
合には、ＲＯＭ（読出専用メモリ、以下同じ）に記憶さ
れた必要な演算の処理内容を読み出し、ＣＰＵ内部の演
算レジスタを用いてこの演算を行う構成がとられる。ま
た、演算処理の内容により演算テーブルが必要な場合に
は、ＲＡＭ（書換可能メモリ、以下同じ）を演算テーブ
ルに使用していた。

【０００３】また、ＣＰＵの外部に演算回路を設けるこ
とで処理の高速化を図るようにした構成も知られてい
る。この場合、ＣＰＵは、演算すべきデータを演算回路
に渡してその処理内容を監視しながら終了を待つととも
に、演算回路による演算処理結果のデータをＣＰＵが読
み出す方法がとられている。

【０００４】

【発明が解決しようとする課題】ところが、上記のよう
にＣＰＵ自体が演算処理を行う構成では、ＣＰＵに与え
られる処理項目が多い場合、項目当たりの処理時間と項
目数の積の処理時間を全体の処理に予め盛り込んでおく
必要がある。また、ＣＰＵの処理項目数や処理内容の発
生頻度により、ＣＰＵのスループットが低下するという
問題点がある。

【０００５】一方、上記従来のＣＰＵ外部に演算回路を
設ける構成の場合、上記のようなＣＰＵのスループット
が低下する問題は軽減されるものの、演算回路における
処理中にイレギュラージョブ、例えば特別な条件やイベ
ントが発生した場合については何等考慮されておらず、
このような特殊状態には対処できないという欠点があ
る。また、演算回路による演算処理結果をＣＰＵ以外の
外部回路にデータ転送する場合にも何等考慮されておら
ず、このような特殊状態には対処できないという欠点が
あった。

【０００６】そこで本発明の課題は、ＣＰＵのスループ
ットを向上させることができ、種々の特殊状態にも対応
可能な演算回路を提供することにある。

【０００７】

【課題を解決するための手段】本発明の演算回路は、Ｃ
ＰＵとの間で送受信されるデータが保持されるデータ保
持部と、このデータ保持部に保持されているデータに基
づいて所定の演算処理を行う演算処理部と、前記データ
保持部および前記演算処理部を制御する制御部とを有
し、前記制御部が、前記演算処理部からの演算終了の通
知の受信を契機に該演算終了を前記ＣＰＵに通知するこ
とを特徴とする。

【０００８】また、本発明の他の演算回路は、ＣＰＵと
の間で送受信されるデータが書込まれて保持されるデー
タ保持部と、このデータ保持部に保持されているデータ
に基づいて所定の演算処理を行う演算処理部と、前記デ
ータ保持部および前記演算処理部を制御する制御部とを
有し、前記制御部が、前記演算処理部における演算処理
中にイレギュレラージョブが発生したことを検出した場
合は、その旨を前記ＣＰＵに通知して前記イレギュラー
ジョブの処理権を前記ＣＰＵに引き渡すことを特徴とす
る。

【０００９】さらに、本発明の他の演算回路は、ＣＰＵ
との間で送受信されるデータが書込まれて保持されるデ
ータ保持部と、このデータ保持部に保持されているデー
タに基づいて所定の演算処理を行う演算処理部と、前記
演算処理部における演算処理結果を前記ＣＰＵ以外の外
部回路へデータ転送する手段を備えた制御部とを有する
ことを特徴とする。

【００１０】上述の各演算回路では、処理シーケンスの
定まった特定の演算処理などをＣＰＵ以外の演算回路で
行うことで、当該演算処理のためにＣＰＵが占有される
ことがなくなり、ＣＰＵ内部における場合よりも速く演
算を行うことが可能となって、演算処理自体のスループ
ットが向上できる。

【００１１】そして、演算回路での演算終了がＣＰＵに
通知されることで、ＣＰＵは、従来のように演算中の処
理内容を監視しながら終了を待つ必要がなくなる。ま
た、演算回路での処理中に特別な条件やイベント等が発
生した場合にはＣＰＵに通知して処理を引き渡したり、
演算回路自体が演算処理結果をＣＰＵ以外の外部回路に
データ転送して処理を終了することで、種々の特殊状態
にも対応できる。

【００１２】

【発明の実施の形態】以下に、本発明の実施の形態の演
算回路を説明する。図１は、本発明の一実施形態に係る
演算回路を含むシステム全体の概要を示したブロック図
である。

【００１３】このシステムは、ＣＰＵ１、ＲＯＭ２、Ｒ
ＡＭ３、アドレスデコーダ４、並びに演算回路５から構
成される。この演算回路５は、データ読み出し用のＯＲ
回路２２、データ書込み用のＯＲ回路２１、バッファ回
路１１、入力レジスタ１２、演算操作回路（１）〜
（Ｌ）１３〜１７、出力レジスタ１８、操作制御回路２
３などから構成される。ここで、アドレスデコーダ４
は、ＣＰＵ１からの演算回路５を示すアドレス信号を、
演算回路５をアクセスするための信号であるＣＳ信号に
変換するものである。

【００１４】バッファ回路１１は、データ読み出し用の
ＯＲ回路２２からの出力であるデータ読み出し信号６２
に応じて、出力レジスタ１８からの出力データ７８、あ
るいはデータバス３２との間におけるデータの方向制御
を行う。入力レジスタ１２は、バッファ回路１１からの
入力データ７１のラッチを行う。演算操作回路（１）〜
（Ｌ）１３〜１７は、入力レジスタ１２からのラッチデ
ータ７２あるいはデータ７３〜７６の演算を行う。出力
レジスタ１８は、演算操作回路（Ｌ）１７からのデータ
７７のラッチを行う。

【００１５】操作制御回路２３は、クロック８１の入力
により、入力レジスタ１２、演算操作回路（１）〜
（Ｌ）１３〜１７、出力レジスタ１８に対して動作の制
御を行うものである。ＯＲ回路２１は、アドレスデコー
ダ４からのＣＳ信号４３とＣＰＵ１からのＷＲ信号５１
をゲートするデータ書き込み用のＯＲ回路である。ま
た、ＯＲ回路２２は、アドレスデコーダ４からのＣＳ信
号４３とＣＰＵ１からのＲＤ信号５２をゲートするデー
タ読み出し用ＯＲの回路である。

【００１６】以上の構成となる本実施形態の演算回路に
おいて、ＣＰＵ１に特定の演算処理が発生した場合、Ｃ
ＰＵ１は、演算回路５を示すアドレスをアドレスバス３
１に出力する。アドレスバス３１のアドレスは、アドレ
スデコーダ４でＣＳ信号４３に変換され、ＯＲ回路２１
とＯＲ回路２２に出力される。また、ＣＰＵ１は、演算
処理を行うデータをデータバス３２に出力するととも
に、ＷＲ信号５１を出力する。ＯＲ回路２１は、ＣＳ信
号４３とＷＲ信号５１とをゲートしてデータ書き込み信
号６１を出力する。

【００１７】上記のように出力されたデータバス３２上
のデータは、バッファ回路１１を経て入力レジスタ１２
に書き込まれる。なお、入力レジスタ１２への書き込み
は、ＯＲ回路２１からの書き込み信号６１により行われ
る。また、データ書き込み時において、この書き込み信
号６１は操作制御回路２３にも出力され、これにより各
回路の操作が開始される。

【００１８】ここで、クロック８１は、十分に高速なク
ロックであり、操作制御回路２３は、このクロック８１
により動作を行う。入力レジスタ１２に書き込まれたデ
ータ７１は、ラッチデータ７２として演算操作回路
（１）１３に出力される。

【００１９】演算操作回路（１）１３は、操作制御回路
２３が出力する制御信号（１）９３により所定の演算を
開始し、またこの演算終了後のデータ（１）７３を演算
操作回路（２）１４に出力する。演算操作回路（２）１
４は、操作制御回路２３が出力する制御信号（２）９４
により演算を開始し、演算終了後のデータ（２）７４を
次段の演算操作回路（Ｌ−１）１６などに順次出力す
る。

【００２０】このようにして演算が繰り返されて、最終
的に、演算操作回路（Ｌ）１７は、データ（Ｌ）７７を
出力レジスタ１８に出力する。出力レジスタ１８は、操
作制御回路２３が出力するデータラッチ信号９８によ
り、データ（Ｌ）７７を演算処理結果としてラッチす
る。なお、当然のことではあるが、操作制御回路２３が
出力する各々の制御信号９３、９４、９６、９７やデー
タラッチ信号９８は、各々の演算操作回路１３〜１７の
処理時間の間隔にあわせて出力される。

【００２１】そして、ＣＰＵ１において上記の演算処理
結果を読み出す場合には、ＣＰＵ１は、まず、演算回路
５を示すアドレスをアドレスバス３１に出力する。この
アドレスバス３１のアドレスは、アドレスデコーダ４で
ＣＳ信号４３に変換され、ＯＲ回路２１とＯＲ回路２２
にそれぞれ出力される。

【００２２】ＣＰＵ１はさらに、演算処理結果を読み出
すために、ＲＤ信号５２を出力する。すると、ＯＲ回路
２２は、ＣＳ信号４３とＲＤ信号５２をゲートしてデー
タ読み出し信号６２を出力する。これにより、出力レジ
スタ１８上のデータは、バッファ回路１１を経てデータ
バス３２に出力される。そして、ＣＰＵ１は、データバ
ス３２上の演算処理結果を読み込み、これにより、一連
の演算動作が終了する。なお、演算操作を再度行う場合
には、以上の処理が繰り返されて実行される。

【００２３】なお、以上説明した図１の演算回路５にお
いて、操作制御回路２３に割り込み制御回路を設けて、
演算終了をＣＰＵに通知する構成としても良い。また、
この割り込み制御回路により、演算処理中にイレギュラ
ージョブ、例えば特別な条件やイベントが発生した場合
において、このような条件やイベントの発生をＣＰＵに
通知して、これらの条件やイベントに対応する処理権を
ＣＰＵに引き渡し、別処理のモードに入る構成としても
良い。

【００２４】次に、図２〜図４により、本発明の他の実
施形態を説明する。図２は、本発明をディジタル通信装
置などの送信制御部に適用した場合の演算回路５０の例
を示すブロック図である。この演算回路５０は、受信デ
ータ２０２および受信クロック２０１を入力して受信同
期を確立する。また、演算回路５０は、システムクロッ
ク２０３を入力することにより、送信タイミングを生成
して、送信クロック４１７と送信データ４１６を出力す
る。

【００２５】なお、受信データは、例えば図４（ａ）に
示したように、先頭のｋビット長のヘッダＵＷに続く連
続したフレーム構成（１フレーム長）のものである。ま
た、送信データ４１６は、例えば図４（ｂ）に示したよ
うな、１フレーム長が４スロットからなるものである。
そして、ＣＰＵ１が演算回路５に書き込みを行ったデー
タに対してデータを一時格納して送信タイミングを考慮
し、データ先頭にヘッダ情報Ｈを付加して送信データ４
１６として送信する。

【００２６】また、図２において、アドレスデコーダ４
からのＣＳ信号３０１、およびＣＰＵ１からのＲＤ信号
３０３とＷＲ信号３０２は、上記した実施形態のものと
同様であり、同様にしてデータ書込み用のＯＲ回路１１
４とデータ読み出し用のＯＲ回路１１５に入力されて、
データ書き込み信号３０４とデータ読み出し信号３０５
を得るために使用される。さらに、アドレスバス３０
６、データバス３０７も上記の実施の形態と同様であ
る。

【００２７】演算回路５０は、図３に詳細に示したよう
に、ＵＶ検出回路１０１、同期検出回路１０２、フレー
ムカウンタ回路１０３、クロック発生回路１０４、制御
情報回路１０５、データラッチ回路１０６、送信データ
書込み回路１０７、送信データ格納回路１０８、データ
計数回路１０９、送信タイミング制御回路１１０、送信
データ読み出し回路１１１、ヘッダ付加回路１１２、割
り込み制御回路１１３などから構成される。

【００２８】ここで、図３の回路構成に係る演算回路５
０の動作条件は以下の通りである。（１）割り込み信号５０３により、受信同期の同期確立
および同期はずれをＣＰＵ１に通知する。（２）受信データ２０２の使用方法は、受信同期確立以
外に特に言及しない。（３）受信同期確立時のみに送信データ４１６を送信す
る。（４）受信フレームと送信フレームの周期は同一であ
る。但し、互いのフレームの位相関係については言及し
ない。（５）送信データ格納回路１０８は、データラッチ回路
１０６のｎ倍の大きさである。（６）ＣＰＵ１は、送信すべきデータがある場合、デー
タラッチ回路１０６の空き状態を制御情報レジスタ回路
１０５の内容（転送終了信号４０２）を読み出すことで
確認し、その後にデータを書き込む。（７）ＣＰＵ１は、送信すべきデータを書き込みした
後、制御情報レジスタ回路１０５に対して書き込み終了
信号（転送指示信号４０１）を書き込む。（８）送信データ格納回路１０８のフル（ＦＵＬＬ）と
エンプティ（ＥＭＰＴＹ）を割り込み信号５０３により
ＣＰＵ１に通知する。（９）ＣＰＵ１は、制御情報レジスタ回路１０５に割り
込み解除信号５０４を書き込みことで、割り込み信号５
０３の解除を行う。（１０）ＣＰＵ１は、制御情報レジスタ回路１０５に転
送指示信号４０１を書き込むことで、データラッチ回路
１０６へのデータ書き込み終了を通知する。（１１）ＣＰＵ１は、制御情報レジスタ回路１０５の内
容を読み出し、同期信号２０７から受信同期確立の有無
を、Ｆフラグ信号５０１から送信データ格納回路１０８
のフル状態を、Ｅフラグ信号５０２から送信データ格納
回路１０８のエンプティ状態を、転送終了信号４０２か
らデータラッチ回路１０６の空き状態を、それぞれ認識
する。

【００２９】次に、図３の構成に係る演算回路５０の動
作を説明する。（１）受信同期処理受信データ２０２は、ＵＷ検出回路１０１に入力されｋ
ビット長のＵＷ検出が行われる。ＵＷ検出回路１０１
は、ＵＷを検出すると、ＵＷ検出記号２０４を同期検出
回路１０２に出力する。同期検出回路１０２は、同期は
ずれ時における第１回目のＵＷ検出記号２０４のみをロ
ード信号２０５としてフレームカウンタ回路１０３に出
力する。

【００３０】フレームカウンタ回路１０３は、ロード
後、次のロード信号２０５が来ないかぎり、自走でフレ
ームカウントを継続し、フレームパルス信号２０６を出
力する。同期検出回路１０２は、ＵＷ検出信号２０４と
フレームパルス信号２０６により前方保護ｘ、後方保護
ｙの同期検出を行い、同期確立の有無を判断する。

【００３１】同期検出回路１０２は、同期確立の有無
を、送信タイミング制御回路１１０と割り込み制御回路
１１３と制御情報レジスタ回路１０５に、同期信号２０
７によって通知する。また、フレームカウンタ回路１０
３は、フレームパルス信号２０６を同期検出回路１０２
と送信タイミング制御回路１１０に出力する。ＵＷ検出
回路１０１と同期検出回路１０２とフレームカウンタ回
路１０３は、受信クロック２０１により動作する。

【００３２】クロック発生回路１０４は、システムクロ
ック２０３により動作する。クロック発生回路１０４
は、送信クロック４１７を送信タイミング制御回路１１
０と送信データ読み出し回路１１１とヘッダ付加回路１
１２に出力する。クロック発生回路１０４は、処理クロ
ック４１８を送信データ書き込み回路１０７と送信デー
タ読み出し回路１１１に出力する。ここで、処理クロッ
ク４１８は、送信クロック４１７と比較して十分に高速
なクロックである。

【００３３】（２）送信タイミングの生成送信タイミング制御回路１１０は、フレームパルス信号
２０６と同期信号２０７と送信クロック４１７により、
タイミング信号４１４を出力する。なお、タイミング信
号４１４は、図４（ｂ）の送信データの各ヘッダ情報Ｈ
の先頭位置に存在するパルス信号である。

【００３４】送信タイミング制御回路１１０は、送信デ
ータ読み出し回路１１１とヘッダ付加回路１１２に、タ
イミング信号４１４を出力する。送信タイミング制御回
路１１０は、同期信号２０７によって受信同期はずれを
通知された場合には、タイミング信号４１４の出力を停
止する。タイミング信号４１４の停止により、送信デー
タ４１６の出力は禁止となる。

【００３５】（３）ＣＰＵからの送信データの書き込みＣＰＵ１が送信すべきデータの書き込みを行う場合に
は、ＣＰＵ１はまず、制御情報レジスタ回路１０５内の
転送終了信号４０２を読み出して転送が終了しているこ
とを確認する。そして、転送終了を確認した後に、ＣＵ
Ｐ１は、データラッチ回路１０６にデータの書き込みを
行う。また、データ書き込み後において、ＣＰＵ１は、
制御情報レジスタ回路１０５に転送指示信号４０１を書
き込む。

【００３６】（４）送信動作送信データ書き込み回路１０７は、転送指示信号４０１
によりデータラッチ回路１０６から送信データ格納回路
１０８へデータの転送を行う。送信データ書き込み回路
１０７は、データの転送終了後、制御情報レジスタ回路
１０５に転送終了信号４０２を、データ計数回路１０９
に加算信号４０９をそれぞれ出力する。送信データ読み
出し回路１１１は、タイミング信号４１４の入力によ
り、送信データ格納回路１０８からデータの読み出しを
行い、シリアルデータ４１５としてヘッダ付加回路１１
２に出力する。

【００３７】ヘッダ付加回路１１２は、タイミング信号
４１４が入力されると、送信データ４１６へのヘッダデ
ータの出力を開始する。また、ヘッダ付加回路１１２
は、ヘッダデータを出力した後、シリアルデータ４１５
を送信データ４１６として出力する。送信データ読み出
し回路１１１は、転送終了後に減算信号４１３をデータ
計数回路１０９に出力する。

【００３８】データ計数回路１０９は、加算信号４０９
と減算信号４１３にから、送信データ格納回路１０８内
のデータ数を計数する。そして、データ計数回路１０９
は、計数値がフルの場合には、割り込み制御回路１１３
と制御情報レジスタ回路１０５に、Ｆフラグ信号５０１
をそれぞれ出力する。さらに、データ計数回路１０９
は、計数値がエンプティの場合には、割り込み制御回路
１１３と制御情報レジスタ回路１０５に、Ｅフラグ信号
５０２をそれぞれ出力する。

【００３９】そして、割り込み制御回路１１３は、同期
信号２０７とＦフラグ信号５０１とＥフラグ信号５０２
のいずれかに状態変化があった場合には、割り込み信号
５０３をＣＰＵ１に対して出力する。また、割り込み制
御回路１１３は、制御レジスタ回路１０５からの割り込
み解除信号５０４の入力により、割り込み信号５０３を
解除する。

【００４０】このように、本発明では、処理シーケンス
の定まった特定の演算処理において、ＣＰＵが行うべき
演算処理を演算回路５，５０が実行するので、このよう
な演算処理によりＣＰＵが占有されることがなくなる。
また、ＣＰＵ内部で実行される操作よりも早い速度で演
算が行われるので、演算処理速度の向上も図れる。

【００４１】

【発明の効果】以上の説明から明らかなように、本発明
によれば、ＣＰＵのスループットが向上するとともに、
種々の特殊状態に対応可能である演算回路を提供するこ
とができる。

【図面の簡単な説明】

【図１】本発明の一実施形態の演算回路を用いたシステ
ム構成を示したブロック図。

【図２】本発明の他の実施形態の演算回路を用いたシス
テム構成を示したブロック図。

【図３】図２の演算回路の詳細な構成を示したブロック
図。

【図４】（ａ）は図３の演算回路で処理を行う送信デー
タのフォーマットを、（ｂ）は同じく受信データのフォ
ーマットをそれぞれ示した説明図。

【符号の説明】

５，５０演算回路１１バッファ回路１２入力レジスタ１３、１４、１６、１７演算操作回路１８出力レジスタ２１、２２ＯＲ回路２３操作制御回路１０５制御情報レジスタ回路１０６データラッチ回路１１０送信タイミング制御回路１１１送信データ読み出し回路１１２ヘッダ付加回路１１３割り込み制御回路

Claims

【特許請求の範囲】

【請求項１】ＣＰＵとの間で送受信されるデータが保
持されるデータ保持部と、このデータ保持部に保持され
ているデータに基づいて所定の演算処理を行う演算処理
部と、前記データ保持部および前記演算処理部を制御する制御
部とを有し、前記制御部は、前記演算処理部からの演算終了の通知の
受信を契機に該演算終了を前記ＣＰＵに通知することを
特徴とする演算回路。
【請求項２】ＣＰＵとの間で送受信されるデータが書
込まれて保持されるデータ保持部と、このデータ保持部に保持されているデータに基づいて所
定の演算処理を行う演算処理部と、前記データ保持部および前記演算処理部を制御する制御
部とを有し、前記制御部は、前記演算処理部における演算処理中にイ
レギュレラージョブがが発生したことを検出した場合
は、その旨を前記ＣＰＵに通知して前記イレギュラージ
ョブの処理権を前記ＣＰＵに引き渡すことを特徴とする
演算回路。
【請求項３】ＣＰＵとの間で送受信されるデータが書
込まれて保持されるデータ保持部と、このデータ保持部に保持されているデータに基づいて所
定の演算処理を行う演算処理部と、前記演算処理部における演算処理結果を前記ＣＰＵ以外
の外部回路へデータ転送する手段を備えた制御部とを有
することを特徴とする演算回路。