JPH0934831A - バスアダプタのデータ転送方式 - Google Patents
バスアダプタのデータ転送方式Info
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- JPH0934831A JPH0934831A JP7185204A JP18520495A JPH0934831A JP H0934831 A JPH0934831 A JP H0934831A JP 7185204 A JP7185204 A JP 7185204A JP 18520495 A JP18520495 A JP 18520495A JP H0934831 A JPH0934831 A JP H0934831A
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Abstract
(57)【要約】
【課題】 不要なデータの転送先への送出が防止され、
システムダウンが回避できるバスアダプタのデータ転送
方式を提供することである。 【解決手段】 受取るデータの異常を検出し、検出した
エラー情報を格納するエラー検出回路２１からエラー検
出情報を受け、受取ったデータ毎の正常・異常を格納す
るフレームバッファ２８を設け、共通バス制御部２７
が、バッファメモリ２０に格納されたデータの転送を起
動する際、転送を起動する以前にフレームバッファ２８
の該当データ対応フレームを参照し、このフレームがデ
ータ異常を示す場合、このデータの転送を起動せず、こ
のデータをバッファメモリ２０から吐き捨てる吐捨指示
を出力した際、この吐捨指示をうけたデータ吐捨手段３
０は、バッファメモリ２０の該当データを転送先なしで
読取る空読取を行っている。
システムダウンが回避できるバスアダプタのデータ転送
方式を提供することである。 【解決手段】 受取るデータの異常を検出し、検出した
エラー情報を格納するエラー検出回路２１からエラー検
出情報を受け、受取ったデータ毎の正常・異常を格納す
るフレームバッファ２８を設け、共通バス制御部２７
が、バッファメモリ２０に格納されたデータの転送を起
動する際、転送を起動する以前にフレームバッファ２８
の該当データ対応フレームを参照し、このフレームがデ
ータ異常を示す場合、このデータの転送を起動せず、こ
のデータをバッファメモリ２０から吐き捨てる吐捨指示
を出力した際、この吐捨指示をうけたデータ吐捨手段３
０は、バッファメモリ２０の該当データを転送先なしで
読取る空読取を行っている。
Description
【０００１】
【発明の属する技術分野】本発明は、バスを介して受取
ったデータを、一時的にＦＩＦＯ（先入れ先出し）方式
によるバッファメモリに格納した後、バスを介して送出
するバスアダプタのデータ転送方式に関し、特に、不要
なデータの転送先への送出が回避できるバスアダプタの
データ転送方式に関する。
ったデータを、一時的にＦＩＦＯ（先入れ先出し）方式
によるバッファメモリに格納した後、バスを介して送出
するバスアダプタのデータ転送方式に関し、特に、不要
なデータの転送先への送出が回避できるバスアダプタの
データ転送方式に関する。
【０００２】
【従来の技術】従来、この種のバスアダプタのデータ転
送方式では、図４に示されるように、入出力装置１から
入力側共通バス２を介して受けたデータを、出力側共通
バス３を介してＣＰＵ（中央処理装置）５に送出するバ
スアダプタ９０が、バッファメモリ２０、入力側共通バ
ス制御部２３、ライトイネーブル生成回路２４、リード
イネーブル生成回路２５、エラー検出回路９１、エラー
表示レジスタ９２、バッファキュー制御部９３、および
出力側共通バス制御部９４を有している。
送方式では、図４に示されるように、入出力装置１から
入力側共通バス２を介して受けたデータを、出力側共通
バス３を介してＣＰＵ（中央処理装置）５に送出するバ
スアダプタ９０が、バッファメモリ２０、入力側共通バ
ス制御部２３、ライトイネーブル生成回路２４、リード
イネーブル生成回路２５、エラー検出回路９１、エラー
表示レジスタ９２、バッファキュー制御部９３、および
出力側共通バス制御部９４を有している。
【０００３】図示されるように、転送されるデータＡ、
Ｂ、Ｃは、複数のワードデータＡ０〜１、Ｂ０〜２、Ｃ
０〜１で構成され、かつ、最後のワードデータＡ１、Ｂ
２、Ｃ１にＥＮＤビットを付加されたトランザクション
データであるものとする。
Ｂ、Ｃは、複数のワードデータＡ０〜１、Ｂ０〜２、Ｃ
０〜１で構成され、かつ、最後のワードデータＡ１、Ｂ
２、Ｃ１にＥＮＤビットを付加されたトランザクション
データであるものとする。
【０００４】バッファメモリ２０は、入力側共通バス２
上のデータＡ、Ｂ、Ｃ、〜とこれらデータＡ、Ｂ、Ｃ、
〜それぞれのＥＮＤビットとを、ＦＩＦＯ方式により、
格納し、かつ、出力側共通バス３に出力するものとす
る。
上のデータＡ、Ｂ、Ｃ、〜とこれらデータＡ、Ｂ、Ｃ、
〜それぞれのＥＮＤビットとを、ＦＩＦＯ方式により、
格納し、かつ、出力側共通バス３に出力するものとす
る。
【０００５】入力側共通バス制御部２３は、入力側共通
バス２上の制御信号を制御する。ライトイネーブル生成
回路２４は、入力側共通バス２上の制御信号を監視し、
バッファメモリ２０に格納するタイミング信号の書込パ
ルスを生成して、入力側共通バス２上のデータＡ、Ｂ、
Ｃ、〜とこれらのＥＮＤビットとをバッファメモリ２０
に格納する。リードイネーブル回路２５は、出力側共通
バス３上の制御信号を監視し、バッファメモリ２０から
データ等を読取るタイミング信号の読取パルスを生成し
て、出力側共通バス３上にデータＡ、Ｂ、Ｃ、〜とこれ
らのＥＮＤビットとを読取る。
バス２上の制御信号を制御する。ライトイネーブル生成
回路２４は、入力側共通バス２上の制御信号を監視し、
バッファメモリ２０に格納するタイミング信号の書込パ
ルスを生成して、入力側共通バス２上のデータＡ、Ｂ、
Ｃ、〜とこれらのＥＮＤビットとをバッファメモリ２０
に格納する。リードイネーブル回路２５は、出力側共通
バス３上の制御信号を監視し、バッファメモリ２０から
データ等を読取るタイミング信号の読取パルスを生成し
て、出力側共通バス３上にデータＡ、Ｂ、Ｃ、〜とこれ
らのＥＮＤビットとを読取る。
【０００６】エラー検出回路９１は、入出力装置１から
入力側共通バス２のデータ線を介して受けた転送データ
のエラーを検出した際、エラーの発生をＣＰＵ５に報告
すると共に、エラーを発生した入出力装置１の情報をエ
ラー表示レジスタ９２に格納する。バッファキュー制御
部９３は、入力側共通バス２上のＥＮＤビットを取込み
バッファキューメモリにバッファキューを登録し、キュ
ーイング中信号を出力側共通バス制御部９４に出力す
る。出力側共通バス制御部９４は、出力側共通バス３上
の制御信号を制御する。
入力側共通バス２のデータ線を介して受けた転送データ
のエラーを検出した際、エラーの発生をＣＰＵ５に報告
すると共に、エラーを発生した入出力装置１の情報をエ
ラー表示レジスタ９２に格納する。バッファキュー制御
部９３は、入力側共通バス２上のＥＮＤビットを取込み
バッファキューメモリにバッファキューを登録し、キュ
ーイング中信号を出力側共通バス制御部９４に出力す
る。出力側共通バス制御部９４は、出力側共通バス３上
の制御信号を制御する。
【０００７】次に、図４に図５を併せ参照してバスアダ
プタ９０のデータ転送動作について説明する。
プタ９０のデータ転送動作について説明する。
【０００８】入出力装置１は、入力側共通バス２上の制
御信号によりバスアダプタ９０へのデータ転送を起動
し、例えば、データＡ０〜１とこのＥＮＤビットとをデ
ータ転送中信号と共に、入力側共通バス２上に送出す
る。バスアダプタ９０では、ライトイネーブル生成回路
２４がデータ転送中信号に基づいて生成した書込パルス
により、１つのクロックパルス遅れでバッファメモリ２
０にデータＡ０〜１が順次書込まれ、所定の領域に格納
される。トランザクションデータＡの最終データＡ１と
同時に転送されるＥＮＤビットも、バッファメモリ２０
の所定の領域に格納される。
御信号によりバスアダプタ９０へのデータ転送を起動
し、例えば、データＡ０〜１とこのＥＮＤビットとをデ
ータ転送中信号と共に、入力側共通バス２上に送出す
る。バスアダプタ９０では、ライトイネーブル生成回路
２４がデータ転送中信号に基づいて生成した書込パルス
により、１つのクロックパルス遅れでバッファメモリ２
０にデータＡ０〜１が順次書込まれ、所定の領域に格納
される。トランザクションデータＡの最終データＡ１と
同時に転送されるＥＮＤビットも、バッファメモリ２０
の所定の領域に格納される。
【０００９】バッファキュー制御部９３は、ＥＮＤビッ
トを受けるとバッファキューに登録し、キューイング中
信号を“ＯＮ”にして出力側共通バス制御部９４に出力
する。出力側共通バス制御部９４はキューイング中信号
“ＯＮ”により出力側共通バス３を介してＣＰＵ５を起
動し、出力側共通バス３の起動パルスによりバス転送が
開始される。
トを受けるとバッファキューに登録し、キューイング中
信号を“ＯＮ”にして出力側共通バス制御部９４に出力
する。出力側共通バス制御部９４はキューイング中信号
“ＯＮ”により出力側共通バス３を介してＣＰＵ５を起
動し、出力側共通バス３の起動パルスによりバス転送が
開始される。
【００１０】バス転送が開始されると、出力側共通バス
３に制御信号として起動パルスに続き、データ転送中信
号が発生する。リードイネーブル生成回路２５は、起動
パルスに基づいて読取パルスを生成し、バッファメモリ
２０から順次、格納データを読取る。
３に制御信号として起動パルスに続き、データ転送中信
号が発生する。リードイネーブル生成回路２５は、起動
パルスに基づいて読取パルスを生成し、バッファメモリ
２０から順次、格納データを読取る。
【００１１】図５に示されるように、トランザクション
データＢのデータＢ２がエラーデータであった場合で
も、このデータＢ２は出力側共通バス３を介してＣＰＵ
５に読取られ、このため、ＣＰＵ５は、誤動作を引起こ
す。ＣＰＵ５は、エラー検出回路９１から得ているエラ
ー発生の報告により、エラー発生の入出力装置１は判別
できるが、動作を保証できず、この結果、システムダウ
ンが発生してしまう。
データＢのデータＢ２がエラーデータであった場合で
も、このデータＢ２は出力側共通バス３を介してＣＰＵ
５に読取られ、このため、ＣＰＵ５は、誤動作を引起こ
す。ＣＰＵ５は、エラー検出回路９１から得ているエラ
ー発生の報告により、エラー発生の入出力装置１は判別
できるが、動作を保証できず、この結果、システムダウ
ンが発生してしまう。
【００１２】
【発明が解決しようとする課題】上述した従来のバスア
ダプタのデータ転送方式では、バスアダプタが、受けた
転送データにエラーを検出しても、このエラーデータを
送出しているので、エラーデータを受けた装置が誤動作
してシステムダウンを引起こすという問題点がある。
ダプタのデータ転送方式では、バスアダプタが、受けた
転送データにエラーを検出しても、このエラーデータを
送出しているので、エラーデータを受けた装置が誤動作
してシステムダウンを引起こすという問題点がある。
【００１３】本発明の課題は、エラーを含むトランザク
ションデータの転送を回避できるバスアダプタのデータ
転送方式を提供することである。
ションデータの転送を回避できるバスアダプタのデータ
転送方式を提供することである。
【００１４】
【課題を解決するための手段】本発明によるバスアダプ
タのデータ転送方式は、バスを介して受取ったデータ
を、一時的にＦＩＦＯ（先入れ先出し）方式によるバッ
ファメモリに格納した後、バスを介して送出するバスア
ダプタのデータ転送方式において、複数ワードの最終ワ
ードに制御データとしてＥＮＤビットを付加されたデー
タを格納する前記バッファメモリと、受取るデータの異
常を検出し、検出したエラー情報を格納するエラー検出
回路と、前記ＥＮＤビットによりバッファキューを登録
するバッファキュー制御部と、前記バッファメモリに格
納されたデータの転送を起動する際、前記エラー検出回
路から受取ったデータ毎の正常・異常を参照し、データ
異常の場合、該データの転送を起動せず、該データを転
送先なしで読取る空読取を制御する共通バス制御手段と
を備えている。
タのデータ転送方式は、バスを介して受取ったデータ
を、一時的にＦＩＦＯ（先入れ先出し）方式によるバッ
ファメモリに格納した後、バスを介して送出するバスア
ダプタのデータ転送方式において、複数ワードの最終ワ
ードに制御データとしてＥＮＤビットを付加されたデー
タを格納する前記バッファメモリと、受取るデータの異
常を検出し、検出したエラー情報を格納するエラー検出
回路と、前記ＥＮＤビットによりバッファキューを登録
するバッファキュー制御部と、前記バッファメモリに格
納されたデータの転送を起動する際、前記エラー検出回
路から受取ったデータ毎の正常・異常を参照し、データ
異常の場合、該データの転送を起動せず、該データを転
送先なしで読取る空読取を制御する共通バス制御手段と
を備えている。
【００１５】また、具体的な出力側共通バス制御手段の
１つを含む方式は、複数ワードの最終ワードに制御デー
タとしてＥＮＤビットを付加されたデータを格納する前
記バッファメモリと、受取るデータの異常を検出し、検
出したエラー情報を格納するエラー検出回路と、該エラ
ー検出回路からエラー検出情報を受け、受取ったデータ
毎の正常・異常を前記ＥＮＤビットにより格納するフレ
ームバッファメモリ（以後フレームバッファ）と、前記
バッファメモリに格納されたデータの転送を起動する
際、該フレームバッファの該当データ対応フレームを参
照し、該フレームがデータ異常を示す場合、該データの
転送を起動せず、該データを前記バッファメモリから吐
き捨てる吐捨指示を出力する出力側共通バス制御部と、
該吐捨指示をうけた際、前記バッファメモリの該当デー
タを転送先なしで読取る空読取を行うデータ吐捨手段と
を備えている。
１つを含む方式は、複数ワードの最終ワードに制御デー
タとしてＥＮＤビットを付加されたデータを格納する前
記バッファメモリと、受取るデータの異常を検出し、検
出したエラー情報を格納するエラー検出回路と、該エラ
ー検出回路からエラー検出情報を受け、受取ったデータ
毎の正常・異常を前記ＥＮＤビットにより格納するフレ
ームバッファメモリ（以後フレームバッファ）と、前記
バッファメモリに格納されたデータの転送を起動する
際、該フレームバッファの該当データ対応フレームを参
照し、該フレームがデータ異常を示す場合、該データの
転送を起動せず、該データを前記バッファメモリから吐
き捨てる吐捨指示を出力する出力側共通バス制御部と、
該吐捨指示をうけた際、前記バッファメモリの該当デー
タを転送先なしで読取る空読取を行うデータ吐捨手段と
を備えている。
【００１６】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００１７】まず、図３を参照して、本発明に関するシ
ステム構成について説明する。
ステム構成について説明する。
【００１８】図示されるように、複数の入出力装置１
は、バスアダプタ４を介してＣＰＵ（中央処理装置）５
へのデータ転送を起動するものとする。バスアダプタ４
は、入出力装置１からのデータを、入力側の共通バス２
を介して受ける一方、出力側の共通バス３を介してＣＰ
Ｕ５に転送しているものとする。ＣＰＵ５は、入出力装
置１からのデータを受け、処理を実行する。
は、バスアダプタ４を介してＣＰＵ（中央処理装置）５
へのデータ転送を起動するものとする。バスアダプタ４
は、入出力装置１からのデータを、入力側の共通バス２
を介して受ける一方、出力側の共通バス３を介してＣＰ
Ｕ５に転送しているものとする。ＣＰＵ５は、入出力装
置１からのデータを受け、処理を実行する。
【００１９】共通バス２上には、制御信号、データ、お
よびＥＮＤビットが転送されており、複数の入出力装置
１と１つのバスアダプタ４とが接続されている。共通バ
ス３上には、制御信号、データ、およびＥＮＤビットが
転送されており、１つのバスアダプタ４と１つのＣＰＵ
５とが接続されている。
よびＥＮＤビットが転送されており、複数の入出力装置
１と１つのバスアダプタ４とが接続されている。共通バ
ス３上には、制御信号、データ、およびＥＮＤビットが
転送されており、１つのバスアダプタ４と１つのＣＰＵ
５とが接続されている。
【００２０】バスアダプタ４は、データ転送を開始する
と制御信号としてデータ転送中信号を共通バス２、３に
送出し、ＣＰＵ５は、データを受ける都度、受信完了信
号を送出して応答するものとする。
と制御信号としてデータ転送中信号を共通バス２、３に
送出し、ＣＰＵ５は、データを受ける都度、受信完了信
号を送出して応答するものとする。
【００２１】次に、図１に示される機能ブロックを参照
して、本発明の実施の一形態例について説明する。図示
されたバスアダプタ４のデータ転送方式では、複数の入
出力装置１から入力側の共通バス２を介して受けたデー
タを、出力側の共通バス３を介してＣＰＵ５に送出する
バスアダプタ４が、バッファメモリ２０、エラー検出回
路２１、エラー表示レジスタ２２、共通バス制御部２
３、ライトイネーブル生成回路２４、リードイネーブル
生成回路２５、バッファキュー制御部２６、共通バス制
御部２７、フレームバッファ２８、およびデータ吐捨手
段３０を有しており、データ吐捨手段３０は吐捨パルス
生成回路３１およびＯＲ（論理和）回路３２を備えてい
る。
して、本発明の実施の一形態例について説明する。図示
されたバスアダプタ４のデータ転送方式では、複数の入
出力装置１から入力側の共通バス２を介して受けたデー
タを、出力側の共通バス３を介してＣＰＵ５に送出する
バスアダプタ４が、バッファメモリ２０、エラー検出回
路２１、エラー表示レジスタ２２、共通バス制御部２
３、ライトイネーブル生成回路２４、リードイネーブル
生成回路２５、バッファキュー制御部２６、共通バス制
御部２７、フレームバッファ２８、およびデータ吐捨手
段３０を有しており、データ吐捨手段３０は吐捨パルス
生成回路３１およびＯＲ（論理和）回路３２を備えてい
る。
【００２２】ここで、転送するデータＡ、Ｂ、Ｃは、従
来の技術で説明したと同様、複数のワードデータＡ０〜
１、Ｂ０〜２、Ｃ０〜１で構成され、かつ、最後のワー
ドデータＡ１、Ｂ２、Ｃ１にＥＮＤビットを付加された
トランザクションデータであるものとする。
来の技術で説明したと同様、複数のワードデータＡ０〜
１、Ｂ０〜２、Ｃ０〜１で構成され、かつ、最後のワー
ドデータＡ１、Ｂ２、Ｃ１にＥＮＤビットを付加された
トランザクションデータであるものとする。
【００２３】また、上記バスアダプタ４で、従来に追加
された構成要素は、フレームバッファ２８、並びに、デ
ータ吐捨手段３０の吐捨パルス生成回路３１およびＯＲ
回路３２であり、他方、従来と相違する構成要素はエラ
ー検出回路２１、エラー表示レジスタ２２、バッファキ
ュー制御部２６、および出力側共通バス制御部２７であ
る。
された構成要素は、フレームバッファ２８、並びに、デ
ータ吐捨手段３０の吐捨パルス生成回路３１およびＯＲ
回路３２であり、他方、従来と相違する構成要素はエラ
ー検出回路２１、エラー表示レジスタ２２、バッファキ
ュー制御部２６、および出力側共通バス制御部２７であ
る。
【００２４】従来と同様の構成要素については、既に説
明したので、ここでの説明は省略する。
明したので、ここでの説明は省略する。
【００２５】エラー検出回路２１は、入出力装置１から
入力側共通バス２介して受けた転送データのエラーを検
出した際、エラーの発生をバッファキュー制御部２６に
報告すると共に、エラーを発生した入出力装置１の情報
をエラー表示レジスタ２２に格納する。エラー表示レジ
スタ２２に格納された情報は、ＣＰＵ５により読み出さ
れる。
入力側共通バス２介して受けた転送データのエラーを検
出した際、エラーの発生をバッファキュー制御部２６に
報告すると共に、エラーを発生した入出力装置１の情報
をエラー表示レジスタ２２に格納する。エラー表示レジ
スタ２２に格納された情報は、ＣＰＵ５により読み出さ
れる。
【００２６】バッファキュー制御部２６は、入力側共通
バス２上のＥＮＤビットを取込み、バッファキューメモ
リにバッファキューを登録して、キューイング中信号を
出力側共通バス制御部２７に出力する一方、登録毎に受
けたトランザクションデータの正常／異常を示す正常フ
レーム／異常フレームをフレームバッファ２８に格納す
る。
バス２上のＥＮＤビットを取込み、バッファキューメモ
リにバッファキューを登録して、キューイング中信号を
出力側共通バス制御部２７に出力する一方、登録毎に受
けたトランザクションデータの正常／異常を示す正常フ
レーム／異常フレームをフレームバッファ２８に格納す
る。
【００２７】出力側共通バス制御部２７は、バッファキ
ュー制御部２６からキューイング中信号を受けている
間、フレームバッファ２８を参照し、正常フレームが格
納されている場合には、トランザクションデータの転送
を実行する出力側共通バス３上の制御信号を制御する一
方、異常フレームが格納されている場合には、データ吐
捨手段３０にデータの吐き捨てを指示する。
ュー制御部２６からキューイング中信号を受けている
間、フレームバッファ２８を参照し、正常フレームが格
納されている場合には、トランザクションデータの転送
を実行する出力側共通バス３上の制御信号を制御する一
方、異常フレームが格納されている場合には、データ吐
捨手段３０にデータの吐き捨てを指示する。
【００２８】フレームバッファ２８は、バッファメモリ
２０と同様のＦＩＦＯ方式によるメモリで、バッファキ
ュー制御部２６から正常フレーム／異常フレームを受け
て格納する一方、格納された正常フレーム／異常フレー
ムは出力側共通バス制御部２７の要求により読取られ
る。
２０と同様のＦＩＦＯ方式によるメモリで、バッファキ
ュー制御部２６から正常フレーム／異常フレームを受け
て格納する一方、格納された正常フレーム／異常フレー
ムは出力側共通バス制御部２７の要求により読取られ
る。
【００２９】データ吐捨手段３０の吐捨パルス生成回路
３１は、出力側共通バス制御部２７からデータの吐き捨
て指示を受けて吐捨パルスをＯＲ回路３２に送出し、バ
ッファメモリ２０から読取られるＥＮＤビットを受けて
吐捨パルスの送出を停止している。ＯＲ回路３２は、リ
ードイネーブル生成回路２５が出力する読取パルスと、
吐捨パルス生成回路３１が出力する吐捨パルスとを入力
して、バッファメモリ２０に読取パルスを出力する論理
和回路である。
３１は、出力側共通バス制御部２７からデータの吐き捨
て指示を受けて吐捨パルスをＯＲ回路３２に送出し、バ
ッファメモリ２０から読取られるＥＮＤビットを受けて
吐捨パルスの送出を停止している。ＯＲ回路３２は、リ
ードイネーブル生成回路２５が出力する読取パルスと、
吐捨パルス生成回路３１が出力する吐捨パルスとを入力
して、バッファメモリ２０に読取パルスを出力する論理
和回路である。
【００３０】次に、図１に図２を併せ参照して、バスア
ダプタ４のデータ転送処理動作について一具体例を説明
する。
ダプタ４のデータ転送処理動作について一具体例を説明
する。
【００３１】入出力装置１は、入力側共通バス２の制御
信号を受け、バスアダプタ４へのデータ転送を開始す
る。すなわち、入出力装置１は、入力側共通バス２に、
制御信号の１つのデータ転送中信号を送出中、例えば、
１つのトランザクションデータＡ０〜Ａ１を送出し、更
に、最後のデータＡ１と同時にＥＮＤビットを送出して
いる。
信号を受け、バスアダプタ４へのデータ転送を開始す
る。すなわち、入出力装置１は、入力側共通バス２に、
制御信号の１つのデータ転送中信号を送出中、例えば、
１つのトランザクションデータＡ０〜Ａ１を送出し、更
に、最後のデータＡ１と同時にＥＮＤビットを送出して
いる。
【００３２】バスアダプタ４では、ライトイネーブル生
成回路２４が入力側共通バス２から制御信号のデータ転
送中信号を受け、書込パルスを生成して、１クロックパ
ルス遅れで入力側共通バス２からバッファメモリ２０に
データＡ０〜Ａ１およびＥＮＤビットを格納する。この
動作処理の間、エラー検出回路２１は、データＡ０〜Ａ
１をチェックし、エラーを検出した際、エラーの発生を
バッファキュー制御部２６に報告する。また、バッファ
キュー制御部２６は、ＥＮＤビットを監視して１つのト
ランザクションデータＡ０〜Ａ１を受け終った際、バッ
ファキューに１つをキューイングし、バッファキューに
キューイングが存在する間、キューイング中信号を出力
側共通バス制御部２７に出力している。次のトランザク
ションデータＢ０〜Ｂ２およびトランザクションデータ
Ｃ０〜Ｃ１の場合も、ここまでは、従来同様の動作が行
われる。
成回路２４が入力側共通バス２から制御信号のデータ転
送中信号を受け、書込パルスを生成して、１クロックパ
ルス遅れで入力側共通バス２からバッファメモリ２０に
データＡ０〜Ａ１およびＥＮＤビットを格納する。この
動作処理の間、エラー検出回路２１は、データＡ０〜Ａ
１をチェックし、エラーを検出した際、エラーの発生を
バッファキュー制御部２６に報告する。また、バッファ
キュー制御部２６は、ＥＮＤビットを監視して１つのト
ランザクションデータＡ０〜Ａ１を受け終った際、バッ
ファキューに１つをキューイングし、バッファキューに
キューイングが存在する間、キューイング中信号を出力
側共通バス制御部２７に出力している。次のトランザク
ションデータＢ０〜Ｂ２およびトランザクションデータ
Ｃ０〜Ｃ１の場合も、ここまでは、従来同様の動作が行
われる。
【００３３】他方、本発明によるバッファキュー制御部
２６は、バッファキューにキューイングする毎にフレー
ムバッファ２８に、所定の正常フレームを格納している
が、エラー検出回路２１からエラーの発生報告があった
場合には、正常フレームの代りに異常フレームを格納す
る。
２６は、バッファキューにキューイングする毎にフレー
ムバッファ２８に、所定の正常フレームを格納している
が、エラー検出回路２１からエラーの発生報告があった
場合には、正常フレームの代りに異常フレームを格納す
る。
【００３４】ここで、１つのトランザクションデータＡ
０〜Ａ１は正常で、他方の１つのトランザクションデー
タＢ０〜Ｂ２では、最後のデータＢ２がエラーを有する
ものとする。
０〜Ａ１は正常で、他方の１つのトランザクションデー
タＢ０〜Ｂ２では、最後のデータＢ２がエラーを有する
ものとする。
【００３５】出力側共通バス制御部２７は、キューイン
グ中信号が“ＯＮ”で、かつ、出力側共通バス３でデー
タ転送がない場合、フレームバッファ２８から最古とな
る先頭フレームを読取る。データＡの場合、読取られた
フレームは正常フレームであり、この結果、出力側共通
バス制御部２７は、バス起動パルスを生成してＣＰＵ５
へのデータ転送を起動すると共に、データ転送中信号を
送出する。また、リードイネーブル生成回路２５は、こ
のバス起動パルスを受けて直ちに最初の読取パルスを生
成し、ＯＲ回路３２を介してバッファメモリ２０に送
る。この結果、最初のデータＡ０は、読取パルスに１ク
ロックパルス遅れで、データ転送中信号の送出開始と同
時にバッファメモリ２０から読取られる。
グ中信号が“ＯＮ”で、かつ、出力側共通バス３でデー
タ転送がない場合、フレームバッファ２８から最古とな
る先頭フレームを読取る。データＡの場合、読取られた
フレームは正常フレームであり、この結果、出力側共通
バス制御部２７は、バス起動パルスを生成してＣＰＵ５
へのデータ転送を起動すると共に、データ転送中信号を
送出する。また、リードイネーブル生成回路２５は、こ
のバス起動パルスを受けて直ちに最初の読取パルスを生
成し、ＯＲ回路３２を介してバッファメモリ２０に送
る。この結果、最初のデータＡ０は、読取パルスに１ク
ロックパルス遅れで、データ転送中信号の送出開始と同
時にバッファメモリ２０から読取られる。
【００３６】最初のデータＡ０には、アドレス等が含ま
れ、データＡ０を正常に受けた際、ＣＰＵ５から受信完
了信号が送出される。リードイネーブル生成回路２５
は、この受信完了信号を受けて直ちに読取パルスを生成
し、生成した読取パルスをＯＲ回路３２を介してバッフ
ァメモリ２０に送る。この読取パルスは、残りのデータ
が複数の場合には連続して生成される。また、受信完了
信号の送出は、ＣＰＵ５がＥＮＤビットを受けた際、停
止する。
れ、データＡ０を正常に受けた際、ＣＰＵ５から受信完
了信号が送出される。リードイネーブル生成回路２５
は、この受信完了信号を受けて直ちに読取パルスを生成
し、生成した読取パルスをＯＲ回路３２を介してバッフ
ァメモリ２０に送る。この読取パルスは、残りのデータ
が複数の場合には連続して生成される。また、受信完了
信号の送出は、ＣＰＵ５がＥＮＤビットを受けた際、停
止する。
【００３７】１つのトランザクションデータの読取りに
よるデータ転送が終了しても、バッファメモリ２０に次
のトランザクションデータが残っている（キューイング
中信号が“ＯＮ”の）場合、上記と同様な手順でデータ
転送が行われる。
よるデータ転送が終了しても、バッファメモリ２０に次
のトランザクションデータが残っている（キューイング
中信号が“ＯＮ”の）場合、上記と同様な手順でデータ
転送が行われる。
【００３８】他方、図示されるバッファメモリ２０から
トランザクションデータＡが読取られてトランザクショ
ンデータＢが最古のメモリデータになった場合、フレー
ムバッファ２８から読取られる先頭フレームは異常フレ
ームになるので、出力側共通バス制御部２７は、ＣＰＵ
５へのバス起動パルスの生成を取り止め、吐捨パルス生
成回路３１に吐捨パルスの生成を指示する。
トランザクションデータＡが読取られてトランザクショ
ンデータＢが最古のメモリデータになった場合、フレー
ムバッファ２８から読取られる先頭フレームは異常フレ
ームになるので、出力側共通バス制御部２７は、ＣＰＵ
５へのバス起動パルスの生成を取り止め、吐捨パルス生
成回路３１に吐捨パルスの生成を指示する。
【００３９】吐捨パルス生成回路３１は、出力側共通バ
ス制御部２７からの指示により直ちに吐捨パルスを生成
してＯＲ回路３２を介してバッファメモリ２０に送り、
バッファメモリ２０からデータＢ０〜Ｂ２を出力側共通
バス３に吐き捨てさせる。ＥＮＤビットは、データＢ２
と同時に吐き捨てられた際、吐捨パルス生成回路３１に
より検出され、この検出により、吐捨パルス生成回路３
１は吐捨パルスの生成を停止する。
ス制御部２７からの指示により直ちに吐捨パルスを生成
してＯＲ回路３２を介してバッファメモリ２０に送り、
バッファメモリ２０からデータＢ０〜Ｂ２を出力側共通
バス３に吐き捨てさせる。ＥＮＤビットは、データＢ２
と同時に吐き捨てられた際、吐捨パルス生成回路３１に
より検出され、この検出により、吐捨パルス生成回路３
１は吐捨パルスの生成を停止する。
【００４０】データＢの吐き捨てが終了し、出力側共通
バス３からトランザクションデータＢが消滅した際、な
お、バッファメモリ２０に次のトランザクションデータ
Ｃが残っている。この場合、キューイング中信号は“Ｏ
Ｎ”のままであり、データ転送が上記と同様な手順で続
行される。
バス３からトランザクションデータＢが消滅した際、な
お、バッファメモリ２０に次のトランザクションデータ
Ｃが残っている。この場合、キューイング中信号は“Ｏ
Ｎ”のままであり、データ転送が上記と同様な手順で続
行される。
【００４１】ＣＰＵ５は、エラー表示レジスタ２２を読
み、エラーが検出された入力データの転送元入出力装置
１を判断している。
み、エラーが検出された入力データの転送元入出力装置
１を判断している。
【００４２】上記説明によるフレームバッファは、バッ
ファメモリに格納されたデータの転送を起動する以前に
フレームバッファの該当データ対応フレームを参照し、
このフレームがデータ異常の場合、この該当データの転
送を起動せず、このデータをバッファメモリから吐き捨
てるので、異常を含むトランザクションデータの全ての
ワードデータの転送を防止できる。
ファメモリに格納されたデータの転送を起動する以前に
フレームバッファの該当データ対応フレームを参照し、
このフレームがデータ異常の場合、この該当データの転
送を起動せず、このデータをバッファメモリから吐き捨
てるので、異常を含むトランザクションデータの全ての
ワードデータの転送を防止できる。
【００４３】上記説明では、データ吐捨手段として、吐
捨パルス生成回路とこの吐捨パルス生成回路の出力およ
びリードイネーブル生成回路の出力を入力してリードパ
ルスを出力するＯＲ回路とを設けているが、他の回路構
成により実現してもよい。
捨パルス生成回路とこの吐捨パルス生成回路の出力およ
びリードイネーブル生成回路の出力を入力してリードパ
ルスを出力するＯＲ回路とを設けているが、他の回路構
成により実現してもよい。
【００４４】
【発明の効果】以上説明したように本発明によれば、受
取ったデータの正常・異常を格納するフレームバッファ
を設け、バッファメモリに格納されたデータの転送を起
動する際、フレームバッファの該当データ対応フレーム
を参照し、このフレームがデータ異常を示す場合、この
該当データの転送を起動せず、このデータを前記バッフ
ァメモリから吐き捨てるバスアダプタのデータ転送方式
が得られる。この構成によって、不要なデータの転送先
への送出が防止され、システムダウンが回避できる。
取ったデータの正常・異常を格納するフレームバッファ
を設け、バッファメモリに格納されたデータの転送を起
動する際、フレームバッファの該当データ対応フレーム
を参照し、このフレームがデータ異常を示す場合、この
該当データの転送を起動せず、このデータを前記バッフ
ァメモリから吐き捨てるバスアダプタのデータ転送方式
が得られる。この構成によって、不要なデータの転送先
への送出が防止され、システムダウンが回避できる。
【図１】本発明の実施の一形態例を示す機能ブロック図
である。
である。
【図２】図１における一実施例を示すタイムチャートで
ある。
ある。
【図３】本発明に関する一例を示すシステム構成図であ
る。
る。
【図４】従来の一例を示す機能ブロック図である。
【図５】図４における一例を示すタイムチャートであ
る。
る。
１ 入出力装置 ２、３ 共通バス ４ バスアダプタ ５ ＣＰＵ（中央処理装置） ２０ バッファメモリ ２１ エラー検出回路 ２２ エラー表示レジスタ ２３、２７ 共通バス制御部 ２４ ライトイネーブル生成回路 ２５ リードイネーブル生成回路 ２６ バッファキュー制御部 ２８ フレームバッファ（メモリ） ３０ データ吐捨手段 ３１ 吐捨パルス生成回路 ３２ ＯＲ（論理和）回路
Claims (3)
- 【請求項１】 バスを介して受取ったデータを、一時的
にＦＩＦＯ（先入れ先出し）方式によるバッファメモリ
に格納した後、バスを介して送出するバスアダプタのデ
ータ転送方式において、複数ワードの最終ワードに制御
データとしてＥＮＤビットを付加されたデータを格納す
る前記バッファメモリと、受取るデータの異常を検出
し、検出したエラー情報を格納するエラー検出回路と、
前記ＥＮＤビットによりバッファキューを登録するバッ
ファキュー制御部と、前記バッファメモリに格納された
データの転送を起動する際、前記エラー検出回路から受
取ったデータ毎の正常・異常を参照し、データ異常の場
合、該データの転送を起動せず、該データを転送先なし
で読取る空読取を制御する共通バス制御手段とを備える
ことを特徴とするバスアダプタのデータ転送方式。 - 【請求項２】 バスを介して受取ったデータを、一時的
にＦＩＦＯ（先入れ先出し）方式によるバッファメモリ
に格納した後、バスを介して送出するバスアダプタのデ
ータ転送方式において、複数ワードの最終ワードに制御
データとしてＥＮＤビットを付加されたデータを格納す
る前記バッファメモリと、受取るデータの異常を検出
し、検出したエラー情報を格納するエラー検出回路と、
該エラー検出回路からエラー検出情報を受け、受取った
データ毎の正常・異常を前記ＥＮＤビットにより格納す
るフレームバッファメモリ（以後フレームバッファ）
と、前記バッファメモリに格納されたデータの転送を起
動する際、該フレームバッファの該当データ対応フレー
ムを参照し、該フレームがデータ異常を示す場合、該デ
ータの転送を起動せず、該データを前記バッファメモリ
から吐き捨てる吐捨指示を出力する出力側共通バス制御
部と、該吐捨指示をうけた際、前記バッファメモリの該
当データを転送先なしで読取る空読取を行うデータ吐捨
手段とを備えることを特徴とするバスアダプタのデータ
転送方式。 - 【請求項３】 請求項２において、前記データ吐捨手段
は、前記出力側共通バス制御部の吐捨指示により吐捨パ
ルスを生成出力し、前記バッファメモリからＥＮＤビッ
トを読み取った際、該吐捨パルスの生成出力を停止する
吐捨パルス生成回路と、該吐捨パルス生成回路の出力パ
ルスと読取りデータが正常時の読取りパルスとを入力し
て前記バッファメモリに出力するＯＲ（論理和）回路と
を備えることを特徴とするバスアダプタのデータ転送方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7185204A JPH0934831A (ja) | 1995-07-21 | 1995-07-21 | バスアダプタのデータ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7185204A JPH0934831A (ja) | 1995-07-21 | 1995-07-21 | バスアダプタのデータ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0934831A true JPH0934831A (ja) | 1997-02-07 |
Family
ID=16166698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7185204A Withdrawn JPH0934831A (ja) | 1995-07-21 | 1995-07-21 | バスアダプタのデータ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0934831A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7085859B2 (en) | 2003-05-14 | 2006-08-01 | International Business Machines Corporation | Method, apparatus and program storage device for automatically presenting status from a host bus adapter until an error is detected |
| JP2019152907A (ja) * | 2018-02-28 | 2019-09-12 | キヤノン株式会社 | 情報処理装置、制御方法及びプログラム |
-
1995
- 1995-07-21 JP JP7185204A patent/JPH0934831A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7085859B2 (en) | 2003-05-14 | 2006-08-01 | International Business Machines Corporation | Method, apparatus and program storage device for automatically presenting status from a host bus adapter until an error is detected |
| JP2019152907A (ja) * | 2018-02-28 | 2019-09-12 | キヤノン株式会社 | 情報処理装置、制御方法及びプログラム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021001 |