JPH09283460A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09283460A JPH09283460A JP9499996A JP9499996A JPH09283460A JP H09283460 A JPH09283460 A JP H09283460A JP 9499996 A JP9499996 A JP 9499996A JP 9499996 A JP9499996 A JP 9499996A JP H09283460 A JPH09283460 A JP H09283460A
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Abstract
(57)【要約】
【課題】 コンタクトホール部の半導体基板表面を殆ど
エッチバックさせずにコンタクトホールを形成し、しか
も製造工程数が増加しない半導体装置の製造方法を提供
する。 【解決手段】 半導体基板１１にＣＶＤ酸化膜５１を堆
積し、フォトレジストパターン５２をマスクとしてＣＶ
Ｄ酸化膜５１をエッチバックし、ＭＯＳトランジスタが
密集していないコンタクトホール形成部２に形成する疑
似電極パターン５３と、サイドウォール酸化膜５４を形
成し、層間絶縁膜２０を堆積し、層間絶縁膜２０を熱処
理によりリフローさせた後にコンタクトホールを形成す
る。 【効果】 半導体装置の製造歩留が向上する。
エッチバックさせずにコンタクトホールを形成し、しか
も製造工程数が増加しない半導体装置の製造方法を提供
する。 【解決手段】 半導体基板１１にＣＶＤ酸化膜５１を堆
積し、フォトレジストパターン５２をマスクとしてＣＶ
Ｄ酸化膜５１をエッチバックし、ＭＯＳトランジスタが
密集していないコンタクトホール形成部２に形成する疑
似電極パターン５３と、サイドウォール酸化膜５４を形
成し、層間絶縁膜２０を堆積し、層間絶縁膜２０を熱処
理によりリフローさせた後にコンタクトホールを形成す
る。 【効果】 半導体装置の製造歩留が向上する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、さらに詳しくは、そのコンタクトホール形成
に特徴を有する半導体装置の製造方法に関する。
法に関し、さらに詳しくは、そのコンタクトホール形成
に特徴を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、半導体集積回路の微細化、高集積
化に伴い、半導体基板と導電層、又は複数の導電層間を
接続するための、層間絶縁膜のコンタクトホールもます
ます微細化してきている。この微細化されたコンタクト
ホールは、通常ＲＩＥ等の異方性エッチングにより層間
絶縁膜をエッチングして形成される。この異方性エッチ
ングによるコンタクトホール形成の問題の一つは、層間
絶縁膜と半導体基板とのエッチング速度比、所謂選択比
が十分大きくないことである。通常、コンタクトホール
を形成する領域の層間絶縁膜の膜厚は一定となっていな
い。従って、薄い層間絶縁膜のコンタクトホール形成部
では、厚い層間絶縁膜領域のコンタクトホールが形成さ
れるまでエッチングが継続し、半導体基板表面のエッチ
ングが進んで、特性不良等が出て半導体集積回路の製造
歩留を低下させる虞がある。そこで、近年コンタクトホ
ール形成領域における層間絶縁膜をほぼ一定とする方法
として、絶縁膜によるゲート電極状の疑似電極パターン
を形成し、その後層間絶縁膜を堆積し、更に層間絶縁膜
のリフローを行い、その後にコンタクトホールを形成す
る方法が行われている。
化に伴い、半導体基板と導電層、又は複数の導電層間を
接続するための、層間絶縁膜のコンタクトホールもます
ます微細化してきている。この微細化されたコンタクト
ホールは、通常ＲＩＥ等の異方性エッチングにより層間
絶縁膜をエッチングして形成される。この異方性エッチ
ングによるコンタクトホール形成の問題の一つは、層間
絶縁膜と半導体基板とのエッチング速度比、所謂選択比
が十分大きくないことである。通常、コンタクトホール
を形成する領域の層間絶縁膜の膜厚は一定となっていな
い。従って、薄い層間絶縁膜のコンタクトホール形成部
では、厚い層間絶縁膜領域のコンタクトホールが形成さ
れるまでエッチングが継続し、半導体基板表面のエッチ
ングが進んで、特性不良等が出て半導体集積回路の製造
歩留を低下させる虞がある。そこで、近年コンタクトホ
ール形成領域における層間絶縁膜をほぼ一定とする方法
として、絶縁膜によるゲート電極状の疑似電極パターン
を形成し、その後層間絶縁膜を堆積し、更に層間絶縁膜
のリフローを行い、その後にコンタクトホールを形成す
る方法が行われている。
【０００３】上記のようなコンタクトホール形成法をと
る半導体装置の製造方法を図３および図４を参照して説
明する。なお、ここで図３、図４は、通常の高集積化し
た半導体装置における、ＭＯＳトランジスタが高密度に
配置されている、例えばメモリーセルアレイ領域等のコ
ンタクトホール形成部１と、ＭＯＳトランジスタが疎に
配列された、例えばメモリー半導体装置の周辺回路部領
域等におけるコンタクトホール形成部２とを示してい
る。
る半導体装置の製造方法を図３および図４を参照して説
明する。なお、ここで図３、図４は、通常の高集積化し
た半導体装置における、ＭＯＳトランジスタが高密度に
配置されている、例えばメモリーセルアレイ領域等のコ
ンタクトホール形成部１と、ＭＯＳトランジスタが疎に
配列された、例えばメモリー半導体装置の周辺回路部領
域等におけるコンタクトホール形成部２とを示してい
る。
【０００４】まず、図３（ａ）に示すように、素子分離
領域のＬＯＣＯＳ酸化膜やウエル等（図示省略）が形成
されている半導体基板１１上に、ゲート酸化膜１２、ド
ープされたポリシリコン膜１３ａとタングステンシリサ
イド（ＷＳｉ2 ）膜１３ｂとから成るゲート電極１３お
よびＣＶＤ酸化膜１４とで構成されたゲート電極部３を
形成する。その後、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｉｎ）層（図示省略）形成等を行い、更にそ
の後ＣＶＤ酸化膜を堆積し、ＲＩＥ等の異方性エッチン
グによりＣＶＤ酸化膜をエッチバックし、ゲート電極部
３側壁にサイドウォール酸化膜１５を形成する。その
後、ソース・ドレイン層（図示省略）形成等を行い、更
にその後コンタクトホール形成のエッチング時の一時的
エッチング阻止膜とするシリコン窒化膜１６を堆積す
る。
領域のＬＯＣＯＳ酸化膜やウエル等（図示省略）が形成
されている半導体基板１１上に、ゲート酸化膜１２、ド
ープされたポリシリコン膜１３ａとタングステンシリサ
イド（ＷＳｉ2 ）膜１３ｂとから成るゲート電極１３お
よびＣＶＤ酸化膜１４とで構成されたゲート電極部３を
形成する。その後、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｉｎ）層（図示省略）形成等を行い、更にそ
の後ＣＶＤ酸化膜を堆積し、ＲＩＥ等の異方性エッチン
グによりＣＶＤ酸化膜をエッチバックし、ゲート電極部
３側壁にサイドウォール酸化膜１５を形成する。その
後、ソース・ドレイン層（図示省略）形成等を行い、更
にその後コンタクトホール形成のエッチング時の一時的
エッチング阻止膜とするシリコン窒化膜１６を堆積す
る。
【０００５】次に、図３（ｂ）に示すように、ＣＶＤ酸
化膜１７を堆積し、その後フォトレジストを塗布し、パ
ターニングしてフォトレジストパターン１８を形成す
る。
化膜１７を堆積し、その後フォトレジストを塗布し、パ
ターニングしてフォトレジストパターン１８を形成す
る。
【０００６】次に、図３（ｃ）に示すように、フォトレ
ジスト１８をマスクとして、ＣＶＤ酸化膜１７をエッチ
バックし、その後フォトレジスト１８を除去する。この
エッチバックにより、コンタクトホール形成部２に形成
された、ＣＶＤ酸化膜１７によるパターンが前述した疑
似電極パターン１９である。
ジスト１８をマスクとして、ＣＶＤ酸化膜１７をエッチ
バックし、その後フォトレジスト１８を除去する。この
エッチバックにより、コンタクトホール形成部２に形成
された、ＣＶＤ酸化膜１７によるパターンが前述した疑
似電極パターン１９である。
【０００７】次に、図３（ｄ）に示すように、ＢＰＳＧ
（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌ
ａｓｓ）膜による層間絶縁膜２０を堆積し、その後熱処
理を行って、ＢＰＳＧによる層間絶縁膜２０のリフロー
をさせる。ここで上記のＢＰＳＧ膜はシリケートガラス
にボロン（Ｂ）とリン（Ｐ）との不純物を所定量混入し
たもので、比較的低温の熱処理により軟化して流動す
る、所謂リフローが容易に起こる膜である。この熱処理
後の層間絶縁膜２０は、図３（ｄ）に示す如く、層間絶
縁膜２０の下層の凹凸を大幅に緩和した形状となる。そ
の後、この層間絶縁膜２０上にフォトレジスト２１を塗
布し、続いてコンタクトホール形成のためのパターニン
グを行い、開口２２、２３を形成する。
（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌ
ａｓｓ）膜による層間絶縁膜２０を堆積し、その後熱処
理を行って、ＢＰＳＧによる層間絶縁膜２０のリフロー
をさせる。ここで上記のＢＰＳＧ膜はシリケートガラス
にボロン（Ｂ）とリン（Ｐ）との不純物を所定量混入し
たもので、比較的低温の熱処理により軟化して流動す
る、所謂リフローが容易に起こる膜である。この熱処理
後の層間絶縁膜２０は、図３（ｄ）に示す如く、層間絶
縁膜２０の下層の凹凸を大幅に緩和した形状となる。そ
の後、この層間絶縁膜２０上にフォトレジスト２１を塗
布し、続いてコンタクトホール形成のためのパターニン
グを行い、開口２２、２３を形成する。
【０００８】次に、図３（ｅ）に示すように、まずフォ
トレジスト２１をマスクとしたＲＩＥ等によるエッチン
グをしてコンタクトホールの開口２４、２５を形成す
る。その後、この開口２４、２５部に埋め込みプラグ法
等によって電極２６を形成する。更にその後埋め込みプ
ラグによる電極２６と接続する配線２７を形成する。そ
の後は、パッシベーション膜の堆積、パッドの窓明け等
の製造工程を経て半導体装置が作製される。
トレジスト２１をマスクとしたＲＩＥ等によるエッチン
グをしてコンタクトホールの開口２４、２５を形成す
る。その後、この開口２４、２５部に埋め込みプラグ法
等によって電極２６を形成する。更にその後埋め込みプ
ラグによる電極２６と接続する配線２７を形成する。そ
の後は、パッシベーション膜の堆積、パッドの窓明け等
の製造工程を経て半導体装置が作製される。
【０００９】上記のようにして作製される半導体装置の
コンタクトホール形成法においては、疑似電極パターン
形成時のＣＶＤ酸化膜１７がＭＯＳトランジスタの密集
したコンタクトホール形成部１の残り、この状態でリフ
ローが容易なＢＰＳＧ膜による層間絶縁膜２１を堆積
し、その後ＲＩＥ等でエッチングして、コンタクトホー
ルを形成することになる。従って、ＭＯＳトランジスタ
の密集したコンタクトホール形成部１のコンタクトホー
ル形成部分の膜構成は、層間絶縁膜２０／ＣＶＤ酸化膜
１７／シリコン窒化膜１６となり、ＭＯＳトランジスタ
が疎なコンタクトホール形成部２のコンタクトホール形
成部分の膜構成は、層間絶縁膜２０／シリコン窒化膜１
６となって、二つのコンタクトホール形成部分のエッチ
ングする膜厚はほぼ等しいとしても、層間絶縁膜２０と
ＣＶＤ酸化膜１７ではエッチング速度がことなる為、こ
れらコンタクトホールのエッチング時間をほぼ等しくす
るためのエッチング条件設定が非常に困難であり、より
短時間でエッチングされるコンタクトホール部では半導
体基板１１表面がエッチングされてしまう。このように
なると、作製された半導体装置の特性不良等による製造
歩留の低下を起こす虞がある。また、疑似電極パターン
を形成した後にコンタクトホールを形成する上記の半導
体装置の製法は、疑似電極パターンを形成しなでコンタ
クトホールを形成する半導体装置の製法に比べて製造工
程が増加するという問題もある。
コンタクトホール形成法においては、疑似電極パターン
形成時のＣＶＤ酸化膜１７がＭＯＳトランジスタの密集
したコンタクトホール形成部１の残り、この状態でリフ
ローが容易なＢＰＳＧ膜による層間絶縁膜２１を堆積
し、その後ＲＩＥ等でエッチングして、コンタクトホー
ルを形成することになる。従って、ＭＯＳトランジスタ
の密集したコンタクトホール形成部１のコンタクトホー
ル形成部分の膜構成は、層間絶縁膜２０／ＣＶＤ酸化膜
１７／シリコン窒化膜１６となり、ＭＯＳトランジスタ
が疎なコンタクトホール形成部２のコンタクトホール形
成部分の膜構成は、層間絶縁膜２０／シリコン窒化膜１
６となって、二つのコンタクトホール形成部分のエッチ
ングする膜厚はほぼ等しいとしても、層間絶縁膜２０と
ＣＶＤ酸化膜１７ではエッチング速度がことなる為、こ
れらコンタクトホールのエッチング時間をほぼ等しくす
るためのエッチング条件設定が非常に困難であり、より
短時間でエッチングされるコンタクトホール部では半導
体基板１１表面がエッチングされてしまう。このように
なると、作製された半導体装置の特性不良等による製造
歩留の低下を起こす虞がある。また、疑似電極パターン
を形成した後にコンタクトホールを形成する上記の半導
体装置の製法は、疑似電極パターンを形成しなでコンタ
クトホールを形成する半導体装置の製法に比べて製造工
程が増加するという問題もある。
【００１０】
【発明が解決しようとする課題】本発明は、上述した半
導体装置の製造方法における問題点を解決することをそ
の目的とする。即ち本発明の課題は、絶縁膜による疑似
電極パターンを利用したコンタクトホール形成法におい
て、ＭＯＳトランジスタの密集した領域と疎な領域のコ
ンタクトホールをほぼ同一時間でエッチングでき、しか
も製造工程数増加のない半導体装置の製造方法を提供す
ることを目的とする。
導体装置の製造方法における問題点を解決することをそ
の目的とする。即ち本発明の課題は、絶縁膜による疑似
電極パターンを利用したコンタクトホール形成法におい
て、ＭＯＳトランジスタの密集した領域と疎な領域のコ
ンタクトホールをほぼ同一時間でエッチングでき、しか
も製造工程数増加のない半導体装置の製造方法を提供す
ることを目的とする。
【００１１】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、上述の課題を解決するために提案するもので
あり、絶縁膜をパターニングして形成するゲート電極状
の疑似電極パターンを利用したコンタクトホール形成法
を用いる半導体装置の製造方法において、ゲート絶縁
膜、ゲート電極およびゲート電極上絶縁膜で構成される
ゲート電極部を形成する工程と、絶縁膜を堆積する工程
と、絶縁膜をパターニングして、疑似電極パターンおよ
びゲート電極部の側壁にサイドウォール絶縁膜を形成す
る工程と、層間絶縁膜を堆積する工程と、層間絶縁膜を
リフローさせる工程と、コンタクトホールを形成する工
程とを有することを特徴とするものである。
造方法は、上述の課題を解決するために提案するもので
あり、絶縁膜をパターニングして形成するゲート電極状
の疑似電極パターンを利用したコンタクトホール形成法
を用いる半導体装置の製造方法において、ゲート絶縁
膜、ゲート電極およびゲート電極上絶縁膜で構成される
ゲート電極部を形成する工程と、絶縁膜を堆積する工程
と、絶縁膜をパターニングして、疑似電極パターンおよ
びゲート電極部の側壁にサイドウォール絶縁膜を形成す
る工程と、層間絶縁膜を堆積する工程と、層間絶縁膜を
リフローさせる工程と、コンタクトホールを形成する工
程とを有することを特徴とするものである。
【００１２】本発明によれば、従来のサイドウォール絶
縁膜形成時にゲート電極状の疑似電極パターンも同時に
形成するため、疑似電極パターンを用いてコンタクトホ
ール形成する半導体装置の製造工程数の増加がない。更
に、ＭＯＳトランジスタが高密度に配置されている領域
に形成するコンタクトホール形成部の膜構成と、疑似電
極パターンを形成する、ＭＯＳトランジスタが疎に配置
されている領域に形成するコンタクトホール形成部の膜
構成とが同一な為、上記の二つのコンタクトホール形成
部にコンタクトホールを形成するエッチング時間がほぼ
等しくなり、従来のような一方のコンタクトホール部の
半導体基板表面が大きくエッチングされて半導体装置の
特性不良を起こし、半導体装置の製造歩留を低下させる
虞がない。
縁膜形成時にゲート電極状の疑似電極パターンも同時に
形成するため、疑似電極パターンを用いてコンタクトホ
ール形成する半導体装置の製造工程数の増加がない。更
に、ＭＯＳトランジスタが高密度に配置されている領域
に形成するコンタクトホール形成部の膜構成と、疑似電
極パターンを形成する、ＭＯＳトランジスタが疎に配置
されている領域に形成するコンタクトホール形成部の膜
構成とが同一な為、上記の二つのコンタクトホール形成
部にコンタクトホールを形成するエッチング時間がほぼ
等しくなり、従来のような一方のコンタクトホール部の
半導体基板表面が大きくエッチングされて半導体装置の
特性不良を起こし、半導体装置の製造歩留を低下させる
虞がない。
【００１３】
【実施例】以下、本発明の具体的実施例につき、添付図
面を参照して説明する。なお従来技術の説明で参照した
図３および図４中の構成部分と同様の構成部分には、同
一の参照符号を付すものとする。
面を参照して説明する。なお従来技術の説明で参照した
図３および図４中の構成部分と同様の構成部分には、同
一の参照符号を付すものとする。
【００１４】本実施例は半導体装置の製造方法に本発明
を適用した例であり、これを図１および図２を参照して
説明する。まず、図１（ａ）に示すように、素子分離領
域のＬＯＣＯＳ酸化膜やウエル等（図示省略）が形成さ
れている半導体基板１１上に、ゲート酸化膜１２、ドー
プされたポリシリコン膜１３ａとタングステンシリサイ
ド（ＷＳｉ2 ）膜１３ｂとから成るゲート電極１３およ
びゲート電極上絶縁膜、例えばＣＶＤ酸化膜１４とで構
成されゲート電極部３を形成する。その後、ＬＤＤ（Ｌ
ｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）層（図示省
略）形成等を行う。
を適用した例であり、これを図１および図２を参照して
説明する。まず、図１（ａ）に示すように、素子分離領
域のＬＯＣＯＳ酸化膜やウエル等（図示省略）が形成さ
れている半導体基板１１上に、ゲート酸化膜１２、ドー
プされたポリシリコン膜１３ａとタングステンシリサイ
ド（ＷＳｉ2 ）膜１３ｂとから成るゲート電極１３およ
びゲート電極上絶縁膜、例えばＣＶＤ酸化膜１４とで構
成されゲート電極部３を形成する。その後、ＬＤＤ（Ｌ
ｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）層（図示省
略）形成等を行う。
【００１５】次に、絶縁膜、例えばＣＶＤ法によるＣＶ
Ｄ酸化膜５１を、ゲート電極部３の高さとほぼ等しい膜
厚で堆積する。その後フォトレジストを塗布し、続いて
フォトレジストをパターニングして、コンタクトホール
形成部２にフォトレジストパターン５２を形成する。こ
のフォトレジストパターン５２の間隔は、後述するコン
タクトホールの開口２４幅より広くて、しかもコンタク
トホール形成部１のゲート電極部３の間隔にほぼ等しい
間隔とする。
Ｄ酸化膜５１を、ゲート電極部３の高さとほぼ等しい膜
厚で堆積する。その後フォトレジストを塗布し、続いて
フォトレジストをパターニングして、コンタクトホール
形成部２にフォトレジストパターン５２を形成する。こ
のフォトレジストパターン５２の間隔は、後述するコン
タクトホールの開口２４幅より広くて、しかもコンタク
トホール形成部１のゲート電極部３の間隔にほぼ等しい
間隔とする。
【００１６】次に、フォトレジスト５２をマスクとし、
ＲＩＥ等の異方性エッチング法によりＣＶＤ酸化膜５１
をエッチバックして、図１（ｂ）に示すように、ＣＶＤ
酸化膜５１によるゲート電極状の疑似電極パターン５３
やゲート電極部３の側壁にサイドウォール酸化膜５４を
形成する。その後、図示は省略するが、前述したＬＯＣ
ＯＳ酸化膜とフォトレジストをマスクとしたイオン注入
によるソース・ドレインのイオン注入層形成工程や注入
イオンの活性化の熱処理工程等を行い、ソース・ドレイ
ン層を形成する。
ＲＩＥ等の異方性エッチング法によりＣＶＤ酸化膜５１
をエッチバックして、図１（ｂ）に示すように、ＣＶＤ
酸化膜５１によるゲート電極状の疑似電極パターン５３
やゲート電極部３の側壁にサイドウォール酸化膜５４を
形成する。その後、図示は省略するが、前述したＬＯＣ
ＯＳ酸化膜とフォトレジストをマスクとしたイオン注入
によるソース・ドレインのイオン注入層形成工程や注入
イオンの活性化の熱処理工程等を行い、ソース・ドレイ
ン層を形成する。
【００１７】次に、図１（ｃ）に示すように、コンタク
トホール形成のエッチング時の一時的エッチング阻止膜
とするシリコン窒化膜１６を堆積し、続いてＢＰＳＧ膜
による層間絶縁膜２０を堆積し、その後熱処理を行っ
て、ＢＰＳＧによる層間絶縁膜２０をリフローさせる。
図示は省略するが、このリフローの熱処理により、層間
絶縁膜２０の堆積直後にゲート電極部３や疑似電極パタ
ーン５３部に盛り上がって堆積されていた層間絶縁膜２
０が周囲に流動して、ＭＯＳトランジスタが密集してい
るコンタクトホール形成部１のゲート電極部３間の層間
絶縁膜２０の膜厚ｄ1 やＭＯＳトランジスタが疎なコン
タクトホール形成部２の疑似電極パターン５３間の層間
絶縁膜２０の膜厚ｄ2 は平坦部分の層間絶縁膜２０の膜
厚ｄ0 より厚くなる。ここで、例えばゲート電極部３の
高さと疑似電極パターン５３の高さがほぼ等しく、しか
もゲート電極部３間と疑似電極パターン５３間がほぼ等
しい場合は、膜厚ｄ2 は膜厚ｄ1 とほぼ等しくなる。
トホール形成のエッチング時の一時的エッチング阻止膜
とするシリコン窒化膜１６を堆積し、続いてＢＰＳＧ膜
による層間絶縁膜２０を堆積し、その後熱処理を行っ
て、ＢＰＳＧによる層間絶縁膜２０をリフローさせる。
図示は省略するが、このリフローの熱処理により、層間
絶縁膜２０の堆積直後にゲート電極部３や疑似電極パタ
ーン５３部に盛り上がって堆積されていた層間絶縁膜２
０が周囲に流動して、ＭＯＳトランジスタが密集してい
るコンタクトホール形成部１のゲート電極部３間の層間
絶縁膜２０の膜厚ｄ1 やＭＯＳトランジスタが疎なコン
タクトホール形成部２の疑似電極パターン５３間の層間
絶縁膜２０の膜厚ｄ2 は平坦部分の層間絶縁膜２０の膜
厚ｄ0 より厚くなる。ここで、例えばゲート電極部３の
高さと疑似電極パターン５３の高さがほぼ等しく、しか
もゲート電極部３間と疑似電極パターン５３間がほぼ等
しい場合は、膜厚ｄ2 は膜厚ｄ1 とほぼ等しくなる。
【００１８】次に、図２（ｄ）に示すように、層間絶縁
膜２０上にフォトレジスト２１を塗布し、続いてコンタ
クトホール形成のためのパターニングを行い、開口２
２、２３を形成する。
膜２０上にフォトレジスト２１を塗布し、続いてコンタ
クトホール形成のためのパターニングを行い、開口２
２、２３を形成する。
【００１９】次に、例えばマグネトロン型ＲＩＥ装置を
用い、フォトレジスト２１をマスクとして、層間絶縁膜
２０とシリコン窒化膜１６とをエッチングし、コンタク
トホールの開口２４、２５を形成する。なお、このコン
タクトホールのエッチング条件は、例えば下記のような
ものである。 第１ステップの層間絶縁膜２０のＲＩＥ条件 Ｃ4 Ｆ8 ガス流量 ： １０ ｓｃｃｍ ＣＯガス流量 ： ８０ ｓｃｃｍ Ａｒガス流量 ： ２００ ｓｃｃｍ 圧力 ： ３．０ Ｐａ 高周波パワー ： １．５ ＫＷ 第２ステップのシリコン窒化膜１６のＲＩＥ条件 ＣＨＦ3 ガス流量 ： １０ ｓｃｃｍ ＣＦ4 ガス流量 ： １０ ｓｃｃｍ Ｏ2 ガス流量 ： ５ ｓｃｃｍ Ａｒガス流量 ： ６０ ｓｃｃｍ 圧力 ： ２．７ Ｐａ 高周波パワー ： １ ＫＷ
用い、フォトレジスト２１をマスクとして、層間絶縁膜
２０とシリコン窒化膜１６とをエッチングし、コンタク
トホールの開口２４、２５を形成する。なお、このコン
タクトホールのエッチング条件は、例えば下記のような
ものである。 第１ステップの層間絶縁膜２０のＲＩＥ条件 Ｃ4 Ｆ8 ガス流量 ： １０ ｓｃｃｍ ＣＯガス流量 ： ８０ ｓｃｃｍ Ａｒガス流量 ： ２００ ｓｃｃｍ 圧力 ： ３．０ Ｐａ 高周波パワー ： １．５ ＫＷ 第２ステップのシリコン窒化膜１６のＲＩＥ条件 ＣＨＦ3 ガス流量 ： １０ ｓｃｃｍ ＣＦ4 ガス流量 ： １０ ｓｃｃｍ Ｏ2 ガス流量 ： ５ ｓｃｃｍ Ａｒガス流量 ： ６０ ｓｃｃｍ 圧力 ： ２．７ Ｐａ 高周波パワー ： １ ＫＷ
【００２０】次に、例えばスパッタリング等によるＴｉ
／ＴｉＮ膜と、埋め込みプラグ法等により形成されるＷ
膜とから成る電極２６を開口２４、２５部に形成する。
その後電極２６と接続する配線２７を形成する。その後
は、パッシベーション膜の堆積、パッドの窓明け等の製
造工程を経て半導体装置が作製される。
／ＴｉＮ膜と、埋め込みプラグ法等により形成されるＷ
膜とから成る電極２６を開口２４、２５部に形成する。
その後電極２６と接続する配線２７を形成する。その後
は、パッシベーション膜の堆積、パッドの窓明け等の製
造工程を経て半導体装置が作製される。
【００２１】上記の疑似電極パターン５３を用いたコン
タクトホール形成法による半導体装置の製法において
は、ＭＯＳトランジスタの密集したコンタクトホール形
成部１の膜構成とＭＯＳトランジスタの疎なコンタクト
ホール形成部２の膜構成とが同じで、しかも膜厚がほぼ
等しいので、上記の二つのコンタクトホール形成がほぼ
同一エッチング時間で出来るため、コンタクトホール部
の半導体基板１１表面を殆どエッチングすることなくコ
ンタクトホールの形成が可能となる。また、ゲート電極
部３側壁のサイドウォール酸化膜５４を形成するための
ＣＶＤ酸化膜５１を疑似電極パターン５３形成にも使用
するため、疑似電極パターンを用いないコンタクトホー
ル形成法による半導体装置の製造工程数と同じ製造工程
数にて半導体装置の製造ができる。
タクトホール形成法による半導体装置の製法において
は、ＭＯＳトランジスタの密集したコンタクトホール形
成部１の膜構成とＭＯＳトランジスタの疎なコンタクト
ホール形成部２の膜構成とが同じで、しかも膜厚がほぼ
等しいので、上記の二つのコンタクトホール形成がほぼ
同一エッチング時間で出来るため、コンタクトホール部
の半導体基板１１表面を殆どエッチングすることなくコ
ンタクトホールの形成が可能となる。また、ゲート電極
部３側壁のサイドウォール酸化膜５４を形成するための
ＣＶＤ酸化膜５１を疑似電極パターン５３形成にも使用
するため、疑似電極パターンを用いないコンタクトホー
ル形成法による半導体装置の製造工程数と同じ製造工程
数にて半導体装置の製造ができる。
【００２２】以上、本発明を実施例により説明したが、
本発明はこの実施例に何ら限定されるものではない。例
えば、本実施例では、疑似電極パターンやサイドウォー
ル酸化膜とする絶縁膜としてＣＶＤ法等によるＣＶＤ酸
化膜を用いて説明したが、この絶縁膜としては、ＣＶＤ
法によるシリコンナイトライド膜やシリコンオキシナイ
トライド膜でもよい。また、本実施例では、層間絶縁膜
としてＢＰＳＧを用いて説明したが、この層間絶縁膜と
してはＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇ
ｌａｓｓ）等でもよい。更に、本実施例では、層間絶縁
膜等のエッチング装置としてマグネトロン型ＲＩＥ装置
を用いて説明したが、平行平板型ＲＩＥ装置やＥＣＲエ
ッチング装置等でもよい。その他、本発明の技術的思想
の範囲内で、プロセス装置やプロセス条件は適宜変更が
可能である。
本発明はこの実施例に何ら限定されるものではない。例
えば、本実施例では、疑似電極パターンやサイドウォー
ル酸化膜とする絶縁膜としてＣＶＤ法等によるＣＶＤ酸
化膜を用いて説明したが、この絶縁膜としては、ＣＶＤ
法によるシリコンナイトライド膜やシリコンオキシナイ
トライド膜でもよい。また、本実施例では、層間絶縁膜
としてＢＰＳＧを用いて説明したが、この層間絶縁膜と
してはＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇ
ｌａｓｓ）等でもよい。更に、本実施例では、層間絶縁
膜等のエッチング装置としてマグネトロン型ＲＩＥ装置
を用いて説明したが、平行平板型ＲＩＥ装置やＥＣＲエ
ッチング装置等でもよい。その他、本発明の技術的思想
の範囲内で、プロセス装置やプロセス条件は適宜変更が
可能である。
【００２３】
【発明の効果】以上の説明から明らかなように、本発明
の疑似電極パターンを利用したコンタクトホール形成法
を用いる半導体装置の製造方法は、ＭＯＳトランジスタ
の密集した領域と疎な領域とのコンタクトホールを、ほ
ぼ同一エッチング時間で形成出来るため、コンタクトホ
ール部の半導体基板表面をほとんどエッチングせず、従
って半導体装置の特性不良を起こす虞がなくなり、半導
体装置の製造歩留が向上する。また、疑似電極パターン
を利用したコンタクトホール形成法を製造工程に取り入
れても、サイドウォール絶縁膜とする絶縁膜を疑似電極
パターンとする絶縁膜にも使用するために半導体装置の
製造工程数の増加がない。
の疑似電極パターンを利用したコンタクトホール形成法
を用いる半導体装置の製造方法は、ＭＯＳトランジスタ
の密集した領域と疎な領域とのコンタクトホールを、ほ
ぼ同一エッチング時間で形成出来るため、コンタクトホ
ール部の半導体基板表面をほとんどエッチングせず、従
って半導体装置の特性不良を起こす虞がなくなり、半導
体装置の製造歩留が向上する。また、疑似電極パターン
を利用したコンタクトホール形成法を製造工程に取り入
れても、サイドウォール絶縁膜とする絶縁膜を疑似電極
パターンとする絶縁膜にも使用するために半導体装置の
製造工程数の増加がない。
【図１】本発明を適用した実施例の工程の前半を工程順
に説明するための、半導体装置の概略断面図で、（ａ）
はゲート電極部を形成し、ＣＶＤ酸化膜を堆積し、ＣＶ
Ｄ酸化膜上にフォトレジストパターンを形成した状態、
（ｂ）は疑似電極パターンやサイドウォール酸化膜をを
形成した状態、（ｃ）は層間絶縁膜を堆積した状態であ
る。
に説明するための、半導体装置の概略断面図で、（ａ）
はゲート電極部を形成し、ＣＶＤ酸化膜を堆積し、ＣＶ
Ｄ酸化膜上にフォトレジストパターンを形成した状態、
（ｂ）は疑似電極パターンやサイドウォール酸化膜をを
形成した状態、（ｃ）は層間絶縁膜を堆積した状態であ
る。
【図２】本発明を適用した実施例の工程の後半を工程順
に説明するための、半導体装置の概略断面図で、（ｄ）
は層間絶縁膜上のフォトレジストをパターニングした状
態、（ｅ）はコンタクトホール形成し、電極と配線を形
成した状態である。
に説明するための、半導体装置の概略断面図で、（ｄ）
は層間絶縁膜上のフォトレジストをパターニングした状
態、（ｅ）はコンタクトホール形成し、電極と配線を形
成した状態である。
【図３】従来例の工程の前半を工程順に説明するため
の、半導体装置の概略断面図で、（ａ）はゲート電極部
を形成し、シリコン窒化膜を堆積した状態、（ｂ）はＣ
ＶＤ酸化膜を堆積し、ＣＶＤ酸化膜上にフォトレジスト
パターンを形成した状態、（ｃ）は疑似電極パターンを
形成した状態である。
の、半導体装置の概略断面図で、（ａ）はゲート電極部
を形成し、シリコン窒化膜を堆積した状態、（ｂ）はＣ
ＶＤ酸化膜を堆積し、ＣＶＤ酸化膜上にフォトレジスト
パターンを形成した状態、（ｃ）は疑似電極パターンを
形成した状態である。
【図４】従来例の工程の後半を工程順に説明するため
の、半導体装置の概略断面図で、（ｄ）は層間絶縁膜上
のフォトレジストをパターニングした状態、（ｅ）はコ
ンタクトホール形成し、電極と配線を形成した状態であ
る。
の、半導体装置の概略断面図で、（ｄ）は層間絶縁膜上
のフォトレジストをパターニングした状態、（ｅ）はコ
ンタクトホール形成し、電極と配線を形成した状態であ
る。
１，２…コンタクトホール形成部、３…ゲート電極部、
１１…半導体基板、１２…ゲート酸化膜、１３…ゲート
電極、１３ａ…ポリシリコン膜、１３ｂ…タングステン
シリサイド膜、１４，１７，５１…ＣＶＤ酸化膜、１５
…サイドウォール酸化膜、１６…シリコン窒化膜、１
８，５２…フォトレジストパターン、１９，５２…疑似
電極パターン、２０…層間絶縁膜、２１…フォトレジス
ト、２２，２３，２４，２５…開口、２６…電極、２７
…配線
１１…半導体基板、１２…ゲート酸化膜、１３…ゲート
電極、１３ａ…ポリシリコン膜、１３ｂ…タングステン
シリサイド膜、１４，１７，５１…ＣＶＤ酸化膜、１５
…サイドウォール酸化膜、１６…シリコン窒化膜、１
８，５２…フォトレジストパターン、１９，５２…疑似
電極パターン、２０…層間絶縁膜、２１…フォトレジス
ト、２２，２３，２４，２５…開口、２６…電極、２７
…配線
Claims (3)
- 【請求項１】 絶縁膜をパターニングして形成するゲー
ト電極状の疑似電極パターンを利用したコンタクトホー
ル形成法を用いる半導体装置の製造方法において、 ゲート絶縁膜、ゲート電極およびゲート電極上絶縁膜で
構成されるゲート電極部を形成する工程と、 絶縁膜を堆積する工程と、 前記絶縁膜をパターニングして、前記疑似電極パターン
および前記ゲート電極部の側壁にサイドウォール絶縁膜
を形成する工程と、 層間絶縁膜を堆積する工程と、 前記層間絶縁膜をリフローさせる工程と、 コンタクトホールを形成する工程とを有することを特徴
とする半導体装置の製造方法。 - 【請求項２】 前記疑似電極パターンおよび前記サイド
ウォール絶縁膜とした前記絶縁膜の膜厚を前記ゲート電
極部の高さと略等しくしたことを特徴とする、請求項１
記載の半導体装置の製造方法。 - 【請求項３】 前記コンタクトホールに隣接して形成さ
れる前記疑似電極パターンの間隔を、ＭＯＳトランジス
タが高密度に配置された領域の前記ゲート電極部の間隔
と略等しくしたことを特徴とする、請求項１記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09499996A JP3555319B2 (ja) | 1996-04-17 | 1996-04-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09499996A JP3555319B2 (ja) | 1996-04-17 | 1996-04-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09283460A true JPH09283460A (ja) | 1997-10-31 |
| JP3555319B2 JP3555319B2 (ja) | 2004-08-18 |
Family
ID=14125553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09499996A Expired - Fee Related JP3555319B2 (ja) | 1996-04-17 | 1996-04-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3555319B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2168153A2 (en) * | 2007-06-29 | 2010-03-31 | Advanced Micro Devices, Inc. | A technique for forminig an interlayer dielectric material of increased reliability above a structure including closely spaced lines |
-
1996
- 1996-04-17 JP JP09499996A patent/JP3555319B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2168153A2 (en) * | 2007-06-29 | 2010-03-31 | Advanced Micro Devices, Inc. | A technique for forminig an interlayer dielectric material of increased reliability above a structure including closely spaced lines |
| JP2011517841A (ja) * | 2007-06-29 | 2011-06-16 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 狭間隔のラインを含む構造の上に信頼性の高い層間絶縁材料を形成するための技術 |
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| Publication number | Publication date |
|---|---|
| JP3555319B2 (ja) | 2004-08-18 |
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