JPH0927623A - 合金化ドレイン電界効果半導体素子および形成方法 - Google Patents

Abstract

(57)【要約】 【課題】 合金化ドレイン電界効果トランジスタ（１
０）を形成する方法を提供する。 【解決手段】単結晶半導体基板（１１）の一部分の中
に、第１主面（１２）と境界を接して電界効果トランジ
スタとバイポーラ・トランジスタとを形成する。誘電体
層（１８）によって、制御電極（１９）を第１主面（１
２）から絶縁する。第１電流導通電極（２３）が第１主
面（１２）の一部に接触する。第２電流導通電極（２
４）が単結晶半導体基板（１１）の他の部分に接触し、
単結晶半導体基板（１１）内に少数キャリアを注入する
ことができる。一実施例では、第２電流導通電極（２
４）は、単結晶半導体基板（１１）の第２主面（１３）
に接触する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的に電力用ト
ランジスタ素子、およびかかる素子の形成方法に関す
る。更に特定すれば、本発明は、合金化ドレイン電界効
果トランジスタ（ＳＡＤＦＥＴ:alloyed drain field e
ffect transistor)、およびかかる素子の形成方法に関
するものである。

【０００２】

【従来の技術】電力用トランジスタ素子は、可変速度モ
ータ制御部、無停電電源(uninterruptible power suppl
ies)、および高周波数溶接機のような用途に用いられて
いる。この範疇に含まれる半導体素子には、これまで高
電力用の金属酸化物半導体電界効果トランジスタ（ＭＯ
ＳＦＥＴ）、絶縁ゲート・バイポーラ・トランジスタ
（ＩＧＢＴ）、およびショットキ注入電界効果トランジ
スタ（ＳＩＮＦＥＴ:Schottoky Injection field effec
t transistor)があった。これら３タイプの素子は全
て、同様のゲート駆動能力および広い安全動作範囲（Ｓ
ＯＡ:safe operatingarea）を提供する。しかしなが
ら、これらは、その導電特性およびスイッチング速度に
おいて、最も大きく異なっている。ＩＧＢＴは最良の導
電特性を有し、電力用ＭＯＳＦＥＴは最高のスイッチン
グ速度を有する。ＳＩＮＦＥＴの性能はＭＯＳＦＥＴの
性能に近く、速度は僅かに遅いが、導電特性は僅かに勝
っている。したがって、特定の用途のために素子を選択
する際には、スイッチング速度と導電特性との間のトレ
ードオフが必要となる。ＡＤＦＥＴのような新しい素子
は、ＩＧＢＴのスイッチング速度性能を改善しつつ、そ
の導電特性を維持することにより、従来技術の素子に伴
うトレードオフのコスト削減を図ったものである。

【０００３】通常、ＩＧＢＴはＰ導電型の基板層を含
み、その上に比較的低濃度でドープされたＮ導電型のエ
ピタキシャル層が形成され、これによってＰＮ接合が形
成される。ＩＧＢＴ素子構造の殆どは、エピタキシャル
層（より一般的には、ドリフト領域と呼ばれている）内
に形成され、基板層がＩＧＢＴの下側接点として機能
し、ＰＮＰトランジスタのエミッタ領域を形成する。低
濃度ドープ・エピタキシャル層は、導電性が低く抵抗性
が高いドリフト領域を生成し、高電圧を支持することが
できる。しかしながら、ドリフト領域の高い抵抗性のた
めに、「オン」抵抗が増加し、ＩＧＢＴの電流定格(cur
rent rating)を制限することになる。基板とエピタキシ
ャル層との間に形成されるＰＮ接合は、少数キャリアを
ドリフト領域に注入することによって、「オン」抵抗を
低下させる。加えて、この少数キャリアの注入は、ドリ
フト領域の導電性を高める。

【０００４】ＰＮ接合を介して少数キャリアを注入する
ことによるドリフト領域の「オン」抵抗および導電性の
変調は、多数キャリアおよび少数キャリアの双方がＩＧ
ＢＴにおける電流フローに深く関わっていることを意味
する。両方のキャリア型を使用することは、「オン」抵
抗および導電性には有利であるが、ＩＧＢＴのターン・
オフ(turn-off)の間、これらのキャリアが「テール」電
流(tail current)を生成し、このために素子のターン・
オフに遅れを生じる。この「テール」を減少させるため
の解決案の１つは、基板とドリフト領域との間に緩衝帯
(buffer zone)を挿入することであり、この場合、緩衝
帯は、ドリフト領域と同じ導電型を有するが、不純物の
濃度が高いエピタキシャル・シリコンである。しかしな
がら、この解決案は、第１層即ちドリフト領域の他に、
第２のエピタキシャル層の形成を必要とする。第２の解
決案は、例えば、エピタキシャル層の格子構造に再結合
中央部(recombination centers)を設けることによっ
て、「テール」電流に伴う電荷が減少し、ターン・オフ
の遅延が改善されるという確信に基づくものである。こ
れら再結合中央部は、エピタキシャル層に照射する等の
手段を用いて、エピタキシャル層の格子に欠陥、即ち、
損傷を作ることによって形成される。更にまた、ＳＩＮ
ＦＥＴは、ドリフト領域への少数キャリアの注入の制御
という第３の解決案を提供する。このように、ショット
キ・バリア・ドレイン接点の形成は、ターン・オフの
間、電子に効率的な導電経路を与え、スイッチング速度
を改善する。かかる性能改善をもたらすＳＩＮＦＥＴに
は、本願と同一譲受人に譲渡された、Samuel J. Anders
onによる、米国特許第5,397,716号がある。

【０００５】

【発明が解決しようとする課題】しかしながら、ＳＩＮ
ＦＥＴ、例えば、米国特許第5,397,716号における素子
は、ＩＧＢＴに対して大幅なスイッチング速度の改善を
もたらすが、この改善は導電特性を犠牲にしたものであ
る。したがって、ＳＩＮＦＥＴの性能を超える性能を有
する素子を形成することができれば、有利であろう。か
かる素子は、ＩＧＢＴの「オン」抵抗に近い「オン」抵
抗と、電力用ＭＯＳＦＥＴのスイッチング速度に近いス
イッチング速度を有するものとなろう。また、かかる素
子の形成方法が、最結合中央部や緩衝帯の形成を含まな
いものであれば、更に有利であろう。何故なら、これら
の形成工程は、ＩＧＢＴの製造に伴うコストやサイクル
・タイムの増大を招くからである。

【０００６】

【課題を解決するための手段】本発明は、合金化ドレイ
ン電界効果トランジスタを形成する方法を提供する。こ
の方法では、単結晶半導体基板の一部分の中に、第１主
面と境界を接して電界効果トランジスタとバイポーラ・
トランジスタとを形成する。誘電体層によって、制御電
極を第１主面から絶縁する。第１主面の一部に接触する
ように、第１電流導通電極を形成する。更に、単結晶半
導体基板の他の部分に接触しするように、第２電流導通
電極を形成する。第２電流導通電極は、単結晶半導体基
板内に少数キャリアを注入することができる。一実施例
では、第２電流導通電極は、単結晶半導体基板の第２主
面に接触している。

【０００７】

【発明の実施の形態】図１は、本発明による合金化ドレ
イン電界効果素子１０が縦型(vertical)である場合の実
施例の簡略化した断面図を示す。更に特定すれば、合金
化ドレイン電界効果トランジスタ１０は、改善された絶
縁ゲート・バイポーラ・トランジスタであり、ここでは
ＡＤＦＥＴと呼ぶことにする。

【０００８】半導体素子１０は、単結晶半導体基板１１
内に形成される。半導体基板１１は、第１主面１２によ
り境界を形成する第１部分即ち上側部分と、第２主面１
３により境界を形成する第２即ち下側部分とから成る。
半導体基板１１は、一般的にドリフト領域と呼ばれてい
る。ドリフト領域１１は、約１００マイクロメートルな
いし約４００マイクロメートルの範囲で、好ましくは約
２００マイクロメートルないし約３５０マイクロメート
ルの範囲の厚さを有することができる。加えて、ドリフ
ト領域は、通常、Ｎ−型導電性のドーパント、即ち、不
純物を低濃度にドープされている。一例では、ドリフト
領域１１は、約１ｘ１０13ないし５ｘ１０14原子／立方
センチメートルの範囲の不純物濃度を有する。ドリフト
領域１１は、ほぼ均一なＮ−型導電性の不純物濃度を有
する単結晶半導体物質であり、チョクラルスキ・プロセ
ス(Czochralski process)または浮遊帯プロセス(float
zone process)のような非エピタキシャル成長技法、あ
るいはエピタキシャル成長技法を用いて形成することが
できる。しかしながら、コストが低いことから、チョク
ラルスキまたは浮遊帯単結晶シリコンを用いて、ドリフ
ト領域１１を形成することが好ましい。

【０００９】本発明の一実施例では、合金化ドリフト電
界効果トランジスタ１０は、少なくとも１つのベース・
ウエル(well)、即ち、Ｐ−型導電性領域１６を形成する
ことによって、ドリフト領域１１の第１部分内に作成さ
れる。実際の素子１０では、多数のベース・ウエル、即
ち、Ｐ−型導電性領域１６があり得るが、図では、本発
明の基礎的な理解のために、２つのウエルのみが示され
ていることは理解されよう。ベース・ウエル１６は、ベ
ース領域とも呼ばれ、互いに横方向に離間され、第１主
面１２からドリフト領域１１に向かって延びている。ベ
ース領域１６は、約１．６ｘ１０16ないし１．０ｘ１０
20原子／立方センチメートルの間のＰ−型導電性不純物
の表面濃度を有し、ドリフト領域１１と共にＰＮ接合を
形成する。また、ベース領域１６は、例えば、約４０マ
イクロメートルの最大幅、および約８マイクロメートル
の最少深さを有することができる。１２００ボルトの素
子では、約３０マイクロメートルの最大ウエル幅、およ
び約４マイクロメートルのウエル深さが用いられてい
る。

【００１０】ソース領域１７は、ソースまたはＮ−型導
電性領域とも呼ばれ、各ベース・ウエル１６内に形成さ
れている。ソース領域１７は、平面図にして表わせば
（図示せず）ドーナツ型をしており、したがって中央部
に開口を有する。図１に示す断面図では、このドーナツ
型領域は、Ｎ−型導電性の２つのソース・ウエルとして
見える。第１主面１２に隣接する、ソース領域１７とド
リフト領域１１との間のベース領域にチャネルが形成さ
れている。ソース領域１７は、第１主面１２からベース
・ウエル１６に向かって延び、約１．７ｘ１０17ないし
１．０ｘ１０21原子／立方センチメートルの間のＮ−型
導電性の表面濃度を有する。通常、ソース領域１７のド
ーピング濃度は、ベース・ウエル１６のドーピング濃度
よりも高くなければならない。断面図のソース領域１７
は、例えば、約１．０ないし約１０．０マイクロメート
ルの間の範囲の幅と、約１．５マイクロメートルの最大
深さとを有することができる。例えば、１２００ボルト
の素子では、約３マイクロメートルのソース幅および約
１マイクロメートルのソース深さが用いられている。

【００１１】第１誘電体物質層１８は、一般的にゲート
酸化物と呼ばれており、第１主面１２上に形成されてい
る。ゲート電極１９が第１誘電体層１８上でパターニン
グされ、この場合、各ゲート電極１９は、横方向に、１
つのベース・ウエル１６内のソース・ウエル１７の一部
から、隣接するベース・ウエル１６内の隣接するソース
・ウエルの一部にまで達している。このように、ゲート
電極１９は、２つの隣接するチャネルにまたがって延び
ている。ゲート電極１９は、ポリシリコン、アルミニウ
ム等のような導電性物質で形成される。ゲート電極１９
および第１誘電体層１８の露出部分は、誘電体物質の第
２層２０によって被覆されている。

【００１２】第１主面１２の一部分は、第１および第２
誘電体層１８，２０それぞれに窓(window)を形成するこ
とによって露出される。更に特定すれば、これらの窓
は、単一ベース・ウエル１６内のソース１７上の第１主
面１２の一部分を露出させる。更に詳しく言えば、これ
らの窓が露出させるのは、各ベース・ウエル１６内にお
いてソース領域１７の間として示されている、第１主面
１２の部分である。続いて、第１主面１２の露出された
第１部分および第２誘電体層２０上に、ソース電極、即
ち、接点２３が形成される。したがって、ソース電極２
３は、ベース・ウエル、即ち領域１６およびソース領域
１７の一部分の上に、電気接点を形成する。好ましく
は、ソース接点は、アルミニウムまたは当技術では既知
のアルミニウム合金である。

【００１３】各ベースおよびソース領域１６，１７、誘
電体層１８，２０、ゲート電極１９およびソース電極２
３を形成するための技法には、マスキング、イオン注
入、拡散、フォトリソグラフィ等のような、従来の半導
体処理工程が含まれる。従来の半導体処理工程の使用は
当技術分野では既知であり、たとえば１９９３年１月１
２日に発行された、Clark et al.による"Conductivity
Modulated Insulated Gate Semiconductor Device"と題
する米国特許第5,178,370号がある。この特許の内容は
本願においても使用可能である。こうして、絶縁ゲート
半導体素子に対応する合金化ドレイン電界効果トランジ
スタの一部分が、ドリフト領域１１の上側部分に形成さ
れ、この部分は電界効果トランジスタおよびバイポーラ
・トランジスタ、ソース電極２３、ならびにゲート電極
１９を含む。

【００１４】本発明によれば、少数キャリアを注入し
た、合金化金属−半導体接点（コンタクト）は、半導体
基板１１で形成される。好適実施例では、少数キャリア
注入合金化金属−半導体接点は、電気接点としてだけで
はなく、半導体基板１１のＰ−型ドーパント源としても
機能する。例えば、金属層２４は、Ｐ−型キャリアを半
導体基板１１にドープすると共に、オーミックおよびシ
ョットキ特性の双方を有する、少数キャリア注入合金化
金属−半導体接点を第２主面１３と共に形成することが
できる。これは、メタライゼーションの前に、例えば、
硼素の注入によって半導体基板がＰ−型にドープされ、
オーミック接点のみが形成されている、典型的なＩＧＢ
Ｔとは異なる点である。

【００１５】通常、Ｐ−型ドーパントおよびドレイン接
点として機能するために、アルミニウムが金属として選
択される。あるいは、Ｐ−ドーパントおよび金属接点の
双方として機能することができる他のあらゆる金属と同
様に、「アルミニウム／１％シリコン」、「アルミニウ
ム／２％銅」、「アルミニウム／２％銅／１％シリコ
ン」のような、当技術では既知の普及しているアルミニ
ウム合金のいずれかを用いることもできる。したがっ
て、図１では、層２４は、実質的に、約０．２５ないし
１マイクロメートルの範囲の厚さを有し、主面１３上に
形成されたアルミニウムで形成されている。層２４は、
当業者には既知の標準的蒸着またはスパッタリング技法
のいずれかによって、形成することができる。

【００１６】本発明の方法および素子においては、層２
４を主面１３に合金化(alloy)することによって、表面
１３への電気接点を形成し、基板１１に対するＰ−型ド
ーパント源として機能させ、層２４に隣接する本質的に
Ｐ−型の領域２６を形成しなければならない。合金化工
程を行わないと、層２４は基板１１へのドーパント源と
して機能することができず、基板１１のドーピングが比
較的少なくなるので、表面１３との接点は、あったとし
ても、極少ないオーミック特性を有するに過ぎない結果
となる。したがって、アニールが行われない場合、層２
４は適切な電気接点を与えないことになる。

【００１７】一実施例では、高速熱アニール装置（ＲＴ
Ａ:rapid thermal annealer)を利用して、層２４の合金
化を行う。ＲＴＡにおいては、約３００ないし５００℃
の範囲の温度で、約１０ないし２００秒間半導体基板を
加熱することが、良好な接点および適当なドーピングを
達成するために、必要であることがわかっている。例え
ば、０．４マイクロメートルのアルミニウム膜から成る
層２４は、約４２０ないし４６０℃の温度、および約１
００ないし１４０秒間で、合金化することができる。形
成ガス(forming gas)のような不活性または還元雰囲気
(reducing atmosphere)を用いて、合金化プロセスの加
熱および冷却期間の間、層２４が酸化するおそれを排除
することが好ましい。

【００１８】他の実施例では、標準的な拡散型反応炉を
用いことによって、合金化プロセスを行うことにより、
多くのウエハの同時処理が可能となる。反応炉における
合金化プロセス(furnace alloying process)に適用可能
な具体的な時間および温度は、経験によって容易に決定
される。

【００１９】他の好適実施例では、層２４は、更に、チ
タン、ニッケルおよび銀の層から成り、これらはアルミ
ニウムまたはアルミニウム合金層を覆う形となる。通
常、これら付加的な層は、合金化工程の前に形成され、
ウエハの取り扱いを少なくし、アルミニウムの酸化の可
能性も低くしているが、かかる合金化工程の後にこれら
の層を形成することも可能である。アルミニウムまたは
アルミニウム合金層を覆うチタン／ニッケル／銀の多重
層金属構造を、最終メタライゼーションとして用いる
と、パッケージ処理やダイの接着を容易にすることがで
きる。他の組み合わせの金属構造を用いてもよい。チタ
ン／ニッケル／銀を含む、これら最終メタライゼーショ
ン層の形成は、当技術では既知の構造である。

【００２０】以上の説明から、合金化ドレイン電界効果
素子の形成方法が提示されたことが認められよう。本発
明の方法を用いれば、半導体基板内に合金化ドレイン電
界効果トランジスタが作成され、この場合、合金化ドレ
イン電界効果素子の一部分が、第１主面と境界を形成す
る第１部分に形成される。この合金化ドレイン電界効果
素子の部分は、電界効果トランジスタと少なくとも１つ
のバイポーラ・トランジスタとを含み、制御電極即ちゲ
ート電極１９と第１電流導通電極２３とを有する。

【００２１】シリコンに対してＰ−型ドーパントとして
機能し更に接点として機能することができる金属層を基
板１１と合金化すると、少数キャリアを注入可能な合金
化金属−半導体接点が形成される。ＡＤＦＥＴのアノー
ドまたはドレイン接点として機能する、この合金化金属
−半導体接点は、少なくとも１枚の金属層、通常アルミ
ニウム層から成る。したがって、実質的にアルミニウム
から成る層２４の特性を利用して、半導体基板の第２主
面１３への電気接点をなし、隣接する表面１３にＰ−型
領域を形成する。この結果的に得られる少数キャリア注
入合金化金属−半導体接点は予測を超えたものである。
当業者は、アルミニウムのような金属は、低濃度にドー
プされた基板１３と、ショットキ型接点を形成するのみ
であると思われるであろう。したがって、アルミニウム
のショットキ接点のみを有すると予測して、上述の構造
について素子モデリング(device modeling)を行うと、
得られたものとは全く異なる性能が予測される。実際に
得られる性能は双方とも予想とは異なり、しかも予想さ
れていたショットキ型接点に対する予測値よりも、大幅
に改善されたものである。したがって、「混成」電気接
点と「混成」Ｐ−型領域とを形成したことにより、予想
外の結果が生じたように思われる。

【００２２】例えば、ＩＧＢＴに対する、本発明のＡＤ
ＦＥＴの利点は、少数キャリア接点として機能する合金
化金属−半導体電極の形成において見出される。かかる
合金化金属−半導体電極は、本発明のアノードまたはド
レイン接点でもあるが、必要なウエハ処理が簡略化され
るという利点がある。第１に、通常半導体製造者自身の
処理設備から離れた場所で行われるドリフト領域の照射
は不要となり、それに伴う財務的および時間的浪費もか
からなくなる。加えて、ドリフト領域への照射はゲート
酸化物に損傷を与え、素子のスレシホルド電圧を低下さ
せるので、ドリフト領域の照射を不要としたことによ
り、素子の性能が向上するという結果も得ることができ
る。

【００２３】第２に、ＭＯＳＦＥＴとは異なり、本発明
は、例えば、チョクラルスキ・プロセスまたは浮遊帯プ
ロセスを用いて形成されたシリコンのような、エピタキ
シャル成長ではないシリコンを用いることを主題とする
ので、大幅なコストの節約が可能となる。ＡＤＦＥＴ
は、Ｐ−型ドーパントが層２４から供給されるため、別
個の注入工程の必要性がなくなるので、浮遊帯ウエハ内
にバックサイド硼素(backside boron)を注入して作られ
る、ＩＧＢＴに対する利点をも維持する。

【００２４】最後に、合金化金属−半導体接点の形成
は、典型的なＳＩＮＦＥＴ素子において見出されるショ
ットキ接点の形成よりも、大幅に簡略化される。例え
ば、ショットキ接点の形成には、多くの場合、複雑なメ
タライゼーション事前清浄工程(pre-metallization cle
aning step)を必要とし、半導体接点に均質金属(intima
temetal)を確保しなければならない。一方、合金化接点
の形成は、通常かかるメタライゼーション事前清浄を必
要としない。３００ないし５００℃の範囲で行われる合
金化プロセスの温度が、ショットキ接点の形成を阻害し
得るあらゆる自然シリコン酸化物の溶解を容易にするか
らである。

【００２５】ここで図３を参照すると、種々の素子の性
能比較が示されている。電流特性およびスイッチング速
度の値は、優劣の順となっている。各範疇における最良
の素子は「１０」と評価され、最悪の素子は「１」と評
価され、更に他の素子には相対値が割り当てられてい
る。容易に見てわかるように、本発明のＡＤＦＥＴ素子
は、スイッチング速度と電流特性との最良の妥協点を提
示している。

【００２６】加えて、ここで図２を参照すると、オン電
圧対温度特性に関する、ＡＤＦＥＴ３６の性能改善が容
易に見ることができる。図２は、電力用ＭＯＳＦＥＴ３
２、ＩＧＢＴ３４およびＡＤＦＥＴ３６について収集し
たデータを、ＳＩＮＦＥＴ３８についてモデリングした
データと共に提示したものである。

【００２７】以上、提供した説明および図面から、改善
された電力用半導体素子が提供されたことが認められよ
う。記載されたＡＤＦＥＴ素子は、得られるスイッチン
グ速度と電流特性との間の最良のトレードオフを備え
た、電力用半導体素子をもたらすものである。

【図面の簡単な説明】

【図１】本発明による垂直型合金化ドレイン電界効果素
子を示す断面図。

【図２】実験で得られたＡＤＦＥＴ、ＭＯＳＦＥＴおよ
びＩＧＢＴのオン電圧温度特性の、ＳＩＮＦＥＴのモデ
ル・データに対する比較を示すグラフ。

【図３】種々の素子の性能を比較した図表を示す。

【符号の説明】

１０ 半導体素子 １１ 半導体基板 １２ 第１主面 １３ 第２主面 １６ Ｐ−型導電性領域 １７ ソース領域 １８ 第１誘電体物質層 １９ ゲート電極 ２０ 第２誘電体物質 ２３ ソース電極 ２４ 金属層 ２６ Ｐ−型領域

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ポール・ジェイ・グローニ アメリカ合衆国アリゾナ州チャンドラー、 ノース・デソト1457

Claims (4)

【特許請求の範囲】
1. 【請求項１】合金化ドレイン電界効果トランジスタであ
   って：Ｎ−型導電性の不純物がある濃度でドープされた
   半導体基板（１１）であって、前記半導体基板（１１）
   は第１主面（１２）と第２主面（１３）とを有し、前記
   不純物は実質的に均一に分布する、前記半導体基板（１
   １）；ベース領域（１６）であって、Ｐ−型導電性の不
   純物を有し、前記半導体基板（１１）内に延びる前記ベ
   ース領域（１６）；Ｎ−型導電性の不純物を有し、前記
   ベース領域（１６）内に延びるソース領域（１７）であ
   って、該ソース領域（１７）と、前記Ｎ−型導電性の不
   純物がドープされた半導体基板（１１）との間の前記ベ
   ース領域（１６）より成るチャネルを形成する、ソース
   領域（１７）；前記チャネル上のゲート電極（１９）；
   前記ベース領域（１６）上にあり、前記ソース領域（１
   ７）に電気的に結合されたソース・コンタクト（２
   ３）；および少なくとも１枚の金属層を有し、前記半導
   体基板（１１）に電気的に結合されたドレイン・コンタ
   クト（２４）であって、前記半導体基板（１１）と合金
   化されてＰ−型領域（２６）を形成する前記ドレイン・
   コンタクト（２４）；から成ることを特徴とする合金化
   ドレイン電界効果トランジスタ。
2. 【請求項２】合金化ドレイン電界効果トランジスタの形
   成方法であって：第１主面（１２）と第２主面（１３）
   とを有し、Ｎ−型導電性であり、第１濃度を有する半導
   体基板（１１）を用意する段階；少なくとも１つのＰ−
   型導電性領域（１６）を、前記半導体基板（１１）内に
   延びるように形成する段階；前記少なくとも１つのＰ−
   型導電性領域（１６）内に、少なくとも１つのＮ−型導
   電性領域（１７）を、前記少なくとも１つのＰ−型導電
   性領域（１６）内に延びるように形成する段階；前記第
   １主面（１２）を被覆する第１誘電体物質層（１８）を
   形成する段階；前記第１誘電体物質層（１８）上に導電
   性物質の層（１９）を形成する段階であって、該導電性
   物質の層（１９）にパターニングを行い、前記少なくと
   も１つのＰ−型導電性領域（１６）と前記少なくとも１
   つのＮ−型導電性領域（１７）とに電気的に結合する段
   階；および合金化金属−半導体コンタクト（２４）を形
   成する段階であって、前記半導体基板（１１）にドープ
   しＰ−型領域（２６）を形成する金属により、前記合金
   化金属−半導体コンタクト（２４）を構成する段階；か
   ら成ることを特徴とする方法。
3. 【請求項３】合金化ドレイン電界効果素子の形成方法で
   あって：第１主面（１２）と、第２主面（１３）と、第
   １濃度とを有するＮ−型半導体基板（１１）を用意する
   段階；少なくとも１つのＰ−型導電性ベース領域（１
   ６）を、前記第１主面（１２）からＮ−型半導体基板
   （１１）内に延びるように形成する段階；前記少なくと
   も１つのベース領域（１６）内に、少なくとも１つのソ
   ース領域（１７）を、前記第１主面（１２）から前記少
   なくとも１つのベース領域（１６）内に延びるように形
   成する段階；前記第１主面（１２）を覆う第１誘電体物
   質層（１８）を形成する段階；前記第１誘電体物質層
   （１８）上に導電性物質（１９）を形成する段階であっ
   て、前記導電性物質（１９）にパターニングを行い、前
   記少なくとも１つのベース領域（１６）と前記少なくと
   も１つのソース領域（１７）とに電気的に結合する段
   階；前記第２主面（１３）を被覆する金属層（２４）を
   形成する段階；および前記Ｎ−型半導体基板（１１）を
   加熱し、前記金属層（２４）を前記Ｎ−型半導体基板
   （１１）と合金化し、前記第２主面（１３）を含む領域
   にＰ−型領域（２６）を形成する段階；から成ることを
   特徴とする方法。
4. 【請求項４】合金化ドレイン電界効果素子の形成方法で
   あって：Ｎ−型半導体基板（１１）を用意する段階であ
   って、第１主面（１２）と、第２主面（１３）と、第１
   濃度とを有する前記Ｎ−型半導体基板（１１）を用意す
   る段階；少なくとも１つのＰ−型導電性ベース領域（１
   ６）を、前記第１主面（１２）から前記Ｎ−型半導体基
   板（１１）内に延びるように形成する段階；前記少なく
   とも１つのベース領域（１６）内に、少なくとも１つの
   Ｎ−型導電性ソース領域（１７）を、前記第１主面（１
   ２）から前記少なくとも１つのベース領域（１６）内に
   延びるように形成する段階；前記第１主面（１２）を覆
   う第１誘電体物質層（１８）を形成する段階；前記第１
   誘電体物質層（１８）上に導電性物質（１９）を形成す
   る段階であって、前記導電性物質（１９）にパターニン
   グを行い、前記少なくとも１つのベース領域（１６）と
   前記少なくとも１つのソース領域（１７）とに電気的に
   結合する段階；前記第２主面（１３）を被覆する金属層
   （２４）を形成する段階；前記Ｎ−型半導体基板（１
   １）を加熱し、前記金属層（２４）を前記Ｎ−型半導体
   基板（１１）と合金化し、前記第２主面（１３）を含む
   領域にＰ−型領域（２６）を形成する段階；前記第１誘
   電体物質層（１８）と前記導電性物質（１９）とを覆う
   第２誘電体物質層（２０）を形成する段階；前記第１お
   よび第２誘電体物質層（１８，２０）内に窓を形成する
   段階であって、前記少なくとも１つのベース領域（１
   ６）における前記少なくとも１つのソース領域（１７）
   上の前記第１主面（１２）の一部分と、隣接するソース
   領域（１７）間の前記少なくとも１つのベース領域（１
   ６）における前記第１主面（１２）の一部分とを露出さ
   せる段階；および前記第２誘電体物質層（２０）上に、
   第２導電性物質層（２３）を形成する段階であって、該
   第２導電性物質層（２３）にパターニングを行い、前記
   第１主面（１２）における前記露出した部分に電気的コ
   ンタクトを形成する段階；から成ることを特徴とする方
   法。