JPH09265789A - メモリ回路 - Google Patents

Abstract

(57)【要約】 【課題】 本発明はメモリ回路に関し、元のＥＰ−ＲＯ
Ｍ回路を変更することなく、プログラミングデータを格
納したメモリを安定に供給することができるメモリ回路
を提供することを目的としている。 【解決手段】 プログラミングデータを必要とするマイ
クロコンピュータを内蔵するプリント基板と、該プリン
ト基板上に設けたＥＰ−ＲＯＭソケットにＥＰ−ＲＯＭ
に代わるプログラミングデータ記憶回路を接続して構成
される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリ回路に関し、
更に詳しくはＥＰ−ＲＯＭを他の種類のメモリで置換で
きるようにしたメモリ回路に関する。

【０００２】

【従来の技術】マイクロコンピュータを搭載した回路基
板では、ＲＯＭ（リードオンリメモリ）は不可欠な回路
部品である。細かな対応が求められる製品では、データ
の消去が可能なＥＰ−ＲＯＭは重宝されていた。ＥＰ−
ＲＯＭは、光の照射によりデータを消去できるようにし
た書き込み可能な不揮発性メモリである。このような形
態は、例えばプリント基板の試作段階において、プログ
ラムの一部を変更する必要がある場合等に用いられる。
そして、このメモリ部には、ソケットを介してＥＰ−Ｒ
ＯＭが接続できるようになっている。システムの仕様が
決定された後には、このＥＰ−ＲＯＭの代わりに通常の
マスクＲＯＭやワンタイムＲＯＭの再書き込み不可能な
ＲＯＭがプリント基板に直接半田付けされたものとな
る。

【０００３】従来、この種のＥＰ−ＲＯＭ搭載基板は、
そのＥＰ−ＲＯＭが安定して供給されている限りは特に
問題がない。

【０００４】

【発明が解決しようとする課題】前述したＥＰ−ＲＯＭ
が半導体メーカの都合により、ピンの配置や間隔が変更
された場合は、ピッチ変換基板等を用いることにより、
従来のＥＰ−ＲＯＭ搭載基板を使用することができる。

【０００５】しかしながら、ＥＰ−ＲＯＭを製造してい
る半導体メーカが製造を中止したり、供給停止したりす
ると、製造済みのＥＰ−ＲＯＭ搭載基板やマイクロコン
ピュータを搭載したＲＯＭを必要とする回路基板では、
高コストや入手難の点からメンテナンス及び製造が困難
になってきている。大手半導体メーカの製造停止は、更
に入手難を招いている。

【０００６】ＥＰ−ＲＯＭの入手難は、以下の２つの問
題を発生させた。 製造済みの回路基板を破棄し、新しいメモリ回路に変
更する必要がある。これにより、イニシャアルコストを
抑え、製品コストの変動を与えて製品価格を上げる必要
が出てくる。 製造済みの回路基板に対して、メンテナンスすること
が困難になる。これは、製造済みの製品にプログラミン
グデータの変更を実施したい時、ＥＰ−ＲＯＭで設計さ
れていたユニットについては基板交換という高コストを
製品ユーザに求めなければならない。

【０００７】第１の問題では、割高な製品を購入するこ
とになり、第２の問題では、メンテナンスサービスを受
けにくい環境となる。これら問題による被害者は、製品
ユーザである。その一方で、フラッシュメモリは供給が
安定している。ここで、フラッシュメモリとは、メモリ
内の所定の単位でデータの消去が可能な不揮発性メモリ
である。不揮発性メモリとは、動作電源を切っても記憶
されているデータが失われないメモリを総称している。
代表的には、４種類に分けることができる。マスクＲＯ
Ｍは、チップ製造時に使うマスクでデータを書き込むも
ので、完全に読み出ししかできないメモリ、ＥＰ−ＲＯ
Ｍ（ＵＶＥＰＲＯＭ）は、電気的に書き込み可能で、消
去は紫外線により一括消去できるデバイスで本発明の置
き換え対象デバイス、フラッシュメモリは、書き込みは
バイト単位で可能であるが、消去はブロック単位で行な
うデバイス（但し、フラッシュメモリは、１Ｍビット以
下のタイプに一括消去できるものがある）、ＥＥＰＲＯ
Ｍは、バイト単位で書き込み／消去が可能でフル機能型
ＥＥＰＲＯＭとも呼ばれる。

【０００８】本発明はこのような課題に鑑みてなされた
ものであって、元のＥＰ−ＲＯＭ回路を変更することな
く、プログラミングデータを格納したメモリを安定に供
給することができるメモリ回路を提供することを目的と
している。

【０００９】

【課題を解決するための手段】前記した課題を解決する
本発明は、プログラミングデータを必要とするマイクロ
コンピュータを内蔵するプリント基板と、該プリント基
板上に設けたＥＰ−ＲＯＭソケットにＥＰ−ＲＯＭに代
わるプログラミングデータ記憶回路を接続して構成され
ることを特徴としている。

【００１０】この発明の構成によれば、ＥＰ−ＲＯＭを
取り付ける位置にＥＰ−ＲＯＭに代わる他のプログラミ
ングデータ記憶回路をソケットを介して接続することに
より、元のＥＰ−ＲＯＭ回路を変更することなく、プロ
グラミングデータを格納したメモリを安定に供給するこ
とができる。

【００１１】この場合において、前記プログラミングデ
ータ記憶回路は、フラッシュメモリを搭載する第１の変
換基板を具備し、該第１の変換基板はＥＰ−ＲＯＭと同
じピン配置を持つようにパターンが形成され、前記プリ
ント基板と接続させるソケットが第１の変換基板裏面に
形成されてなることを特徴としている。

【００１２】この発明の構成によれば、プログラミング
データが記憶されるフラッシュメモリが搭載された基板
を元のプリント基板上に設けたソケットに接続すること
により、容易にＥＰ−ＲＯＭと等価な回路を実現するこ
とができる。

【００１３】また、前記プログラミングデータ記憶回路
は、データの消去及び書き込みが可能であることを特徴
としている。この発明の構成によれば、プログラミング
データ記憶回路をデータ消去とデータ書き込みが可能と
することにより、ＥＰ−ＲＯＭに格納されているデータ
と同じデータを書き込み、或いは消去することが可能と
なる。

【００１４】また、前記プログラミングデータ記憶回路
は、データの消去と書き込みを行なう変換基板に接続さ
れてデータの消去と書き込みを行ない、前記プリント基
板に接続されてデータの読み出しを行なうことを特徴と
している。

【００１５】この発明の構成によれば、プログラミング
データ記憶回路を変換基板に接続することにより、ＲＯ
Ｍライタでデータを書き込むことができ、データの消去
と書き込みを行なったプログラミングデータ記憶回路を
プリント基板に容易に接続して、ＥＰ−ＲＯＭに代わる
ことができる。

【００１６】更に、前記プログラミングデータ記憶回路
は、データ消去・書き込みモードと、データ読み出しモ
ードに切り替えることができる設定手段を設けたことを
特徴としている。

【００１７】この発明の構成によれば、ＲＯＭライタに
よりデータの消去や書き込みを行なう場合には設定手段
によりデータ消去・書き込みモードに設定し、プリント
基板に接続した時にはデータ読み出しモードに設定する
ことができ、取扱いが便利になる。

【００１８】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を詳細に説明する。図１は本発明の一実施の
形態例を示す構成図で、側面図である。図において、１
０はプログラミングデータを必要とするマイクロコンピ
ュータを内蔵するプリント基板、１１は該プリント基板
１０に設けられたソケット（ＥＰ−ＲＯＭソケット）で
ある。該ソケット１１は、プリント基板１０に例えば半
田付けで固着されている。

【００１９】２１はフラッシュメモリ２２が搭載される
第１の変換基板、２３は該第１の変換基板２１の裏面に
設けられたソケットである。該ソケット２３は、第１の
変換基板２１に例えば半田付けで固着されている。これ
ら第１の変換基板２１，フラッシュメモリ２２及びソケ
ット２３とでプログラミングデータを記憶するプログラ
ミングデータ記憶回路２０を構成している。

【００２０】このように構成されたメモリ回路を説明す
れば、以下の通りである。 （１）ＥＰ−ＲＯＭが４Ｍビットで、データ幅が１６ビ
ットの場合 ＥＰ−ＲＯＭソケット１１には、通常はＥＰ−ＲＯＭが
搭載される。図２はＥＰ−ＲＯＭとフラッシュメモリの
ピン配置例を示す図である。（ａ）がＥＰ−ＲＯＭ、
（ｂ）がフラッシュメモリで、パッケージがＳＯＰタイ
プを示す。ＥＰ−ＲＯＭとしては、例えばＨＮ２７Ｃ４
０９６Ｇ（株式会社日立製作所製）が用いられ、フラッ
シュメモリとしては例えばＭＢＭ２９Ｆ４００（ＡＭＤ
社製）が用いられる。

【００２１】ＥＰ−ＲＯＭにおいて、端子１はプログラ
ム電源Ｖｐｐ端子、端子２はＣＥ※（チップイネーブ
ル）端子（※は負論理を示す）、端子３〜端子１０はデ
ータ入出力端子（Ｉ／Ｏ）、端子１１は電源Ｖｓｓ（Ｇ
ＮＤ）端子、端子１２〜端子１９まではデータ入出力端
子（Ｉ／Ｏ）、端子２０はＯＥ※（アウトプットイネー
ブル）端子、端子２１〜端子２９まではアドレス端子、
端子３０は電源Ｖｓｓ端子（ＧＮＤ端子）、端子３１〜
端子３９まではアドレス端子、端子４０は電源Ｖｃｃ端
子（５Ｖ端子）であり、４０ピンのパッケージである。
以上より明らかなように、ＥＰ−ＲＯＭは４０ピン構成
であり、データ入出力端子はＩ／Ｏ０〜Ｉ／Ｏ１５まで
１６ビット、アドレス端子はＡ０〜Ａ１７までの１８ビ
ットである。

【００２２】一方、フラッシュメモリにおいて、端子１
はＮＣ（ノーコネクション）、端子２は稼働中である場
合に“０”、それ以外の場合に“１”を出力するＲＹ／
ＢＹ※端子（レディ／ビジー端子）、端子３〜端子１１
はアドレス端子、端子１２はＣＥ※（チップイネーブ
ル）端子、端子１３は電源Ｖｓｓ（ＧＮＤ）端子、端子
１４はＯＥ※（アウトプットイネーブル）端子、端子１
５〜端子２２はデータ端子、端子２３は電源（５Ｖ）端
子、端子２４〜端子３１はデータ端子、端子３２は電源
Ｖｓｓ（ＧＮＤ）端子、端子３３は８ビットと１６ビッ
トを切り替えるＢＹＴＥ※端子である。端子３４〜端子
４２はアドレス端子、端子４３はＷＥ※（ライトイネー
ブル）端子、４４はＲＥＳＥＴ※（リセット）端子であ
る。以上より明らかなように、フラッシュメモリは、４
４ピン構成であり、データ端子はＤＱ0 〜ＤＱ15までの
１６ビット、アドレス端子はＡ0 〜Ａ17までの１８ビッ
ト構成である。

【００２３】このように、ＥＰ−ＲＯＭとフラッシュメ
モリは、ピン数も端子の機能も異なるものであるため
に、フラッシュメモリ２２をＥＰ−ＲＯＭのソケット１
１にそのまま接続できるように、即ちピンコンパーチブ
ルとなるように、第１の変換基板２１にフラッシュメモ
リ２２を例えば半田付けした後、ピンをＥＰ−ＲＯＭに
合わせるためのパターンを第１の変換基板２１のプリン
ト板上に作成する必要がある。

【００２４】このように、本発明によれば、プログラミ
ングデータが記憶されるフラッシュメモリが搭載された
基板を元のプリント基板１０上に設けたソケットに接続
することにより、容易にＥＰ−ＲＯＭと等価な回路を実
現することができる。従って、元のＥＰ−ＲＯＭ回路を
変更することなく、プログラミングデータを格納したメ
モリを安定に供給することができる。

【００２５】図３は変換基板の外観構成例を示す図で、
上面図である。ここで、変換基板とは、フラッシュメモ
リのピンをＥＰ−ＲＯＭのピンとコンパーチブルとなる
ようにする基板のことである。図に示すように、第１の
変換基板２１上にフラッシュメモリ２２が取り付けられ
ており、第１の変換基板２１には、ピン数４０のスルー
ホール２４が形成され、第１の変換基板２１の裏側から
ソケット２３が半田付けされている。このように構成さ
れた第１の変換基板２１は、ＥＰ−ＲＯＭと同等の機能
を持つことになる。そして、ソケット２３をプリント基
板１０上に設けられたソケット１１に接続することによ
り、フラッシュメモリがＥＰ−ＲＯＭの代わりの機能を
果たすことになる。フラッシュメモリ２２は、第１の変
換基板２１上にＳＯＰ（フラット）ソケットを用いて実
装することができるが、プリント板上に直に半田付けし
て固着してもよい。

【００２６】図４は変換基板の構成例を示す回路図であ
る。図において、フラッシュメモリ２２の各端子に接続
されるパターンが第１の変換基板２１上にＥＰ−ＲＯＭ
とコンパーチブルとなるように、形成されている。図の
左右のピン番号は、ＥＰ−ＲＯＭのピン番号と対応して
いる。図中に示すＪＰ１〜ＪＰ３はジャンパ部である。
図に示す第１の変換基板２１は、プリント基板１０に搭
載する前に、ＲＯＭライタでプログラムの書き込みと消
去ができるようにする必要がある。そこで、これらジャ
ンパ部が設けられているものである。

【００２７】図中において、ＪＰ１は接点３と接点２と
が接続されている。この状態では、フラッシュメモリ２
２のＣＥ端子が端子２に接続され、ＥＰ−ＲＯＭの端子
２の機能であるＣＥと同じになっており、プログラミン
グデータ読み出しモードである。接点３が接点１と接続
される場合は、プログラミングデータ書き込みモード時
の設定となり、端子２はフラッシュメモリのアドレスＡ
Ｄ１７に接続される。ＪＰ２は接点３と接点２が接続さ
れ、フラッシュメモリのアドレスＡＤ１７に接続され、
プログラミングデータ読み出しモードである。接点３が
接点１と接続される場合には、フラッシュメモリ２２の
ＷＥ端子が端子３９に接続され、ライトイネーブル入力
端子となり、プログラミングデータ書き込みモードとな
る。ＪＰ３は、接点３が接点２と接続され、５Ｖに接続
されている。これは、フラッシュメモリ２２のＢＹＴＥ
※端子に接続され、データ幅が１６ビットモードに設定
されている。接点３が接点１と接続される場合には、Ｂ
ＹＴＥ※端子は接地され、８ビットデータ取扱いモード
となり、後述のケース２の場合に用いられる。

【００２８】なお、図に示す回路をＲＯＭライタに接続
してプログラミングデータの書き込みを行なう場合に
は、図の回路をＲＯＭライタのＤＩＰソケットに接続し
て実行する。例えば、アバールデータ製ＰＫＷ５１００
のアダプタＧＸ−１のＤＩＰソケットに接続し、対象デ
バイスＭＢＭ２９Ｆ４００を指定し、イレース（消去）
又はプログラミング（データの書き込み）を選択すれ
ば、データの消去やデータの書き込みが実行できる。

【００２９】プログラミングデータの読み出しを行なう
場合には、ＲＯＭライタにより書き込まれた変換基板２
０の設定（ジャンパ部１，２）を読み出しモードに設定
後、図１に示すようにプリント基板１０に接続して使用
する。その後のメンテナンスは、ジャンパ部１，２の設
定を切り替えてＲＯＭライタを使用すれば、ＥＰ−ＲＯ
Ｍの紫外線消去ではなく、ＲＯＭライタでの消去、ＲＯ
Ｍライタでのデータ書き込みを実行すればよいことにな
る。

【００３０】このように、本発明によれば、プログラミ
ングデータ記憶回路２０をデータ消去とデータ書き込み
が可能とすることにより、ＥＰ−ＲＯＭの場合と全く同
様にデータの消去、或いはデータの書き込みができるこ
とになる。

【００３１】また、プログラミングデータ記憶回路２０
をＲＯＭライタに接続することにより、ＲＯＭライタで
データ消去やデータ書き込みを行なったプログラミング
データ記憶回路をプリント基板１０に接続して、容易に
ＥＰ−ＲＯＭに代わることができる。

【００３２】更に、前記プログラミングデータ記憶回路
２０は、データ消去・書き込みモードと、データ読み出
しモードに切り替えることができる設定手段（図４のジ
ャンパ部ＪＰ１〜ＪＰ２）を設けることにより、ＲＯＭ
ライタによりデータの書き込みと消去を行なう場合には
設定手段によりデータ消去・書き込みモードに設定し、
プリント基板１０に接続した時にはデータ読み出しモー
ドに設定することができ、取扱いが便利になる。

【００３３】（２）ＥＰ−ＲＯＭが４Ｍビットで、デー
タ幅が８ビットの場合 ここでは、ＥＰ−ＲＯＭが４Ｍビットで、データ幅が８
ビットの場合のプログラミングデータ記憶回路２０の実
現方法について述べる。図５は容量４Ｍビットでデータ
幅が８ビットのＥＰ−ＲＯＭであるＨＮ２７Ｃ４００１
Ｇのピン配置例を示す図で、ピン数３２である。端子１
はプログラム電源Ｖｐｐ、端子２〜端子１２はアドレス
端子、端子１３〜端子１５はデータ入出力端子、端子１
６は電源Ｖｓｓ（ＧＮＤ）端子、端子１７〜端子２１は
データ入出力端子、端子２２はＣＥ※（チップイネーブ
ル）端子、端子２３はアドレス端子、端子２４はＯＥ※
（アウトプットイネーブル）端子、端子２５〜端子３１
はアドレス端子、端子３２は電源Ｖｃｃ（５Ｖ）端子で
ある。

【００３４】この実施の形態例では、フラッシュメモリ
としては（１）の場合と同じ２９Ｆ４００を用いるもの
とする。図６は本発明の他の実施の形態例を示す構成図
で、ＲＯＭライタによるデータ書き込み時の構成例を示
している。図は側面状態を示す。図において、３０はＲ
ＯＭライタプリント基板、３１は該ＲＯＭライタプリン
ト基板３０に設けられたソケット、２２はフラッシュメ
モリ、２１は該フラッシュメモリ２２が搭載されるプリ
ント基板（第１の変換基板）、２５は第１の変換基板２
１の裏面に設けられたＳＭＴ（表面実装技術）対応コネ
クタである。４０は第１の変換基板２１のピン配置をＲ
ＯＭライタ用のピン配置に変換するＲＯＭライタ変換基
板、４１は該ＲＯＭライタ変換基板４０の表面に設けら
れたコネクタ、４２は同じくＲＯＭライタ変換基板４０
の裏面に設けられたソケットである。コネクト２５と４
１を接続することにより、第１の変換基板２１とＲＯＭ
ライタ変換基板４０とが接続され、ソケット４２とソケ
ット３１を接続することにより、ＲＯＭライタ変換基板
４０とＲＯＭライタプリント基板３０とが接続される。
そして、第１の変換基板２１，フラッシュメモリ２２，
ソケット２３とでプログラミングデータ記憶回路２０を
構成している。

【００３５】図７は第１の変換基板２１の他の外観構成
例を示す図である。このケース２の場合に用いるＥＰ−
ＲＯＭがデータ幅が８ビットであるので、上位８ビット
ＤＱ8 〜ＤＱ15はパターン不要に思えるが、フラッシュ
メモリのデータ消去やデータ書き込みには上位６ビット
も必要な信号線である。そこで、コネクタ２５に半田付
けするための信号線は４０ホールのスルーホールを必要
とする。

【００３６】このように構成された回路において、第１
の変換基板２１にはフラッシュメモリ２２を実装する。
具体的には、プリント基板上にフラッシュメモリ２２を
半田付けにより固着する。この第１の変換基板２１の裏
面には、ＳＭＴ対応コネクタ２５を実装し、ＲＯＭライ
タ変換基板４０のコネクタ４１と接続する。ここで、第
１の変換基板２１上に形成するパターンは、図４に示す
回路と同じになり、１〜４０の番号がＳＭＴコネクタの
接続番号となる。また、第２の変換基板では、ＳＭＴコ
ネクタの信号を受け、対象となるＥＰ−ＲＯＭにあった
ピン配置にレイアウトを行なう。ここで、ＳＭＴ対応コ
ネクタを使用する理由は、以下の通りである。 超小型部品であることから、ＥＰ−ＲＯＭソケットの
面積に該当する変換基板内に収まる。 基板間３．０ｍｍでスタッキングできることから、低
い高さで実現できる。

【００３７】なお、フラッシュメモリ２２からコネクタ
への接続については、基板設計での一般的な制限しかな
い。しかし、部品の両面実装からスルーホール２４によ
り表面と裏面の電気的接続を実現している。

【００３８】ＲＯＭライタ変換基板４０は、ＳＭＴ対応
コネクタ２５とペアとなるべきコネクタ４１とＲＯＭラ
イタの端子配列に合ったピンが必要となる。なお、信号
の接続情報や、ピンのレイアウトは、ＲＯＭライタの機
種やメーカにより異なるので、ＲＯＭライタ変換基板４
０上に形成するパターンは、ＲＯＭライタの機種やメー
カに合わせて作成することになる。

【００３９】また、ＥＰ−ＲＯＭのデータ幅が８ビット
であるので、その設定もＲＯＭライタ変換基板４０に反
映させる。フラッシュメモリとして、図２の（ｂ）に示
すＭＢＭ２９Ｆ４００を用いる場合、デバイス端子のＢ
ＹＴＥ※端子（３３番端子）を制御した回路となる。即
ち、ＢＹＴＥ※端子を“０”に設定して８ビット専用と
する（図４のＪＰ３参照）。

【００４０】図６の状態でＲＯＭライタよりプログラミ
ングデータの書き込みと消去が終了した第１の変換基板
２１は、図６に示す状態から引き抜かれ、図８に示す状
態でプリント基板１０に接続され、プログラムデータ読
み出しモードとして使用される。図８は本発明の他の実
施の形態例を示す構成図で、上面図と側面図を示す。図
において、１０はプログラミングデータを必要とするマ
イクロコンピュータを内蔵するプリント基板、１２は該
プリント基板１０上に設けられたソケットである。

【００４１】２２はフラッシュメモリ、２１は該フラッ
シュメモリ２２が搭載される第１の変換基板、２５は該
第１の変換基板２１の裏面に設けられたコネクタであ
る。５０は第１の変換基板２１で形成されたピンパター
ンをＥＰ−ＲＯＭ（ＨＮ２７Ｃ４００１Ｇ）用のピンパ
ターンに変換する第２の変換基板である。５１は第２の
変換基板５０の表面に設けられ、前記コネクタ２５と接
続するためのコネクタ、５２は第２の変換基板５０の裏
面に設けられ、前記ソケット１２と接続するためのソケ
ットである。

【００４２】第２の変換基板５０は、ＳＭＴ対応コネク
タ２５に対応するコネクタ５１と、ＥＰ−ＲＯＭの端子
配列に合ったピンパターンが必要になるが、接続対象の
ＥＰ−ＲＯＭの種類により、ピンの配置が異なるので、
それに合わせる必要がある。ＥＰ−ＲＯＭとしてＨＮ２
７Ｃ４００１Ｇ（株式会社日立製作所製）を用いる場合
には、図５に示すピンパターン配置を第２の変換基板５
０上に形成する必要がある。

【００４３】このような構成によれば、第２の変換基板
５０に第１の変換基板２１を接続したものを、プリント
基板１０上のソケット１２に接続することにより、あた
かもＥＰ−ＲＯＭであるＨＮ２７Ｃ４００１Ｇをプリン
ト基板１０に接続したのと等価な回路を実現することが
できる。

【００４４】このケース２の実施の形態例では、消去・
書き込みに使用する電源が、リードオンリと異なるデバ
イスにも適用することができる。更に、変換基板の設計
により、フラッシュメモリのデバイス形状が、ＳＯＰと
異なるデバイス形状にも適用することができる。

【００４５】最後に、前記ケース１の場合とケース２の
場合の相違点を列挙すれば、以下の通りである。 （ａ）ＲＯＭライタの使用方法 ケース１：ジャンパの設定変更で、そのまま使用でき
る。 ケース２：ＲＯＭライタ用基板に差し替え、ジャンパの
設定を変える。 （ｂ）ＥＰ−ＲＯＭ基板への実装 ケース１：ジャンパの設定変更で、そのまま使用でき
る。 ケース２：ＥＰ−ＲＯＭ用基板に差し替え、ジャンパの
設定を変える。 （ｃ）ケース２の第１の変換基板は、ケース１の変換基
板と共通のパターン設計が可能である。

【００４６】上述の実施の形態例では、ＥＰ−ＲＯＭと
してＨＮ２７Ｃ４０９６Ｇ，ＨＮ２７Ｃ４００１Ｇを用
い、フラッシュメモリとしてＭＢＭ２９Ｆ４００を用い
た場合を例にとったが、本発明はこれに限るものではな
く、その他の任意のＥＰ−ＲＯＭとフラッシュメモリを
用いる場合にも、同様に適用することができる。

【００４７】また、本実施の形態例での記憶素子はフラ
ッシュメモリに限ったものではなく、例えばＥＥＰＲＯ
Ｍによる実現も同様に適用することができる。

【００４８】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、プログラミングデータを必要とするマイクロコ
ンピュータを内蔵するプリント基板と、該プリント基板
上に設けたＥＰ−ＲＯＭソケットにＥＰ−ＲＯＭに代わ
るプログラミングデータ記憶回路を接続して構成するこ
とにより、ＥＰ−ＲＯＭを取り付ける位置にＥＰ−ＲＯ
Ｍに代わる他のプログラミングデータ記憶回路をソケッ
トを介して接続することにより、元のＥＰ−ＲＯＭ回路
を変更することなく、プログラミングデータを格納した
メモリを安定に供給することができる。

【００４９】この場合において、前記プログラミングデ
ータ記憶回路は、フラッシュメモリを搭載する第１の変
換基板を具備し、該第１の変換基板はＥＰ−ＲＯＭと同
じピン配置を持つようにパターンが形成され、前記プリ
ント基板と接続させるソケットが第１の変換基板裏面に
形成されてなることにより、プログラミングデータが記
憶されるフラッシュメモリが搭載された基板を元のプリ
ント基板上に設けたソケットに接続することにより、容
易にＥＰ−ＲＯＭと等価な回路を実現することができ
る。

【００５０】また、前記プログラミングデータ記憶回路
は、データの消去及び書き込みが可能であることによ
り、プログラミングデータ記憶回路をデータ消去とデー
タ書き込みが可能とすることにより、ＥＰ−ＲＯＭに格
納されているデータと同じデータを書き込み、或いは消
去することが可能となる。

【００５１】また、前記プログラミングデータ記憶回路
は、データの消去と書き込みを行なう変換基板に接続さ
れてデータの消去と書き込みを行ない、前記プリント基
板に接続されてデータの読み出しを行なうことにより、
プログラミングデータ記憶回路を変換基板に接続するこ
とにより、ＲＯＭライタでデータを書き込むことがで
き、データの書き込みと消去を行なったプログラミング
データ記憶回路をプリント基板に容易に接続して、ＥＰ
−ＲＯＭに代わることができる。

【００５２】更に、前記プログラミングデータ記憶回路
は、データ消去・書き込みモードと、データ読み出しモ
ードに切り替えることができる設定手段を設けることに
より、ＲＯＭライタによりデータの書き込みと消去を行
なう場合には設定手段によりデータ消去・書き込みモー
ドに設定し、プリント基板に接続した時にはデータ読み
出しモードに設定することができ、取扱いが便利にな
る。

【００５３】このように、本発明によれば、元のＥＰ−
ＲＯＭ回路を変更することなく、プログラミングデータ
を格納したメモリを安定に供給することができるメモリ
回路を提供することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態例を示す構成図である。

【図２】ＥＰ−ＲＯＭとフラッシュメモリのピン配置例
を示す図である。

【図３】変換基板の外観構成例を示す図である。

【図４】変換基板の構成例を示す回路図である。

【図５】４ＭビットＥＰ−ＲＯＭ（データ幅８ビット）
のピン配置例を示す図である。

【図６】ＲＯＭライタによるデータ書き込み時の構成例
を示す図である。

【図７】変換基板の他の外観構成例を示す図である。

【図８】本発明の他の実施の形態例を示す構成図であ
る。

【符号の説明】

１０ プリント基板 １１ ソケット ２０ プログラミングデータ記憶回路 ２１ 第１の変換基板 ２２ フラッシュメモリ ２３ ソケット

Claims (5)

【特許請求の範囲】
1. 【請求項１】 プログラミングデータを必要とするマイ
   クロコンピュータを内蔵するプリント基板と、 該プリント基板上に設けたＥＰ−ＲＯＭソケットにＥＰ
   −ＲＯＭに代わるプログラミングデータ記憶回路を接続
   して構成されるメモリ回路。
2. 【請求項２】 前記プログラミングデータ記憶回路は、
   フラッシュメモリを搭載する第１の変換基板を具備し、 該第１の変換基板はＥＰ−ＲＯＭと同じピン配置を持つ
   ようにパターンが形成され、前記プリント基板と接続さ
   せるソケットが第１の変換基板裏面に形成されてなるこ
   とを特徴とする請求項１記載のメモリ回路。
3. 【請求項３】 前記プログラミングデータ記憶回路は、
   データの消去及び書き込みが可能であることを特徴とす
   る請求項１記載のメモリ回路。
4. 【請求項４】 前記プログラミングデータ記憶回路は、
   データの消去と書き込みを行なう変換基板に接続されて
   データの消去と書き込みを行ない、前記プリント基板に
   接続されてデータの読み出しを行なうことを特徴とする
   請求項１記載のメモリ回路。
5. 【請求項５】 前記プログラミングデータ記憶回路は、
   データ消去・書き込みモードと、データ読み出しモード
   に切り替えることができる設定手段を設けたことを特徴
   とする請求項１記載のメモリ回路。