JPH09261193A - デジタル通信装置 - Google Patents

Abstract

(57)【要約】 【目的】間欠クロック信号からなるバーストクロックを
用いることで、規模の大きなカウンタ回路を極力少なく
することができ、このため回路規模が縮小し、回路の簡
略化やコスト低減等の効果が得られるデジタル通信装置
を提供する。 【構成】フレーム周期であるユニークワードの第１のデ
ータと、前記フレーム周期の１／Ｍのサブフレーム周期
を有しデータ長可変の第２のデータと、前記サブフレー
ム周期に非同期でフレーム周期に同期し、前記フレーム
周期の１／Ｎのフレーム周期を有しデータ長固定の第３
のデータを、連続クロックに基いて多重化するための第
１のゲート信号、第２のゲート信号、第３のゲート信号
を各々生成するタイミング制御回路を備え、生成された
前記第３のゲート信号で前記連続クロックを一時的に停
止（マスク）し、得られた間欠クロック信号によりデー
タタイミングカウンタをカウントして前記第２のゲート
信号を得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデジタル通信装置に
関し、特にデータ多重分離用タイミング制御回路に関す
る。

【０００２】

【従来の技術】デジタル信号をＴＤＭ（Ｔｉｍｅ Ｄｉ
ｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘ：時分割多重）方式
で送る技術は、アナグロ方式の１万チャネル伝送を凌ぐ
までになり、急速に普及しつつある。

【０００３】

【従来の技術】周期性を持ったデジタルデータを伝送す
る場合、データを扱い易くするために、フレーム、サブ
フレームという構成単位が用いられている。サブフレー
ムは、フレームの最小構成単位であり、１フレームはＭ
（Ｍは２以上の整数）サブフレームから成る。

【０００４】かかるフレーム構成例が図２に示されてい
る。図２において、（イ）に示すフレーム周期であるユ
ニークワード（以下ＵＷと称）のデータと、（ロ）に示
す周期ＴＡの間の時間ｔａの中にデータを備え、例えば
４周期分繰り返えすサブフレーム周期ＴＡ、即ち１／Ｍ
フレーム周期を有するデータ長可変のデータＡと、
（ハ）に示すサブフレーム周期に非同期でフレーム周期
に同期している１／Ｎ（ＮはＭでない整数）フレーム周
期ＴＢを有するデータ長（時間ｔｂ）固定のデータＢと
がある場合を想定する。

【０００５】ここで、互いに異なる周期ＴＡ、ＴＢを持
つデータＡ、Ｂが存在する場合、これらのデータの多重
分離用タイミング信号の生成は次のように行れている。

【０００６】上述したＵＷとデータＢとについては周期
及びデータ長が固定であるため、カウンタとデコーダと
で構成される制御回路を用いて多重分離用タイミングゲ
ート信号が生成される。一方、データＡについては、デ
ータＢとの周期が異なるため、フレーム最後尾に限ら
ず、特にデータ長を延長した時にデータＡとデータＢの
領域とが重複する場合があり、多重化ができない。この
ような現象は、１フレーム中の全サブフレームで起こる
とは限らない。したがって、サブフレーム単位で、場合
分けを行い、それぞれにゲート信号生成用カウンタ回路
を設けて対応している。

【０００７】そのための従来回路を示す図６のブロック
図を参照すると、このゲート信号発生回路は、連続クロ
ック８０１が入力され、出力バス８０２とキャリ（ＵＷ
領域後尾信号）８０４とを出力するフレームカウンタ８
１と、出力バス８０２が入力され、フレームパルス信号
（ＵＷ領域先頭信号）８０３を出力するデコーダ８６
と、フレームパルス信号８０３をＪ入力、キャリ８０４
をＫ入力とし、連続クロック８０１をクロック入力とす
るＪ／Ｋフリツプフロップからなる第１のラッチ回路８
９と、フレームパルス信号８０３と連続クロック８０１
とが各々入力されるデータタイミングカウンタ（Ｂ）８
５、データタイミングカウンタ（Ａ１）８３、データタ
イミングカウンタ（Ａ２）８４、サブフレームカウンタ
８２と、データタイミングカウンタ（Ｂ）８５の出力バ
ス８０６が入力されるデコーダＢ８７とを備える。

【０００８】更に、上記従来回路は、データタイミング
カウンタ（Ａ１）（Ａ２）８３、８４のキャリ８１０、
８１１、フレームパルス信号８０３、サブフレームカウ
ンタ８２のサブフレームパルス信号（データＡ領域後尾
信号）を入力とするセレクタ８８と、デコーダＢ８７の
データＢ領域先頭信号８０７をＪ入力、データタイミン
グカウンタ（Ｂ）のキャリ（データＢ領域後尾信号）８
０８をＫ入力、連続クロック８０１をクロック入力とす
る第２のラッチ回路９０と、セレクタ８８のデータＡ領
域先頭信号８１２をＪ入力、サブフレームカウンタ８２
のサブフレームパルス信号（データＡ領域後尾信号）８
１３をＫ入力、連続クロック８０１をクロック入力とす
る第３のラッチ回路９１とを備える。

【０００９】ここで、いずれもＪ／Ｋフリツプフロップ
からなる第１、第２、第３のラッチ回路８９、９０、９
１は、Ｑ出力として各々ＵＷ用ゲート信号８０５、デー
タＢ用ゲート信号８０９、データＡ用ゲート信号８１４
を出力する。

【００１０】かかる構成の従来回路においては、データ
Ａ用ゲート信号８１４を生成するために連続クロック８
０１を用いているため、データＢ領域によって分断され
た場合のデータＡ用ゲート信号の生成に備えて、複数の
カウンタ８３、８４等とカウンタ切り替えのためのセレ
クタ８８とを有する。そのため、カウント数が特に多い
場合には、必然的に回路規模が大きくなると共に、回路
ブロック構成も複数になるという欠点があった。

【００１１】また、データＡ、Ｂが互いに重複している
サブフレームにおいては、重複部分はデータＢの領域を
回避して、このデータＢの前後方に多重される。つま
り、データＡは、データＢ領域を挟んでその前方と後方
とに分割された状態で多重化される。この際、ゲート信
号生成用カウンタ８２、８３、８４等は連続クロック８
０１で動作していたため、データＢ領域の前方と後方の
それぞれに、データＡ領域の先頭信号を生成するカウン
タ８３、８４が不可欠であった。

【００１２】尚、重複が生じていないサブフレームにお
いては、ＵＷやデータＢと同様に、カウンタとデコーダ
とで構成される回路によって、多重分離用タイミングゲ
ート信号８０５、８０９、８１４を生成していた。

【００１３】

【発明が解決しようとする課題】以上の諸問題点等に鑑
み、本発明の目的は、次の各課題を解決したデジタル通
信装置を提供することにある。 （１）周期及びデータ長が相異なる複数のデータについ
て多重分離を行う際、データの重複が直ちに回避できる
ようにする。 （２）回路規模を小さくし、簡単な回路構成とする。 （３）カウンタの数を減少させる。 （４）連続クロックをそのままカウンタの入力に使用し
ないで済むようにする。

【００１４】

【課題を解決するための手段】前述の課題を解決するた
めに本発明によるデジタル通信装置は、フレーム周期で
あるユニークワードの第１のデータと、前記フレーム周
期の１／Ｍのサブフレーム周期を有しデータ長可変の第
２のデータと、前記サブフレーム周期に非同期でフレー
ム周期に同期し、前記フレーム周期の１／Ｎのフレーム
周期を有しデータ長固定の第３のデータを、連続クロッ
クに基いて多重化するための第１のゲート信号、第２の
ゲート信号、第３のゲート信号を各々生成するタイミン
グ制御回路を備えたデジタル通信装置において、生成さ
れた前記第３のゲート信号で前記連続クロックを一時的
に停止させるマスク手段を設け、このマスク手段で得ら
れた間欠クロック信号でのよりデータタイミングカウン
タをカウントして前記第２のゲート信号を得るように構
成される。

【００１５】ここで、前記第１、第２及び第３のデータ
が各々書き込まれる第１、第２及び第３のメモリと、前
記タイミング制御回路で得られた各ゲート信号に基いて
前記第１、第２及び第３のメモリの読み出しを行う手段
と、この手段で出力された前記第１、第２及び第３のデ
ータを１つに束ねるように多重化する手段とを備える。

【００１６】また、入力データのうち前記第１、第２及
び第３のデータを分離して各々記憶するための第１、第
２及び第３のメモリを設け、前記タイミング制御回路で
得られた各ゲート信号を書き込みタイミング信号として
前記メモリに書き込ませる手段と、読み出しタイミング
信号で前記メモリからデータを読み出す手段とを備え
る。

【００１７】

【発明の実施の形態】本発明の一実施の形態を示す図１
を参照すると、このデータ多重分離用タイミング制御回
路は、連続クロック１０１を入力し、出力バス１０３、
キャリ（ＵＷ領域後尾信号）１０５を出力するフレーム
カウンタ１と、出力バス１０３を入力としてフレームパ
ルス信号（ＵＷ領域先頭信号）１０４を出力するデコー
ダ４と、デコーダ４のフレームパルス信号１０４をＪ入
力とし、フレームカウンタ１のキャリ（ＵＷ領域後尾信
号）１０５をＫ入力とし、連続クロック１０１をクロッ
ク入力とするＪ／Ｋフリツプフロップからなる第１のラ
ッチ回路１２と、フレームパルス信号１０４及び連続ク
ロック１０１を入力とするデータタイミングカウンタ
（Ｂ）３と、このカウンタ（Ｂ）３の出力バス１０７を
入力とするデコーダ（Ｂ）６と、デコーダ（Ｂ）６のデ
ータＢ領域先頭信号１０８をＪ入力とし、カウンタ
（Ｂ）３をキャリ（データＢ領域後尾信号）１０９をＫ
入力とし、連続クロック１０１をクロック入力とする第
２のラッチ回路１３とを備えている。

【００１８】更に、この制御回路は、カウンタ（Ａ）の
出力であるサブフレームパルス信号（データＡ領域後尾
信号）１１７及びフレームパルス信号１０４を２入力と
するＯＲ回路１０と、このＯＲ回路１０のＯＲ出力１１
８、フレームパルス信号１０４、連続クロック１０１、
ロード値（Ａ１）のデータ１１２、及びロード値（Ａ
２）のデータ１１３を入力とするセレクタ７と、セレク
タ７からのロード値出力１１４、ＯＲゲート回路１０の
出力１１８、及びバーストクロック１０２を入力とする
データタイミングカウンタ（Ａ）２と、第２のラッチ回
路１３のデータＢ用ゲート信号１１０の反転信号（連続
クロック・マスク信号）１１１と連続クロック１０１と
の２入力のＡＮＤ回路１１と、ロード値（Ａ１）８と、
ロード値（Ａ２）９と、カウンタ（Ａ）２の出力バス１
１５を入力とするデコーダ（Ａ）５と、デコーダ（Ａ）
５のデータＡ領域先頭信号１１６をＪ入力とし、カウン
タ（Ａ）２のサブフレームパルス信号（データＡ領域後
尾信号）１１７をＫ入力とし、連続クロック１０１をク
ロック入力とする第３のラッチ回路１４とを備えてい
る。

【００１９】第１、第２、第３のラッチ回路１２、１
３、１４は、いずれもＪ／Ｋフリツプフロップからな
り、各々ＵＷ用ゲート信号１０６、データＢ用ゲート信
号１１０、データＡ用ゲート信号１１９をＱ出力として
出力している。

【００２０】かかる構成における各データのフレーム構
成例は、図２に示した通り、ＵＷフレーム構成（イ）
と、１／４フレームのサブフレーム構成のデータＡ
（ロ）と、１／５フレームのサブフレーム構成のデータ
Ｂ（ハ）とからなる。

【００２１】このようなＵＷ、データＡ、データＢを図
１の制御回路で多重化する場合の要部の動作波形を示す
図３を参照すると、同図（イ）はデータＡ、Ｂが互いに
重複しないで多重化した場合を、（ロ）はデータＡ、Ｂ
が互いに重複する場合を示し、ＵＷ用ゲート信号１０６
は第１のラッチ回路１２のＱ出力、データＡ用ゲート信
号１１９は第３のラッチ回路１４のＱ出力、データＢ用
ゲート信号１１０は第２のラッチ回路１３のＱ出力、バ
ーストクロック１０２はＡＮＤ回路１１の出力である。
フレーム最後尾でのデータＡの多重位置は、データＢの
直前となることを示している。データＡの周期ＴＡ中の
データＡ長ｔａ、データＢの周期ＴＢ中のデータＢ長ｔ
ｂとがあり、データＡ長ｔａは可変長となっている。

【００２２】次に図１、図２、図３を参照して、この実
施の形態の動作の要部を順次説明すると、ＵＷ用ゲート
信号１０６の生成過程においては、連続クロック１０１
で動作するフレームカウンタ１の出力バス１０３をデコ
ードして得られたフレームパルス信号（ＵＷ領域先頭信
号）１０４によって、ゲート信号を開き、フレームカウ
ンタのキャリ１０５で与えられるＵＷ領域後尾信号１０
５によって、ゲート信号を閉じる。

【００２３】次に、データＢ用ゲート信号１１０の生成
過程においては、連続クロックで動作するデータタイミ
ングカウンタ（Ｂ）が、フレームパルス信号１０４をロ
ード信号として受ける。ゲート信号は、データタイミン
グカウンタ（Ｂ）３の出力バス１０７をデコードして得
られたデータＢ領域先頭信号１０８によって開き、カウ
ンタ（Ｂ）３のキャリ１０９で与えられるデータＢ領域
後尾信号１０９によって閉じる。

【００２４】データＡ用ゲート信号１１９の生成過程に
おいては、データタイミングカウンタ（Ａ）２の初回の
ロードが、フレームパルス信号１０４によって行われ、
以降のロードはサブフレームパルス信号１１７によって
行われる。

【００２５】図３において、ＵＷをメインデータの一部
とした場合、サブフレーム中のメインデータ領域は、各
サブフレームに含まれるデータＢの領域数に依存するの
で、データＢが１領域存在する第１乃至第３のサブフレ
ームと２領域存在する第４のサブフレームとに、場合分
けされる。これらの条件は、カウンタ回路を有するセレ
クタ７によって認識される。このセレクタ７の内部で
は、フレームパルス信号１０４をロード信号、サブフレ
ームパルス信号１１７をカウンタイネーブル信号として
カウンタを動作させて、カウンタ値〔０〜２〕すなわち
第１乃至第３のサブフレームのときには（ＴＡ−ｔｂ）
時間をカウントするためのロード値（Ａ１）を、またカ
ウント値〔３〕すなわち第４のサブフレームのときには
（ＴＡ−２ｔｂ）時間をカウントするためのロード値
（Ａ２）を選択するという動作を行っている。

【００２６】データタイミングカウンタ（Ａ）２のクロ
ックには、連続クロック１０１をデータＢ用ゲート信号
の反転信号１１１でマスクしたバーストクロック１０２
を用いているので、データＢ領域に相当するタイミング
ｔｂ時間だけデータタイミングカウンタ（Ａ）２の動作
を一時停止させることができる。これにより、ゲート信
号は、データタイミングカウンタ（Ａ）２の出力バス１
１５をデコードして得られたデータＡ領域先頭信号１１
６によって開き、データタイミングカウンタ（Ａ）２の
キャリで与えられるサブフレームパルス信号１１７によ
って閉じる。

【００２７】ここで、第４のサブフレームのデータＡ用
ゲート信号は、データＢ領域を含むタイミングとなって
いるが、多重の際にはデータＡ領域の後部にデータＢが
上書きされる。一方、分離の際には、第４のサブフレー
ムのデータＡ用ゲート信号によって抽出されたデータ
（データＡ、Ｂの混合データ）は、更に、図３に示した
データＢ領域信号によって再抽出されるので、結果的に
データＡのみを抽出するかたちとなる。

【００２８】以上のような生成過程を経て生成されたゲ
ート信号１０６、１１０、１１９を用いて、多重分離の
タイミング制御を行う。

【００２９】上述した実施形態によれば、データＡ、デ
ータＢのそれぞれの周期とデータ長とが確定していると
き、サブフレーム長と各サブフレーム中に含まれるデー
タＢの領域数は確定する。つまり、各サブフレーム中の
メインデータ領域（ＵＷはメインデータの一部とする）
は、サブフレーム中に含まれるデータＢの領域数に依存
するといえる。但し、メインデータは、間にデータＢが
挿入されるため間欠的に存在する。そのため、データを
多重分離する際、生成されたデータＢ用ゲート信号１１
０の反転信号１１１で連続クロックのマスクを行い、こ
のタイミングの間でクロックを一時停止させる。このよ
うにしてつくられた間欠クロック信号（バーストクロッ
ク１０２）でメインデータ領域をカウントすると、ロー
ド値の切り替えのみで、データＡ領域の先頭信号を得る
ことができる。

【００３０】かくしてカウンタ回路のロード値を、サブ
フレーム中に含まれるデータＢの領域数を条件として切
り替え、また、カウンタ回路にバーストクロックを用い
ることで、データ同士の重複如何に関わらず、１つのカ
ウンタ回路でデータＡ領域の先頭タイミング信号を生成
することができる。

【００３１】本実施形態では、周期及びデータ長の相異
なる複数データについて多重分離を行う場合、データの
重複を考慮しなければならない点や、各サブフレームは
この中に存在する固定長データの領域数によって場合分
けを行うことができる点、更に固定長データの性質等に
着目して、データタイミングで開かれたゲート信号によ
って連続クロックのマスクを行う間欠クロック信号（バ
ーストクロック）を生成した。この際、上記場合分け条
件によって、カウンタ回路のロード値を切り替え、また
バーストクロックをカウンタ回路のクロックに用いるこ
とで、１つのカウンタ回路で可変長データの多重分離タ
イミングの生成を可能とする。

【００３２】本実施形態の多重回路への一応用例が図４
に示されている。図において、この応用例回路は、図１
で示したデータ多重分離用タイミング制御回路５７と、
多重時のＵＷ領域先頭信号５０７（図１のフレームパル
ス信号１０４に相当）とクロック５１７とを２入力とす
るＡＮＤ回路５４と、多重時のデータＡ領域先頭信号５
０８（図１の信号１１６に相当）とクロック５１７とを
２入力とするＡＮＤ回路５５と、多重時のデータＢ領域
先頭信号５０９（図１の信号１０８）とクロック５１７
とを２入力とするＡＮＤ回路５６と、第１、第２、第３
のメモリ５１、５２、５３と、多重データを出力する多
重回路（ＭＵＸ）５８とを備える。

【００３３】ここで、第１のメモリ５１には、ＵＷ５０
１と書き込みタイミング信号５０４と読み出しタイミン
グ信号５１０とメモリリセット信号５１６（図１のサブ
フレームパルス信号１１７に相当）とが入力され、多重
タイミングのＵＷを出力する。第２のメモリ５２には、
データＡ５０２と書き込みタイミング信号５０５と読み
出しタイミング信号５１１とメモリリセット信号５１６
とが入力され、多重タイミングのデータＡを出力する。
第３のメモリ５３には、データＢ５０３と書き込みタイ
ミング信号５０６と読み出しタイミング信号５１２とメ
モリリセット信号５１６とが入力され、多重タイミング
のデータＢを出力する。多重回路５８は、各メモリ５
１、５２、５３からのＵＷ、データＡ、データＢ５１
３、５１４、５１５を多重化して出力する。

【００３４】かかる構成において、図２に示したＵＷ、
データＡ、データＢを各々Ｔ時間周期、ＴＡ時間周期、
ＴＢ時間周期で抽出すると同時に、各データ領域先頭信
号５０７、５０８、５０９を書き込みタイミングとし
て、各メモリ５１、５２、５３に書き込む。書き込まれ
た各データは、データ多重分離用タイミング制御回路に
よって得られる各々のデータ用ゲート信号を読み出しタ
イミングとして出力する。多重用タイミングで出力され
たＵＷ、データＡ、データＢは、多重回路によって図３
に示すような１つのデータに束ねられる。

【００３５】図５には本発明の更に応用例の回路ブロッ
ク図が示されている。図５を参照すると、２の応用例
は、図１で示したデータ多重分離用タイミング制御回路
７１と、入力データ７０１と制御回路７１のＵＷ用ゲー
ト信号７０２とを２入力とするＡＮＤ回路７２と、入力
データ７０１とデータＡ用ゲート信号７０３（図１の信
号１１９に相当）とを２入力とするＡＮＤ回路７３と、
入力データ７０１とデータＢ用ゲート信号７０４（図１
の信号１１０に相当）とを２入力とするＡＮＤ回路７４
と、第１、第２、第３のメモリ７５、７６、７７とを備
える。

【００３６】第１のメモリ７５は、ＡＮＤ回路７２の出
力であるＵＷ書き込みタイミング信号７０８とＵＷ用読
み出しタイミング信号７１１とを入力とし、ＵＷ７０５
を出力する。第２のメモリ７６は、ＡＮＤ回路７３の出
力であるデータＡ書き込みタイミング信号７０９とデー
タＡ読み出しタイミング信号７１２とを入力とし、デー
タＡ７０６を出力する。第３のメモリ７７は、ＡＮＤ回
路７４の出力であるデータＢ書き込みタイミング信号７
１０と読み出しタイミング信号７１３とを入力とし、デ
ータＢ７０７を出力する。

【００３７】かかる構成において、図２に示したように
異なる周期のデータが混在する場合において、タイミン
グ制御回路７１によって得られた各々のゲート信号で、
各々のデータを抽出すると同時に、各データ領域先頭信
号を書き込みタイミングとして、メモリ７５、７６、７
７に書き込む。書き込まれたデータのうち、ＵＷはＴ時
間周期、データＡはＴＡ時間周期、データＢはＴＢ時間
周期で、各データ領域先頭信号を読み出しタイミングと
して、各々出力する。

【００３８】

【発明の効果】以上説明したように、本発明は、間欠ク
ロック信号からなるバーストクロックを用いることで、
規模の大きなカウンタ回路を極力少なくすることがで
き、このため回路規模が縮小し、回路の簡略化やコスト
低減等の効果が得られるだけでなく、周期及びデータ長
が相異なる複数のデータについて多重分離を行う際、デ
ータの重複が直ちに回避でき、連続クロックをそのまま
カウンタの入力に使用しないで済むようになる。

【図面の簡単な説明】

【図１】本発明の一実施の形態を示す構成ブロック図で
ある。

【図２】データのフレーム構成例を示すタイミング図で
ある。

【図３】各々データが重複しない場合、データが重複す
る場合を示すタイミング図である。

【図４】本発明の多重回路への応用例を示すブロック図
である。

【図５】本発明の分離回路への応用例を示すブロック図
である。

【図６】従来のデータ多重分離用タイミング制御回路を
示すブロック図である。

【符号の説明】

１，８１ フレームカウンタ ２，３，８５ データタイミングカウンタ ４〜６，８６，８７ デコーダ ７，８８ セレクタ １０ ＯＲ回路 １１，７２〜７４ ＡＮＤ回路 １２〜１４，８９〜９１ ラッチ回路 ５１〜５３，７５〜７７ メモリ ５４〜５６ 読み出しタイミング信号生成
ＡＮＤ回路 ５７，７１ データ多重分離用タイミング
制御回路 ５８ 多重回路（マルチプレクサ） ８２ サブフレームカウンタ ８３，８４ データタイミングカウンタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】フレーム周期であるユニークワードの第１
   のデータと、前記フレーム周期の１／Ｍのサブフレーム
   周期を有しデータ長可変の第２のデータと、前記サブフ
   レーム周期に非同期でフレーム周期に同期し、前記フレ
   ーム周期の１／Ｎのフレーム周期を有しデータ長固定の
   第３のデータを、連続クロックに基いて多重化するため
   の第１のゲート信号、第２のゲート信号、第３のゲート
   信号を各々生成するタイミング制御回路を備えたデジタ
   ル通信装置において、 生成された前記第３のゲート信号で前記連続クロックを
   一時的に停止させるマスク手段を設け、このマスク手段
   で得られた間欠クロック信号によりデータタイミングカ
   ウンタをカウントして前記第２のゲート信号を得ること
   を特徴とするデジタル通信装置。
2. 【請求項２】前記第１、第２及び第３のデータが各々書
   き込まれる第１、第２及び第３のメモリと、前記タイミ
   ング制御回路で得られた各ゲート信号に基いて前記第
   １、第２及び第３のメモリの読み出しを行う手段と、こ
   の手段で出力された前記第１、第２及び第３のデータを
   １つに束ねるように多重化する手段とを備える請求項１
   に記載のデジタル通信装置。
3. 【請求項３】入力データのうち前記第１、第２及び第３
   のデータを分離して各々記憶するための第１、第２及び
   第３のメモリを設け、前記タイミング制御回路で得られ
   た各ゲート信号を書き込みタイミング信号として前記メ
   モリに書き込ませる手段と、読み出しタイミング信号で
   前記メモリからデータを読み出す手段とを備える請求項
   １に記載のデジタル通信装置。