JPH09260958A - 高周波半導体集積回路の負帰還増幅回路 - Google Patents
高周波半導体集積回路の負帰還増幅回路Info
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- JPH09260958A JPH09260958A JP6290796A JP6290796A JPH09260958A JP H09260958 A JPH09260958 A JP H09260958A JP 6290796 A JP6290796 A JP 6290796A JP 6290796 A JP6290796 A JP 6290796A JP H09260958 A JPH09260958 A JP H09260958A
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- H03—ELECTRONIC CIRCUITRY
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Abstract
(57)【要約】
【課題】高周波半導体集積回路において帰還回路の抵抗
値がプロセスバラツキにより変動しないようにした負帰
還増幅回路を提供する。 【解決手段】トランジスタＱの入力側と出力側の間に負
帰還回路として抵抗Ｒ１と直流電流が流れるのを防ぐた
めのコンデンサＣを有したモノリシックの高周波半導体
集積回路の負帰還増幅回路において、前記増幅回路の信
号ライン上に直列に抵抗Ｒ１と同一のプロセス層で形成
された抵抗Ｒ２を設けている。
値がプロセスバラツキにより変動しないようにした負帰
還増幅回路を提供する。 【解決手段】トランジスタＱの入力側と出力側の間に負
帰還回路として抵抗Ｒ１と直流電流が流れるのを防ぐた
めのコンデンサＣを有したモノリシックの高周波半導体
集積回路の負帰還増幅回路において、前記増幅回路の信
号ライン上に直列に抵抗Ｒ１と同一のプロセス層で形成
された抵抗Ｒ２を設けている。
Description
【０００１】
【発明の属する技術分野】本発明は、高周波増幅半導体
集積回路（以下、ＭＭＩＣとする）に関するもので、特
に増幅器の入力側と出力側の間に帰還回路部分として抵
抗と直流電流が流れるのを防ぐためのコンデンサーを有
した負帰還増幅回路に関する。
集積回路（以下、ＭＭＩＣとする）に関するもので、特
に増幅器の入力側と出力側の間に帰還回路部分として抵
抗と直流電流が流れるのを防ぐためのコンデンサーを有
した負帰還増幅回路に関する。
【０００２】
【従来の技術】図７に従来のこの種負帰還増幅回路の代
表的な回路構成を示す。同図において、３は増幅器、Ｒ
１とＣは負帰還回路を成す抵抗とコンデンサである。図
５に従来回路での抵抗値の変動に対する利得の変化を示
す。また、１０は入力側のバイアス／整合回路、１２は
出力側のバイアス／整合回路である。
表的な回路構成を示す。同図において、３は増幅器、Ｒ
１とＣは負帰還回路を成す抵抗とコンデンサである。図
５に従来回路での抵抗値の変動に対する利得の変化を示
す。また、１０は入力側のバイアス／整合回路、１２は
出力側のバイアス／整合回路である。
【０００３】高周波増幅回路ではトランジスタの入出力
インピーダンスの整合を取る必要がある。その際、使用
されるバイポーラトランジスタやユニポーラトランジス
タ（ＦＥＴ）などの半導体素子は、Ｆｔ、Ｆｍａｘが高
い（通常使用する帯域の５〜１０倍程度）ため、実使用
周波数帯においては安定性が悪く、入出力のインピーダ
ンスの整合を取ることが出来ない。
インピーダンスの整合を取る必要がある。その際、使用
されるバイポーラトランジスタやユニポーラトランジス
タ（ＦＥＴ）などの半導体素子は、Ｆｔ、Ｆｍａｘが高
い（通常使用する帯域の５〜１０倍程度）ため、実使用
周波数帯においては安定性が悪く、入出力のインピーダ
ンスの整合を取ることが出来ない。
【０００４】また、使用されるバイポーラトランジスタ
やＦＥＴなどの半導体素子は、温度変化、電源電圧変
動、などによりその特性が著しく変化するためこの様な
素子によって構成された高周波増幅器の特性も変動す
る。しかも、トランジスタなどの能動素子の特性は非線
形であるため、これにより構成された増幅器は、その増
幅過程において歪みを発生する。
やＦＥＴなどの半導体素子は、温度変化、電源電圧変
動、などによりその特性が著しく変化するためこの様な
素子によって構成された高周波増幅器の特性も変動す
る。しかも、トランジスタなどの能動素子の特性は非線
形であるため、これにより構成された増幅器は、その増
幅過程において歪みを発生する。
【０００５】これらの問題を解決するために図７に示す
ような負帰還増幅回路が多く用いられている。負帰還と
は増幅器の出力信号の一部を入力信号に、入力信号とは
逆相に加えることであり、その結果、利得が減少し、そ
の代償として回路の安定化、歪み率、雑音の低減が図ら
れる。
ような負帰還増幅回路が多く用いられている。負帰還と
は増幅器の出力信号の一部を入力信号に、入力信号とは
逆相に加えることであり、その結果、利得が減少し、そ
の代償として回路の安定化、歪み率、雑音の低減が図ら
れる。
【０００６】ここで、図８に示す従来の原理図に基づい
て負帰還増幅回路の原理に触れ、負帰還増幅回路の利得
を決定している要因に付いて述べる。同図において３は
増幅率−ｕの増幅器、４は出力側から入力側への伝送利
得がβの帰還路、２は矢印Ａ、Ｂ方向からの信号を加算
する加算器、１は入力端子、５は出力端子である。
て負帰還増幅回路の原理に触れ、負帰還増幅回路の利得
を決定している要因に付いて述べる。同図において３は
増幅率−ｕの増幅器、４は出力側から入力側への伝送利
得がβの帰還路、２は矢印Ａ、Ｂ方向からの信号を加算
する加算器、１は入力端子、５は出力端子である。
【０００７】ここで、入力電圧をＶ１、出力電圧をＶ２
とすると、まず、 ｖｉ＝ｖ１＋β×ｖ２ ・・・・・・・・・・・・（１） ｖ２＝−ｕ×ｖｉ ・・・・・・・・・・・・（２） が成り立つ。従って、回路の利得Ｇは、（１）式と
（２）式より Ｇ＝ｖ２／ｖ１＝−ｕ／（１＋ｕ×β）・・・・・（３） となる。
とすると、まず、 ｖｉ＝ｖ１＋β×ｖ２ ・・・・・・・・・・・・（１） ｖ２＝−ｕ×ｖｉ ・・・・・・・・・・・・（２） が成り立つ。従って、回路の利得Ｇは、（１）式と
（２）式より Ｇ＝ｖ２／ｖ１＝−ｕ／（１＋ｕ×β）・・・・・（３） となる。
【０００８】このように、回路利得Ｇは負帰還回路構成
にしない場合よりも利得が（１＋ｕβ）で除算され減少
するため、回路が安定化する。
にしない場合よりも利得が（１＋ｕβ）で除算され減少
するため、回路が安定化する。
【０００９】（３）式をβで微分し、βに対するＧの相
対変動量を求めると、 ｄＧ／Ｇ＝−ｕβ／（１＋ｕβ）×ｄβ／β ・・・（４） となる。
対変動量を求めると、 ｄＧ／Ｇ＝−ｕβ／（１＋ｕβ）×ｄβ／β ・・・（４） となる。
【００１０】ここで、ｕβ＞＞１の場合では帰還量βの
変動はそのまま回路の利得であるＧの変動となり、帰還
量βによってこの回路の利得が概ね決定される。そこで
ハイブリッド回路の様にプリント基板上で負帰還増幅回
路を形成する場合、この帰還部分には要求される回路利
得Ｇの精度、安定度と同等以上の素子値精度、安定度を
もつ素子で回路（一般的には抵抗とコンデンサーを組み
合わせたもの）を構成する必要があった。
変動はそのまま回路の利得であるＧの変動となり、帰還
量βによってこの回路の利得が概ね決定される。そこで
ハイブリッド回路の様にプリント基板上で負帰還増幅回
路を形成する場合、この帰還部分には要求される回路利
得Ｇの精度、安定度と同等以上の素子値精度、安定度を
もつ素子で回路（一般的には抵抗とコンデンサーを組み
合わせたもの）を構成する必要があった。
【００１１】
【発明が解決しようとする課題】負帰還増幅回路では回
路利得は帰還回路部の抵抗値の精度と安定性に非常に左
右されるためハイブリッド回路等ではその回路を構成す
る部品の精度、安定性を考慮しなければならない。
路利得は帰還回路部の抵抗値の精度と安定性に非常に左
右されるためハイブリッド回路等ではその回路を構成す
る部品の精度、安定性を考慮しなければならない。
【００１２】ところが、高周波化、小型化、低コスト化
のために回路をプリント基板ではなく、半導体基板上に
形成するＭＭＩＣ構成で負帰還増幅回路を形成する場合
（即ち、ハイブリッドではなくモノリシックに形成する
場合）においては、負帰還増幅回路の帰還部に形成され
る抵抗体はトランジスタの能動層（ＦＥＴならＮ層、Ｎ
+層等、バイポーラトランジスタであればベース層な
ど）が用いられるため、抵抗値の精度と温度に対する安
定性が悪い。そのため、ＭＭＩＣ構成の負帰還増幅回路
では帰還回路の抵抗値がプロセスバラツキにより変動す
ることで、回路利得が変動するという問題点があった。
のために回路をプリント基板ではなく、半導体基板上に
形成するＭＭＩＣ構成で負帰還増幅回路を形成する場合
（即ち、ハイブリッドではなくモノリシックに形成する
場合）においては、負帰還増幅回路の帰還部に形成され
る抵抗体はトランジスタの能動層（ＦＥＴならＮ層、Ｎ
+層等、バイポーラトランジスタであればベース層な
ど）が用いられるため、抵抗値の精度と温度に対する安
定性が悪い。そのため、ＭＭＩＣ構成の負帰還増幅回路
では帰還回路の抵抗値がプロセスバラツキにより変動す
ることで、回路利得が変動するという問題点があった。
【００１３】本発明はこのような点に鑑みなされたもの
であって、高周波半導体集積回路において帰還回路の抵
抗値がプロセスバラツキにより変動しないようにした負
帰還増幅回路を提供することを目的とする。
であって、高周波半導体集積回路において帰還回路の抵
抗値がプロセスバラツキにより変動しないようにした負
帰還増幅回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
め本発明では、増幅器の入力側と出力側の間に負帰還回
路として第１抵抗と直流電流が流れるのを防ぐためのコ
ンデンサを有したモノリシックの高周波半導体集積回路
の負帰還増幅回路において、前記増幅回路の信号ライン
上に直列に上記第１抵抗と同一のプロセス層で形成され
た第２抵抗を設けている。
め本発明では、増幅器の入力側と出力側の間に負帰還回
路として第１抵抗と直流電流が流れるのを防ぐためのコ
ンデンサを有したモノリシックの高周波半導体集積回路
の負帰還増幅回路において、前記増幅回路の信号ライン
上に直列に上記第１抵抗と同一のプロセス層で形成され
た第２抵抗を設けている。
【００１５】具体的に、前記増幅器がコレクタ・ベース
間に前記負帰還回路を接続したエミッタ接地のバイポー
ラトランジスタで構成されており、第２抵抗の一端が前
記バイポーラトランジスタのベースに接続され他端が負
帰還回路を介してコレクタに接続されている。
間に前記負帰還回路を接続したエミッタ接地のバイポー
ラトランジスタで構成されており、第２抵抗の一端が前
記バイポーラトランジスタのベースに接続され他端が負
帰還回路を介してコレクタに接続されている。
【００１６】また、前記増幅器がドレイン・ゲート間に
前記負帰還回路を接続したソース接地のユニポーラトラ
ンジスタで構成されており、第２抵抗の一端が前記ユニ
ポーラトランジスタのゲートに接続され他端が負帰還回
路を介してドレインに接続されている。
前記負帰還回路を接続したソース接地のユニポーラトラ
ンジスタで構成されており、第２抵抗の一端が前記ユニ
ポーラトランジスタのゲートに接続され他端が負帰還回
路を介してドレインに接続されている。
【００１７】或いは、前記第２抵抗の一端が前記増幅器
の出力側と負帰還回路との接続点に接続され、他端が次
段の回路に接続されるようにしてもよい。
の出力側と負帰還回路との接続点に接続され、他端が次
段の回路に接続されるようにしてもよい。
【００１８】このような構成によると、帰還回路に用い
る抵抗と同一のプロセス層（ＦＥＴならＮ層、Ｎ+層
等、バイポーラトランジスタであればベース層など）を
使用して形成される抵抗を信号ラインに直列に挿入する
ことにより、プロセス変動により抵抗値が高くなった場
合においては、帰還量が減り、回路利得を増加する方向
に働く。
る抵抗と同一のプロセス層（ＦＥＴならＮ層、Ｎ+層
等、バイポーラトランジスタであればベース層など）を
使用して形成される抵抗を信号ラインに直列に挿入する
ことにより、プロセス変動により抵抗値が高くなった場
合においては、帰還量が減り、回路利得を増加する方向
に働く。
【００１９】一方、信号ラインに直列に挿入した抵抗値
が増加することにより、回路損失が大きくなり、回路利
得は減少する方向に働く。また逆に、プロセス変動によ
り抵抗値が低くなった場合においては、帰還量が増え、
回路利得は減少する方向に働き、信号ラインに直列に挿
入した抵抗値が肩少することにより、回路損失が小さく
なり回路利得は増加する方向に働く。
が増加することにより、回路損失が大きくなり、回路利
得は減少する方向に働く。また逆に、プロセス変動によ
り抵抗値が低くなった場合においては、帰還量が増え、
回路利得は減少する方向に働き、信号ラインに直列に挿
入した抵抗値が肩少することにより、回路損失が小さく
なり回路利得は増加する方向に働く。
【００２０】半導体基板上に形成された抵抗値がプロセ
ス変動により変化した場合においても回路利得を一定に
保つことができる。また、この信号ラインに直列に挿入
した抵抗は帰還回路部に用いる抵抗と同一のプロセス層
で形成されているために同一の温度特性をもっており、
温度変化に対しても利得の安定化を図ることができる。
ス変動により変化した場合においても回路利得を一定に
保つことができる。また、この信号ラインに直列に挿入
した抵抗は帰還回路部に用いる抵抗と同一のプロセス層
で形成されているために同一の温度特性をもっており、
温度変化に対しても利得の安定化を図ることができる。
【００２１】
【発明の実施の形態】図１に本発明の第１の実施形態を
示す。この回路では、増幅器１１の入力側と出力側の間
に負帰還回路として抵抗Ｒ１と直流電流が流れるのを防
ぐためのコンデンサＣを有したモノリシックの高周波半
導体集積回路の負帰還増幅回路において、増幅回路の信
号ライン上に直列に抵抗Ｒ１と同一のプロセス層で形成
された抵抗Ｒ２を設けている。この抵抗Ｒ２の一端は増
幅器１１の出力側と負帰還回路との接続点に接続され、
他端が次段の回路（ここではバイアス／整合回路１２）
に接続されている。
示す。この回路では、増幅器１１の入力側と出力側の間
に負帰還回路として抵抗Ｒ１と直流電流が流れるのを防
ぐためのコンデンサＣを有したモノリシックの高周波半
導体集積回路の負帰還増幅回路において、増幅回路の信
号ライン上に直列に抵抗Ｒ１と同一のプロセス層で形成
された抵抗Ｒ２を設けている。この抵抗Ｒ２の一端は増
幅器１１の出力側と負帰還回路との接続点に接続され、
他端が次段の回路（ここではバイアス／整合回路１２）
に接続されている。
【００２２】次に本発明の第２の実施形態を図２に示
す。ここでは、バイポーラトランジスタＱをエミッタ接
地で使用し、トランジスタＱのベース端子とコレクタ端
子との間に抵抗Ｒ１と直流電流が流れるのを防ぐための
コンデンサーＣを挿入して負帰還回路を形成し、信号ラ
イン上のベース端子側に帰還回路の抵抗Ｒ１と同一のプ
ロセス層を使用して形成される抵抗Ｒ２を挿入してい
る。
す。ここでは、バイポーラトランジスタＱをエミッタ接
地で使用し、トランジスタＱのベース端子とコレクタ端
子との間に抵抗Ｒ１と直流電流が流れるのを防ぐための
コンデンサーＣを挿入して負帰還回路を形成し、信号ラ
イン上のベース端子側に帰還回路の抵抗Ｒ１と同一のプ
ロセス層を使用して形成される抵抗Ｒ２を挿入してい
る。
【００２３】図３は前記トランジスタＱ、抵抗Ｒ１、コ
ンデンサＣ、抵抗Ｒ２で構成される増幅回路１１の構造
図を示している。同図において、１３はガリウム砒素等
から成る半絶縁性の半導体基板であり、その上にトラン
ジスタＱを構成するコレクタ層１４、ベース層１５、エ
ミッタ層１６が順次積層されている。
ンデンサＣ、抵抗Ｒ２で構成される増幅回路１１の構造
図を示している。同図において、１３はガリウム砒素等
から成る半絶縁性の半導体基板であり、その上にトラン
ジスタＱを構成するコレクタ層１４、ベース層１５、エ
ミッタ層１６が順次積層されている。
【００２４】１７、１８、１９はそれぞれ、コレクタ電
極、ベース電極、エミッタ電極である。エミッタ電極は
グランドに接続されている。基板１３上には、コレクタ
層１４と同一材料から成る層１４’、１４”が設けら
れ、更にそれらの上にベース層１５と同一材料の層１
５’、１５”が設けられている。
極、ベース電極、エミッタ電極である。エミッタ電極は
グランドに接続されている。基板１３上には、コレクタ
層１４と同一材料から成る層１４’、１４”が設けら
れ、更にそれらの上にベース層１５と同一材料の層１
５’、１５”が設けられている。
【００２５】層１４’と１５’は帰還用の抵抗Ｒ１を形
成するものであり、層１４”と１５”は信号ライン上の
抵抗Ｒ２を構成するものである。尚、抵抗としては、層
１５’、１５”の抵抗成分が実質的に利用される。２
０、２１は抵抗Ｒ１の両端電極であり、２２、２３は抵
抗Ｒ２の両端電極となっている。
成するものであり、層１４”と１５”は信号ライン上の
抵抗Ｒ２を構成するものである。尚、抵抗としては、層
１５’、１５”の抵抗成分が実質的に利用される。２
０、２１は抵抗Ｒ１の両端電極であり、２２、２３は抵
抗Ｒ２の両端電極となっている。
【００２６】電極１３には、更に金属層２４と絶縁層２
５とより成るコンデンサＣが形成されている。２６はそ
のコンデンサＣの一方の電極である。配線により電極１
７〜２３、及び２６は図示の如く接続されており、それ
によって図２に示す増幅回路１１が構成されている。
５とより成るコンデンサＣが形成されている。２６はそ
のコンデンサＣの一方の電極である。配線により電極１
７〜２３、及び２６は図示の如く接続されており、それ
によって図２に示す増幅回路１１が構成されている。
【００２７】本発明では、帰還回路部に用いる抵抗Ｒ１
と同一のプロセス層（ＦＥＴならＮ層、Ｎ+層等、バイ
ポーラトランジスタであればベース層など）を使用して
形成される抵抗Ｒ２を信号ラインに直列に挿入すること
により、プロセス変動により抵抗値が高くなった場合に
おいては、帰還量が減り、回路利得を増加する方向に働
く。
と同一のプロセス層（ＦＥＴならＮ層、Ｎ+層等、バイ
ポーラトランジスタであればベース層など）を使用して
形成される抵抗Ｒ２を信号ラインに直列に挿入すること
により、プロセス変動により抵抗値が高くなった場合に
おいては、帰還量が減り、回路利得を増加する方向に働
く。
【００２８】一方、信号ラインに直列に挿入した抵抗値
が増加することにより、回路損失が大きくなり、回路利
得は減少する方向に働く。また逆に、プロセス変動によ
り抵抗値が低くなった場合においては、帰還量が増え、
回路利得は減少する方向に働き、信号ラインに直列に僧
入した抵抗値が減少することにより、回路損失が小さく
なり回路利得は増加する方向に働く。
が増加することにより、回路損失が大きくなり、回路利
得は減少する方向に働く。また逆に、プロセス変動によ
り抵抗値が低くなった場合においては、帰還量が増え、
回路利得は減少する方向に働き、信号ラインに直列に僧
入した抵抗値が減少することにより、回路損失が小さく
なり回路利得は増加する方向に働く。
【００２９】半導体基板１３上に形成された抵抗値がプ
ロセス変動により変化した場合においても回路利得を一
定に保つことができる。また、この信号ラインに直列に
挿入した抵抗Ｒ２は帰還回路部に用いる抵抗Ｒ１と同一
のプロセス層で形成されているために同一の温度特性を
もっており、温度変化に対しても利得の安定化を図るこ
とができる。
ロセス変動により変化した場合においても回路利得を一
定に保つことができる。また、この信号ラインに直列に
挿入した抵抗Ｒ２は帰還回路部に用いる抵抗Ｒ１と同一
のプロセス層で形成されているために同一の温度特性を
もっており、温度変化に対しても利得の安定化を図るこ
とができる。
【００３０】このように、半導体基板上に形成された抵
抗値がプロセス変動により変化した場合においても回路
利得を一定に保つことができる。図５は基板１３上に形
成された抵抗値がプロセス変動により変化した場合の利
得変化を示す。
抗値がプロセス変動により変化した場合においても回路
利得を一定に保つことができる。図５は基板１３上に形
成された抵抗値がプロセス変動により変化した場合の利
得変化を示す。
【００３１】図５は帰還回路部の抵抗Ｒ１が１ＫΩ、信
号ライン上の抵抗Ｒ２を５０Ωとして、両抵抗と、変化
した抵抗との抵抗比に対する利得をシュミレーションに
より得たものである。抵抗値変動±３０％において＋
０．０〜−１．０ｄＢと従来例の図６に示した利得変化
＋１．５〜−２．７ｄＢに比べて改善されていることが
分かる。
号ライン上の抵抗Ｒ２を５０Ωとして、両抵抗と、変化
した抵抗との抵抗比に対する利得をシュミレーションに
より得たものである。抵抗値変動±３０％において＋
０．０〜−１．０ｄＢと従来例の図６に示した利得変化
＋１．５〜−２．７ｄＢに比べて改善されていることが
分かる。
【００３２】次に、図４に示す第３の実施形態では増幅
素子としてユニポーラトランジスタ（ＦＥＴ）Ｔが用い
られている点が第２の実施形態（図２、図３）と相違す
るだけであって、その他は第２の実施形態と全く同様で
ある。このトランジスタＴはソース接地として用いられ
ており、抵抗Ｒ２は一端がゲートに接続され、他端が負
帰還回路（Ｒ１とＣ）を介してドレインに接続されてい
る。この場合も第２実施形態と同様に、半導体基板上に
形成された抵抗値がプロセス変動により変化した場合に
おいても回路利得を一定に保つことができる。
素子としてユニポーラトランジスタ（ＦＥＴ）Ｔが用い
られている点が第２の実施形態（図２、図３）と相違す
るだけであって、その他は第２の実施形態と全く同様で
ある。このトランジスタＴはソース接地として用いられ
ており、抵抗Ｒ２は一端がゲートに接続され、他端が負
帰還回路（Ｒ１とＣ）を介してドレインに接続されてい
る。この場合も第２実施形態と同様に、半導体基板上に
形成された抵抗値がプロセス変動により変化した場合に
おいても回路利得を一定に保つことができる。
【００３３】本発明を高出力増幅器に適用する場合、信
号ライン上のコレクタ端子側に抵抗Ｒ２を入れると出力
特性に悪影響を及ぼすため、例えば第２の実施形態に示
すように信号ライン上のベース端子側（第３の実施形態
ではゲート端子側）に抵抗を入れるとよい。このよう
に、使用する負帰還増幅器の用途別に信号ライン上に挿
入する抵抗の位置を選ぶことが出来る。
号ライン上のコレクタ端子側に抵抗Ｒ２を入れると出力
特性に悪影響を及ぼすため、例えば第２の実施形態に示
すように信号ライン上のベース端子側（第３の実施形態
ではゲート端子側）に抵抗を入れるとよい。このよう
に、使用する負帰還増幅器の用途別に信号ライン上に挿
入する抵抗の位置を選ぶことが出来る。
【００３４】
【発明の効果】以上説明したように本発明によれば、負
帰還増幅回路の負帰還回路に形成される抵抗をトランジ
スタの能動層等の抵抗値の精度と温度に対する安定性の
悪いもので形成しても、回路利得を一定に保つことがで
き、また温度変化に対しても利得の安定化を図ることが
できる。
帰還増幅回路の負帰還回路に形成される抵抗をトランジ
スタの能動層等の抵抗値の精度と温度に対する安定性の
悪いもので形成しても、回路利得を一定に保つことがで
き、また温度変化に対しても利得の安定化を図ることが
できる。
【図１】本発明の第１実施形態の回路図。
【図２】本発明の第２実施形態の回路図。
【図３】その第２実施形態の構造図。
【図４】本発明の第３実施形態の回路図。
【図５】第２実施形態の特性図。
【図６】従来例の特性図。
【図７】従来例の回路図。
【図８】従来例の原理図。
Ｒ１ 抵抗 Ｃ コンデンサ Ｒ２ 抵抗 Ｑ バイポーラトランジスタ Ｔ ユニポーラトランジスタ １１ 増幅回路
Claims (4)
- 【請求項１】増幅器の入力側と出力側の間に負帰還回路
として第１抵抗と直流電流が流れるのを防ぐためのコン
デンサを有したモノリシックの高周波半導体集積回路の
負帰還増幅回路において、前記増幅回路の信号ライン上
に直列に上記第１抵抗と同一のプロセス層で形成された
第２抵抗を有することを特徴とする負帰還増幅回路。 - 【請求項２】前記増幅器がコレクタ・ベース間に前記負
帰還回路を接続したエミッタ接地のバイポーラトランジ
スタで構成されており、第２抵抗の一端が前記バイポー
ラトランジスタのベースに接続され他端が前記負帰還回
路を介してコレクタに接続されていることを特徴とする
請求項１に記載の負帰還増幅回路。 - 【請求項３】前記増幅器がドレイン・ゲート間に前記負
帰還回路を接続したソース接地のユニポーラトランジス
タで構成されており、第２抵抗の一端が前記ユニポーラ
トランジスタのゲートに接続され他端が前記負帰還回路
を介してドレインに接続されていることを特徴とする請
求項１に記載の負帰還増幅回路。 - 【請求項４】前記第２抵抗の一端が前記増幅器の出力側
と負帰還回路との接続点に接続され、他端が次段の回路
に接続されることを特徴とする請求項１に記載の負帰還
増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6290796A JPH09260958A (ja) | 1996-03-19 | 1996-03-19 | 高周波半導体集積回路の負帰還増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6290796A JPH09260958A (ja) | 1996-03-19 | 1996-03-19 | 高周波半導体集積回路の負帰還増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09260958A true JPH09260958A (ja) | 1997-10-03 |
Family
ID=13213805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6290796A Pending JPH09260958A (ja) | 1996-03-19 | 1996-03-19 | 高周波半導体集積回路の負帰還増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09260958A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008288817A (ja) * | 2007-05-16 | 2008-11-27 | Nippon Telegr & Teleph Corp <Ntt> | 広帯域低雑音増幅器 |
-
1996
- 1996-03-19 JP JP6290796A patent/JPH09260958A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008288817A (ja) * | 2007-05-16 | 2008-11-27 | Nippon Telegr & Teleph Corp <Ntt> | 広帯域低雑音増幅器 |
| WO2008143174A1 (ja) * | 2007-05-16 | 2008-11-27 | Nippon Telegraph And Telephone Corporation | 広帯域低雑音増幅器 |
| US8004363B2 (en) | 2007-05-16 | 2011-08-23 | Nippon Telegraph And Telephone Corporation | Wideband low-noise amplifier |
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