JPH09248926A - サーマルヘッド用データ補正回路 - Google Patents

Abstract

(57)【要約】 【課題】 サーマルヘッドにおける複数の抵抗体に対し
て夫々印加すべき電流値に対応する印刷データを前記抵
抗体毎のバラツキ補正用データで補正処理しこの補正後
のデータを複数の抵抗体に夫々印加するサーマルヘッド
用データ補正回路において、補正処理に要する時間を短
くする。 【解決手段】 印刷データとバラツキ補正用データとを
ＤＲＡＭ４に格納しておき、ページモード動作を利用し
て両データを連続して読出す。この読出したデータを基
にアドレスを生成し、ＤＲＡＭ４内に格納されている補
正後のデータを読出す。 【効果】 ページモード動作を利用するため、読出し時
間が短くなり、補正処理に要する時間が短くなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はサーマルヘッド用デ
ータ補正回路に関し、特にマイクロプロセッサ等の制御
による熱転写ラインプリンタ用プリントヘッド（サーマ
ルヘッド）用のデータ補正回路に関する。

【０００２】

【従来の技術】一般に、熱転写カラープリンタでは、イ
エロ，シアン及びマゼンタの３色のリボンを用い、これ
らを合成してカラー印刷を実現している。この場合、各
色の濃度を変化させるために、階調データをサーマルヘ
ッドに与えている。例えば、「赤」といっても薄い赤か
ら濃い赤まで、インクリボンに加える熱とその加える時
間とによって、その色の濃さを制御することができる。

【０００３】実際には、印刷用紙の同一位置におけるヘ
ッドに対して何回パルスを与えるかで制御することにな
る。例えば、８ビットのデータであれば、２の８乗で２
５６通り、すなわち１〜２５６回のいずれかの回数のパ
ルスを与えることにより、２５６通りの濃度を作ること
ができる。この場合、パルスの回数を表すデータが階調
データとなる。なお、上述した３色の合成を行うことに
より２５６×２５６×２５６＝１６Ｍ色が得られる。

【０００４】ところで、サーマルヘッドを構成する複数
の抵抗体は、その製造上の都合から、発熱特性にバラツ
キが生じる。したがって、同じ回数のパルスを与えて
も、抵抗体が異なると発熱量が異なり、均一な印刷結果
が得られない。そこで均一な印刷結果を得るためには、
各抵抗体に与えるデータを補正すれば良い。

【０００５】従来、昇華型熱転写ラインプリンタにおけ
る階調データの個別抵抗を補正する場合、サーマルヘッ
ドの個別データと平均値データとを基に、ファームウェ
アのプログラムによりＣＰＵで計算させる方式とメモリ
上にテーブル化された補正値を３マシンサイクルのＤＭ
Ａ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）で読
出す方式とがあった。

【０００６】例えば、まず最初に、補正前の階調値をＤ
ＭＡで読出す。そしてプリントヘッド１ライン分個数の
個別抵抗補正値をメモリに持ち、このデータを続く次の
ＤＭＡで１マシンサイクル使用して読出す。次にこの読
出したデータ２つにて、現状階調値とその個別抵抗補正
値との乗算結果の格納されているメモリ上のテーブルを
示すアドレスを計算し、次のＤＭＡサイクルで乗算結果
を自動的に読出すという、３マシンサイクルを費やして
結果を得ていた。

【０００７】これについて図５を参照して説明する。同
図は、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍ Ａｃｃ
ｅｓｓ Ｍｅｍｏｒｙ）を用い、ＤＭＡの３マシンサイ
クルで補正後のデータを得る場合の動作を示すタイムチ
ャートである。同図には、図示せぬＤＲＡＭに供給する
クロックＣＬＫと、アドレスストローブＡＳＴＢとロウ
アドレスストローブＲＡＳと、カラムアドレスストロー
ブＣＡＳと、リード信号ＲＤ０と、ライト信号ＷＲ０
と、アドレスと、データとが示されている。

【０００８】同図に示されているように、ロウアドレス
ストローブＲＡＳの立下りでロウアドレスが確定し、ま
たカラムアドレスストローブＣＡＳの立下りでカラムア
ドレスが確定する。そして、これら両アドレスによって
図示せぬＤＲＡＭからデータ８，データ９，データ１０
が順に読出されるのである。

【０００９】本例では、データ８が補正前の階調値デー
タ、データ９が個別抵抗補正用データ、データ１０が乗
算結果、すなわち最終的な補正後のデータである。以上
のように３マシンサイクルで読出したデータを用いれば
最適な印刷結果が得られるのである。

【００１０】

【発明が解決しようとする課題】上述した従来の読出し
制御では、通常の１ワードアクセスのＤＭＡが連続して
起こり、一ライン当たり数千個あるプリントヘッドの発
熱体である抵抗体一つ一つに対する補正計算処理に時間
がかかってしまうという欠点がある。また、ＣＰＵが動
作して命令を処理する時間が少なくなり結果的に全体の
処理が遅れてしまうという欠点がある。

【００１１】なお、特開平４−３６６６５１号公報や特
開平１−１９２５６１号公報にもメモリを用いて濃度補
正を行う技術が記載されているが、これらによっては上
述した欠点を解決することはできない。

【００１２】本発明は上述した従来技術の欠点を解決す
べくなされたものであり、その目的は印刷データの補正
処理をより短い時間で行うことのできるサーマルヘッド
用データ補正回路を提供することである。

【００１３】

【課題を解決するための手段】本発明によるサーマルヘ
ッド用データ補正回路は、サーマルヘッドにおける複数
の抵抗体に対して夫々印加すべき電流値に対応する印刷
データを前記抵抗体毎のバラツキ補正用データで補正処
理しこの補正後のデータを前記複数の抵抗体に夫々印加
するサーマルヘッド用データ補正回路であって、前記印
刷データ及び前記バラツキ補正用データを格納するメモ
リと、ページモード動作により前記印刷データ及び前記
バラツキ補正用データを前記メモリから連続して読出す
読出手段とを含むことを特徴とする。

【００１４】

【発明の実施の形態】本発明の作用は以下の通りであ
る。

【００１５】印刷データとバラツキ補正用データとをＤ
ＲＡＭに格納しておく。これら両データを読出す場合に
は、ページモード動作を利用することによって、連続し
て読出す。これにより、補正処理に要する時間が短くな
る。

【００１６】次に、本発明の実施例について図面を参照
して説明する。

【００１７】図１は本発明によるサーマルヘッド用デー
タ補正回路の一実施例の構成を示すブロック図である。
図において、本発明の一実施例によるサーマルヘッド用
データ補正回路は、ＤＲＡＭ４に対するアドレスを生成
するアドレス生成回路１と、ＤＲＡＭを制御するＤＲＡ
Ｍタイミング制御回路２と、ＤＲＡＭとのデータ交換を
行うデータ制御回路３と、ランダムな読み書きが可能で
あるＤＲＡＭ４とを含んで構成されている。

【００１８】アドレス生成回路１は、続いて起こる３回
のＤＲＡＭのアクセスに対して、１回目は補正前印刷デ
ータの読出しアドレスを生成し、２回目はＤＭＡの回数
に応じ対応するサーマルラインヘッド基準位置からの個
別抵抗補正値が格納されたアドレスを生成し、３回目は
読出した二つのデータから、補正前のデータと個別抵抗
補正値との乗算結果として補正後データが格納されてい
るアドレスを計算し、補正後データを読み込むためのア
ドレスを生成する回路である。

【００１９】ＤＲＡＭタイミング制御回路２は、実際に
ＤＲＡＭ４に対するＲＡＳ，ＣＡＳ制御信号を生成する
だけでなく、アドレス生成回路１がアドレスを出力する
タイミングや、データ制御回路３がデータを入力しラッ
チするタイミングをアドレス生成回路１及びデータ制御
回路３に対して出力する回路である。

【００２０】データ制御回路３は、ＤＲＡＭタイミング
制御回路２からの信号により、ＤＲＡＭ４からのデータ
を取込むと共に、取込んだデータ自体から個別抵抗補正
結果の格納されているアドレスを計算する回路である。

【００２１】ところで、熱転写ラインプリンタ用サーマ
ルヘッドの抵抗体は一列に数千個並んでいる。この抵抗
体一つ一つには必ず生産上バラツキが発生する。したが
って、均一な印刷結果を得るためには必ずその一つ一つ
の抵抗体のバラツキを補正し、結果として同一条件の熱
を発生させなければならない。このため補正前のデータ
に対し、個々の抵抗値からバラツキ度を考慮した値とし
て補正後のデータを実際の印刷データとしなければなら
ない。

【００２２】ところが、この補正計算処理は、補正前の
値と個別抵抗補正値との乗算であるため、ＣＰＵ命令に
て実行しても、回路で計算させたとしても時間がかか
る。このため、乗数，被乗数から導かれる計算結果のテ
ーブルを作っておき、乗数と被乗数とに基づいてこのテ
ーブルから計算結果を読出し、これによって補正後のデ
ータを得ているのである。

【００２３】次に、この図１の他、図２のタイムチャー
トを参照して説明する。なお、両図において、図５と同
等部分は同一符号により示されている。

【００２４】まず、補正前の印刷データがＤＲＡＭ４の
あるエリアに順番にサーマルラインヘッドの左端に相当
するデータから格納されている。このデータを図２のロ
ウ及びカラム１のアドレスを使い順次ＤＭＡで読込み、
図１中のデータ制御回路３へ取込む。この時のタイミン
グは、図２中のデータ５である。しかもこのアクセス
は、ＤＲＡＭの持つページモード動作の第１回目のアク
セスとする。この制御はＤＲＡＭタイミング制御回路２
が行う。

【００２５】続いて、サーマルラインヘッドの左端に相
当するデータから順に読出すことが判っているため、こ
のサーマルラインヘッドの物理的な位置も判断でき、そ
の物理的位置に対応する個別抵抗の補正値が順次格納さ
れているＤＲＡＭ４内のアドレスも判断できる。

【００２６】すなわち、各抵抗体に対する個別抵抗補正
値をＤＲＡＭ４に格納する場合、その格納する順序を、
サーマルヘッドに並んでいる抵抗体の並び順と一致させ
れば、アドレスを１ずつ加算するだけで順次対応するも
のを読出せるのである。つまり、スタートアドレスがわ
かれば、それに読出した回数（リード回数）を足すだけ
で目的とするアドレスが得られるのである。

【００２７】このアドレスはアドレス生成回路１が計算
し、ＤＲＡＭタイミング制御回路２からの信号により図
２のカラム２のアドレスとして出力する。こうしてＤＲ
ＡＭの持つページモード動作の２回目のアクセスとして
ＤＲＡＭタイミング制御回路２がＲＡＳ及びＣＡＳの両
信号を制御し、図２中のデータ６をデータ制御回路３に
取込む。

【００２８】このように、ＤＲＡＭのページモード動作
を利用してデータを２回取込むことにより、マシンサイ
クルを２回続けて読込む従来の動作の場合（図３）より
も短い時間でデータを得ることができる。

【００２９】こうして読込んだデータ５とデータ６との
組合わせにより、ＤＲＡＭ４内の計算結果テーブルの個
々の計算結果の書込まれているアドレスを計算し、次の
マシンサイクルで個別抵抗補正値テーブルから計算結果
を読込み、データ７を得ることができるのである。

【００３０】以上の繰り返しをサーマルヘッドの発熱体
個数分行うことにより、全体の個別抵抗補正が終了す
る。もちろん、こうして得られた個々の個別抵抗補正計
算結果を別のメモリエリアに図２中のデータ７に続く４
回目のメモリアクセスとしてＤＭＡを用いて順次格納す
ることもできるのである。なお、ＤＲＡＭ４は各テーブ
ルの大きさを考慮してその記憶容量を選定すれば良い。

【００３１】ここで、図１中のアドレス生成回路１の内
部構成について図３を参照して説明する。同図に示され
ているようにアドレス生成回路１は、補正前印刷データ
のスタートアドレスを保持するレジスタ１１と、個別抵
抗補正値のスタートアドレスを保持するレジスタ１２
と、個別抵抗補正計算結果のベースアドレスを保持する
レジスタ１３と、これら各レジスタ１１〜１３の出力を
選択するセレクタ１４とを含んで構成されている。ま
た、アドレス生成回路１は、データバスからのデータを
ラッチするラッチ１５と、ＤＭＡによる３回のアクセス
毎に１カウントアップするＤＭＡ回数カウンタ１６と、
これらラッチ１５の出力とカウンタ１６の出力とを選択
するセレクタ１７とを含んで構成されている。

【００３２】さらに、アドレス生成回路１は、セレクタ
１４の出力とセレクタ１７の出力とを加算するアダー１
８と、回路内の各部にタイミング信号を与えるタイミン
グ制御回路１９とを含んで構成されている。

【００３３】かかる構成において、最終的にアダー１８
から出力されるデータが、ＤＲＡＭへのＤＭＡ用生成ア
ドレスとなる。まず、ＤＭＡの１ワード目ではレジスタ
１１の出力である補正前データスタートアドレスとＤＭ
Ａ回数とがアダー１８で加算されてアドレスが生成さ
れ、その結果ＤＲＡＭから読出された補正前データがラ
ッチ１５にラッチされる。次にＤＭＡの２ワード目では
レジスタ２の出力である個別抵抗補正値スタートアドレ
スとＤＭＡ回数とがアダー１８で加算されてアドレスが
生成され、その結果ＤＲＡＭから読出された個別抵抗補
正値がラッチ１５にラッチされる。以上の１ワード目及
び２ワード目は上述したようにページモード動作で読出
される。

【００３４】そして、ＤＭＡの３ワード目ではレジスタ
１３の出力である個別抵抗補正計算結果のベースアドレ
スとラッチ１５におけるラッチデータとがアダー１８で
加算され、最終的なアドレスとして生成されるのであ
る。なお、タイミング制御回路１９は、以上の条件でア
ドレスが生成されるように、セレクタ１４及び１７を制
御するのである。

【００３５】次に、以上のアドレス生成手順について図
４を参照して説明する。同図（ａ）には図３中のアダー
１８の出力側、すなわちアドレスバスＡＤが示されてい
る。図中の「００」〜「２０」のうち、「００」〜「０
５」は上述したＤＭＡの１ワード目のアクセスで読出さ
れラッチされた補正前データ４１であり、「０６」〜
「１３」は上述したＤＭＡの２ワード目のアクセスで読
出されラッチされた個別抵抗補正値４２である。

【００３６】そして、これら補正前データ４１と個別抵
抗補正値４２とが、個別抵抗補正値計算結果ベースアド
レス４３とアダーにおいて足されることにより、個別抵
抗補正値４４が得られるのである。この個別抵抗補正値
を利用してＤＭＡの３ワード目のアクセスが行われ、最
終的な印刷データが得られるのである。

【００３７】ここで、同図（ｂ）には補正前データ４１
と個別抵抗補正値４２との関係が示されている。同図の
横軸側の「００」〜「３Ｆ」（ｈ）が補正前データ４１
であり、縦軸側の「００」〜「ＦＦ」（ｈ）が個別抵抗
補正値４２である。例えば、ＤＭＡの１ワード目で補正
前データ４１として「０１」が得られ、２ワード目で個
別抵抗補正値４２として「０２」が得られたとすると、
これらによって得られるアドレスは「０８１」である。

【００３８】そして、この「０８１」が同図（ａ）に示
されているように個別抵抗補正値計算結果ベースアドレ
ス４３の内容と加算されて個別抵抗補正値４４が得られ
るのである。例えば、個別抵抗補正値計算結果ベースア
ドレス４３が「１００００」であれば、これに「０８
１」が加算され、個別抵抗補正値４４は「１００８１」
となる。この「１００８１」をアドレスとしてＤＭＡの
３ワード目のアクセスが行われるのである。

【００３９】以上のようにページモード動作でアクセス
を行うことにより、従来よりも短い時間で処理を行うこ
とができるのである。

【００４０】なお、同様な回路を個別抵抗補正以外の熱
転写ラインプリンタのデータ補正計算に用いることもで
きる。例えば、熱履歴制御に用いることもできる。

【００４１】すなわち、サーマルプリンタはヘッドに並
んでいる各抵抗体に電流を流すことによって発熱させ、
この熱によりインクリボンのインクを溶かしたり気化さ
せて印刷するものである。この時隣り合う抵抗体の一方
が発熱すると、他方の抵抗体の温度も上昇する。したが
って、何も考えずに冷えているときと同じだけの電流を
他方の抵抗体に印加すると、温度が上がり過ぎて色むら
等が発生する。

【００４２】このようなことを防ぐため、隣り合う抵抗
体同士で直前にどの程度発熱したかを熱履歴として保持
しておくのが一般的である。この場合、直前に印刷させ
たデータを数行分保持しておき、このデータを用いて発
熱量を計算するのである。ある抵抗体に着目した場合
に、そのものも回りの抵抗体も全く発熱していなければ
電流量を多くし、そのものの直前の発熱量や、隣の抵抗
体の発熱量に応じて電流量を減らすことにより、発熱量
を調整するのである。

【００４３】具体的には、直前の一ライン分の印刷デー
タを図２中のデータ６に相当するタイミングで読込み、
直前ラインの階調値により補正計算を回路内部で行い、
同図中のデータ７に相当するタイミングで書込むことに
より、熱転写ラインプリンタの最低限度の補正制御が可
能となる。

【００４４】以上のように本実施例のデータ補正回路で
は、補正前のデータをＤＲＡＭのページモードの１回目
のアクセスにて読出し補正前データを読出した回数よ
り、そのデータを印刷させるためのプリントヘッドの抵
抗体が持つ固有のバラツキを補正するためのデータであ
る個別抵抗補正値を読出すためのアドレスを生成し、そ
の生成したアドレスにて、上記ページモードの２回目の
アクセスで個別抵抗補正値を読出し、補正前のデータ値
と個別抵抗補正値との２つの値から現状階調値ともとの
個別抵抗補正値との乗算結果の格納されているメモリ上
のテーブルを示すアドレスを計算し、その結果得られた
アドレスで補正後のデータをＤＭＡで取込んでいるので
ある。これにより、従来よりも短い時間にて同一の処理
を可能として処理の高速化が行えるのである。

【００４５】

【発明の効果】以上説明したように本発明は、印刷デー
タとバラツキ補正用データとをＤＲＡＭに格納してお
き、ページモード動作を利用して両データを連続して読
出すことにより、補正処理に要する時間を短くすること
ができるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施例によるサーマルヘッド用データ
補正回路の構成を示すブロック図である。

【図２】図１のサーマルヘッド用データ補正回路の各部
の動作を示すタイムチャートである。

【図３】図１中のアドレス生成回路の構成例を示すブロ
ック図である。

【図４】アドレス生成回路によるアドレス生成手順を示
す図であり、（ａ）はアドレスの算出例を示し、（ｂ）
は個別抵抗補正値と補正前データとの関係を示す図であ
る。

【図５】従来のサーマルヘッド用データ補正回路の各部
の動作を示すタイムチャートである。

【符号の説明】

１ アドレス生成回路 ２ ＤＲＡＭタイミング制御回路 ３ データ制御回路 ４ ＤＲＡＭ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 サーマルヘッドにおける複数の抵抗体に
   対して夫々印加すべき電流値に対応する印刷データを前
   記抵抗体毎のバラツキ補正用データで補正処理しこの補
   正後のデータを前記複数の抵抗体に夫々印加するサーマ
   ルヘッド用データ補正回路であって、前記印刷データ及
   び前記バラツキ補正用データを格納するメモリと、ペー
   ジモード動作により前記印刷データ及び前記バラツキ補
   正用データを前記メモリから連続して読出す読出手段と
   を含むことを特徴とするサーマルヘッド用データ補正回
   路。
2. 【請求項２】 前記メモリはＤＲＡＭであることを特徴
   とする請求項１記載のサーマルヘッド用データ補正回
   路。