JPH09247240A - シリアル通信装置 - Google Patents

Abstract

(57)【要約】 【課題】 装置に電源が入っている限り、シリアル通信
を実行する電気基盤ユニットの入力情報を常に把握する
ためには、入出力情報の収集を常に実行しなくてはなら
ないため、より長寿命の赤外LEDを用いなければなら
ず、コストがアップする。 【解決手段】 電気基盤ユニット２に対する出力情報の
更新が発生した場合、或いは他入力OR回路４４によるシ
リアル通信要求信号が発生した場合、またはＣＰＵ３が
通信エラーと判断したことによる再通信が必要になった
場合にのみ、シリアル通信を実行する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、装置内の中央処理
基盤ユニットが有する中央演算処理装置（ＣＰＵ）によ
って、シリアル通信の送受信を制御し、前記中央処理基
盤ユニットとその他の電気基盤ユニットとの間の入出力
情報の情報交換を実行するシリアル通信装置に関する。

【０００２】

【従来の技術】従来、上述したようなシリアル通信装置
は、装置動作を制御する中央処理基盤ユニットが有する
ＣＰＵの入出力ポート数をを節約する目的で広く用いら
れている。つまり、ＣＰＵに対する装置内の入力情報状
態を検知し、装置内に点在する出力装置の制御を行う上
で、より少ないＣＰＵの入出力ポート数で装置全体の動
作を制御するものである。また、装置外に着脱可能な装
置に対するオプションユニットと呼ばれる付加装置の動
作を制御する上でも、より少ないＣＰＵの入出力ポート
数で実行可能となるものである。

【０００３】装置全体の動作をより少ないＣＰＵの入出
力ポート数で制御できるということは、装置内の配線数
を少なくできるため、装置の組み立てを容易にしたり、
低コストが実現できるのである。中でも、装置外に着脱
可能な装置に対するオプションユニットと呼ばれる付加
装置を取り付ける場合、複雑なコネクタ配線が簡略化で
きるため、ユーザによるオプションユニットの設置も可
能になるのである。

【０００４】更に、上述したようなシリアル通信装置の
送受信手段を発光素子と受光素子との組み合わせによる
光通信で構成すると、配線による結合は不要になり、更
なる装置組み立ての簡略化、ユーザによるオプションユ
ニットの設置の容易さが増すことになるのである。

【０００５】以下、図７を用いて従来のシリアル通信装
置の一例について説明する。

【０００６】図７は、従来のシリアル通信装置の構成を
示すブロック図である。同図において、１は装置内の中
央処理基盤ユニット、２はその他の電気基盤ユニットで
ある。本例では、説明を容易にするため１つの電気基盤
ユニット２とシリアル通信を実施しているが、複数の電
気基盤ユニットとシリアル通信を実施するようにした構
成でも良く、電気基盤ユニットの配設数は特に限定され
るものではない。

【０００７】中央処理基盤ユニット１は、ＣＰＵ（中央
演算処理装置）３、トランシーバ４，５及びレシーバ６
を有している。トランシーバ４，５は、シリアル通信の
送信を実行するもので、発光素子で構成されている。レ
シーバ６は、シリアル通信の受信を実行するもので、受
光素子で構成されている。

【０００８】電気基盤ユニット２は、トランシーバ１０
及びレシーバ８，９を有している。トランシーバ１０
は、シリアル通信の送信を実行するもので、発光素子で
構成されている。レシーバ８，９は、シリアル通信の受
信を実行するもので、受光素子で構成されている。

【０００９】また、電気基盤ユニット２は、シフトレジ
スタ制御用タイミング取り回路１２及びシフトレジスタ
１３を有している。シフトレジスタ制御用タイミング取
り回路１２は、ＣＰＵ３から送信されるシリアル通信信
号を基にシフトレジスタ１３を制御するものである。シ
フトレジスタ１３に確保されたＣＰＵ３からの出力デー
タは、ラッチ回路１４，１５，１６，１７，１８により
保持される。これらのラッチ回路１４〜１８は、例えば
各ドライバー回路１９，２０，２１，２２，２３によ
り、モータ２４，２５やソレノイド２６，２７，２８等
の動作制御を実行する。

【００１０】一方、２９，３，３１，３２，３３は、シ
フトレジスタ１３に確保したＣＰＵ３への入力データを
保持するためのラッチ回路で、例えばフォトインタラプ
タ３４，３５のセンサやタクトスイッチ３６，３７，３
８の入力手段等の状態検知を実行するものである。

【００１１】次に、上記構成のシリアル通信装置の動作
を説明する。

【００１２】図７において、中央処理基盤ユニット１の
ＣＰＵ３は、出力データ（DATA OUT)とシリアルクロッ
ク（CLK OUT)を電気基盤ユニット２に伝送する。そのこ
とで、シフトレジスタ制御用タイミング取り回路１２
は、シフトレジスタ１３のシフトイン制御信号をオンし
て、シリアルクロックに同期を取り、出力データを順に
シフトインし始める。その後、所定のシフト数に達した
ならば、シフトレジスタ制御用タイミング取り回路１２
によってラッチ制御信号がオンされ、ＣＰＵ３からの出
力データをラッチ回路１４〜１８に保持する。これと同
時に、ラッチ回路２〜３３には、ＣＰＵ３への入力デー
タが保持される。更に、シフトレジスタ制御用タイミン
グ取り回路１２によりシフトアウト制御信号をオンし
て、保持されたＣＰＵ３への入力データを送信する。そ
して、入力データ（DATA IN)は、ＣＰＵ３が発生し続け
ているシリアルクロック（CLK OUT)を基に情報収集を実
行する。

【００１３】以上により、ＣＰＵ３は、出力データ送信
すれば、自動的に入力データを受信することができるも
のである。

【００１４】

【発明が解決しようとする課題】しかしながら、上述し
た従来装置にあっては、シリアル通信を実行する電気基
盤ユニット２の入力情報の変化を検知するために、ある
特定の短い周期でシリアル通信の実行を繰り返して行わ
なければならない。このことは、中央処理基盤ユニット
１のＣＰＵ３からの出力情報の状態変化の有無に拘らず
シリアル通信を実行し続けなければならない。

【００１５】このため、発光素子と受光素子とで構成さ
れる光伝送手段において、ある特定の短い周期でシリア
ル通信の実行を繰り返すと、特に発光素子である赤外LE
Dの寿命が持たない恐れがある。つまり、装置に電源が
入っている限り、シリアル通信を実行する電気基盤ユニ
ット２の入力情報を常に把握するためには、入出力情報
の収集を常に実行しなくてはならない。従って、より長
寿命の赤外LEDを用いなければならないためにコストが
アップする。

【００１６】そのため、シリアル通信を実行する電気基
盤ユニット２にＣＰＵを設け、入出力情報が変化したと
きのみシリアル通信を実行することで通信回数を減ら
し、ごく一般的な低価格の赤外LEDを利用することが考
えられていたが、新たにＣＰＵを付加することは、更な
るコストアップを招くという問題点があった。

【００１７】本発明は上述した従来の技術の有するこの
ような問題点に鑑みてなされたものであり、その目的と
するところは、ごく一般的な低価格の赤外LEDを利用す
ることができるシリアル通信装置を提供しようとするも
のである。

【００１８】

【課題を解決するための手段】上記目的を達成するため
に請求項１記載のシリアル通信装置は、装置内の中央処
理基盤ユニットが有する中央演算処理装置（ＣＰＵ）に
よって、シリアル通信の送受信を制御し、前記中央処理
基盤ユニットとその他の電気基盤ユニットとの間の入出
力情報の情報交換を実行するシリアル通信装置におい
て、前記電気基盤ユニットには、前記ＣＰＵへシリアル
転送するための入力情報を検出する複数の入力情報検出
手段を有し、前記各入力情報検出手段には、前記ＣＰＵ
へシリアル転送するための入力情報を保持する入力情報
保持手段を有し、前記各入力情報保持手段は、保持され
た入力情報と最新の入力情報との状態変化を検出する状
態変化検出手段を有し、前記状態変化検出手段のうち少
なくとも１つの入力情報の状態が変化したことを認識す
ると前記ＣＰＵへシリアル通信要求信号を発する状態変
化認識手段を有することを特徴とするものである。

【００１９】また、上記目的を達成するために請求項２
記載のシリアル通信装置は、請求項１記載のシリアル通
信装置おいて、発光素子と受光素子とからなる光伝送手
段を有することを特徴とするものである。

【００２０】また、上記目的を達成するために請求項３
記載のシリアル通信装置は、請求項１または２記載のシ
リアル通信装置おいて、前記電気基盤ユニットから転送
された入力情報を保持する第２の入力情報保持手段と、
前記第２の入力情報保持手段に保持された入力情報とシ
リアル通信直後の更新入力情報とを比較する入力情報比
較手段と、前記シリアル通信要求信号を受信の状態で且
つ前記入力情報比較手段での比較結果が一致した場合或
いは前記シリアル通信要求信号を未受信の状態で且つ前
記入力情報比較手段での比較結果が一致しない場合にシ
リアル通信エラーと判断する通信エラー判断手段とを有
することを特徴とするものである。

【００２１】更に、上記目的を達成するために請求項４
記載のシリアル通信装置は、請求項１、２または３記載
のシリアル通信装置おいて、前記電気基盤ユニットに対
する出力情報の更新が発生した場合或いは前記状態変化
認識手段による前記シリアル通信要求信号が発生した場
合または前記通信エラー判断手段によりシリアル通信エ
ラーと判断されたことにより再通信が必要になった場合
にシリアル通信を実行するシリアル通信制御手段を有す
ることを特徴とするものである。

【００２２】

【発明の実施の形態】以下、本発明の各実施の形態を図
１〜図６に基づき説明する。

【００２３】（第１の実施の形態）まず、本発明の第１
の実施の形態を図１〜図４に基づき説明する。図１は、
本発明の第１の実施の形態に係るシリアル通信装置の構
成を示すブロック図であり、同図において、上述した従
来例の図７と同一部分には、同一符号が付してある。

【００２４】図１において図７と異なる点は、図７の構
成にレシーバ７、トランシーバ１１、イクスクルーシブ
オア回路（以下、EXOR回路と記述する）３９，４０，４
１，４２，４３、多入力オア回路（以下、多入力OR回路
と記述する）４４を付加したことである。

【００２５】レシーバ７は、中央処理基盤ユニット１に
設けられ、シリアル通信の受信を実行するもので、受光
素子で構成されている。トランシーバ１１は、レシーバ
７に対応して電気基盤ユニット２に設けられ、シリアル
通信の送信を実行するもので、発光素子で構成されてい
る。

【００２６】EXOR回路３９〜４３は、シリアル通信時に
ラッチ保持された入力データと現状のデータとを比較検
出するもので、本発明で言うラッチ回路に保持された入
力情報と最新の入力情報との状態変化を検出する状態変
化検出手段である。多入力OR回路４４は、全てのEXOR回
路３９〜４３の出力結果を入力とするもので、本発明で
言う状態変化検出手段のうち少なくとも１つの入力情報
の状態が変化したことを認識すると前記ＣＰＵ３へシリ
アル通信要求信号を発する状態変化認識手段である。

【００２７】次に、本実施の形態に係るシリアル通信装
置の動作を、図１及び図２を用いて説明する。図２は、
本実施の形態に係るシリアル通信装置におけるシリアル
通信の送受信のタイミングを示すタイミングチャートで
ある。

【００２８】尚、本発明は、シリアル通信手段における
送受信方式については特に限定されるものではない。

【００２９】図１において、中央処理基盤ユニット１の
ＣＰＵ３が、電気基盤ユニット２と情報交換を実施する
場合、図２に示すようなタイミングでシリアル通信の送
受信が実行されるものである。つまり、ＣＰＵ３は、出
力データ（DATA OUT)とシリアルクロック（CLKOUT)を電
気基盤ユニット２に伝送する。そのことで、シフトレジ
スタ制御用タイミング取り回路１２は、シフトレジスタ
１３のシフトイン制御信号をオンして、シリアルクロッ
クに同期を取り、出力データを順にシフトインし始める
ものである。一方、シフトレジスタ制御用タイミング取
り回路１２は、シリアルクロックを分周して所定のタイ
ミングを検出するものである。

【００３０】そして、所定のシフト数に達したならば、
シフトレジスタ制御用タイミング取り回路１２によって
ラッチ制御信号がオンされ、ＣＰＵ３からの出力データ
をラッチ回路１４〜１８に保持する。これと同時に、ラ
ッチ回路２９〜３３には、ＣＰＵ３への入力データが保
持される。更に、シフトレジスタ制御用タイミング取り
回路１２により、シフトアウト制御信号をオンして、保
持されたＣＰＵ３への入力データを返送する。そして、
入力データ（DATA IN)は、ＣＰＵ３が発生し続けている
シリアルクロックを基に情報収集を実行する。

【００３１】以上により、ＣＰＵ３は、出力データを送
信すれば、自動的に入力データを受信することができ
る。

【００３２】次に、本実施の形態に係るシリアル通信装
置におけるシリアル通信制御について、図１、図３及び
図４を用いて説明する。図３は、本実施の形態に係るシ
リアル通信装置におけるシリアル通信制御のタイミング
を示すタイミングチャート、図４は、同シリアル通信装
置におけるシリアル通信制御の制御手順を示すフローチ
ャートである。

【００３３】図１に示すように、ＣＰＵ３に対する入力
手段であるフォトインタラプタ３４，３５のセンサやタ
クトスイッチ３６〜３８には、個々に入力状態保持手段
であるラッチ回路２９〜３３を有し、そのラッチ回路２
９〜３３には、個々に状態変化検出手段であるEXOR回路
３９〜４３を有し、ラッチ回路２９〜３３の入力状態と
ラッチ後の状態とを比較している。このことにより、シ
リアル通信時での入力データのラッチ結果とその後の入
力データの変化具合が、図３に示すように監視すること
ができる。つまり、図３に示すようにシリアル通信直
後、一致していた入力データに変化があれば、ラッチ回
路における入出力状態が不一致となり、EXOR回路３９〜
４３の出力が変化するものである。そして、次のシリア
ル通信が実行されると、変化した入力データがラッチさ
れるため、再びラッチ回路における入出力状態が一致す
るものである。

【００３４】一方、状態変化検出手段であるEXOR回路３
９〜４３の出力は、状態変化認識手段である多入力OR回
路４４に接続され、複数のEXOR回路３９〜４３のうち、
いずれか１つでも不一致状態に変化することで、ＣＰＵ
３へのシリアル通信要求信号（以下、単に通信要求信号
と記述する）をオンするように構成されている。

【００３５】従って、ＣＰＵ３からの出力データ更新が
ない場合でも、電気基盤ユニット２の複数ある入力デー
タのうち、いずれか１つでも状態に変化があった場合、
ラッチ回路の入出力状態をEXOR回路３９〜４３で比較す
ることで状態変化検出が確認され、更に、複数あるEXOR
回路３９〜４３のうち、いずれか１つでも状態に変化が
あった場合、多入力OR回路４４で状態変化認識がなさ
れ、ＣＰＵ３へ通信要求信号が発せられる。

【００３６】次に、ＣＰＵ３は、図４に示すフローチャ
ートに従ってシリアル通信を実行することで、シリアル
通信エラーを判断したり、更には、出力データの更新
時、入力データの更新時或いはシリアル通信エラーによ
る自動復帰時にのみシリアル通信を実行する、いわゆる
シリアル通信の実行回数を必要最低限に抑制する制御に
ついて説明する。

【００３７】図４に示すフローチャートは、ＣＰＵ３に
おけるシリアル通信制御を司るものであり、その説明を
容易にするため、装置のシリアル通信制御以外の制御に
ついては省略している。

【００３８】特に図示しないＣＰＵ３のメインプログラ
ムは、装置の各制御をタスク形式で支配しており、所定
の周期で各タスクをエンターして並列処理を実行してい
る。図４に示すプログラムフローは、このタスクの１つ
であり、本実施の形態でのシリアル通信を制御するもの
である。

【００３９】メインプログラムから通信タスクがエンタ
ーされると、図４に示すプログラムフローの処理が開始
され、まず、ステップＳ４０１で通信エラーフラグがセ
ットされている（通信エラーフラグ＝１）か否か、即ち
通信エラーであるか否かが判断される。そして、通信エ
ラーでない場合は、ステップＳ４０２で出力データ更新
の有無を調べるために出力データ更新フラグがセットさ
れている（出力データ更新フラグ＝１）か否かを判断す
る。この出力データ更新フラグとは、他の制御タスク中
で出力データの更新が生じた場合、そのタスク中でメモ
リに格納されている更新すべき出力データを書き換え、
出力データ更新があったことを示すためにセットとされ
るフラグである。

【００４０】そして、出力データ更新フラグがセットさ
れている場合は、他の電気基盤ユニット２への出力デー
タ更新が要求されているため、シリアル通信が実行され
るものである。

【００４１】一方、この出力データ更新フラグがセット
されていない場合は、ステップＳ４０３で通信要求信号
がTRUEか否か、即ちオンか否かを判断する。この通信要
求信号は、他の電気基盤ユニット２から送信されてくる
信号であり、ＣＰＵ３への入力データの更新が発生した
場合にオンされるものである。そして、この通信要求信
号がTRUEではなくFALSE、即ちオフの場合は、本処理動
作を終了する。つまり、通信エラーではなく、出力デー
タ更新もなく、入力データ更新もなければ、シリアル通
信は実行しないものである。また、前記ステップＳ４０
３で通信要求信号がTRUE、即ちオンの場合は、ステップ
Ｓ４０５で通信要求フラグをセットし（通信要求フラグ
＝１）、ステップＳ４０７へ進む。

【００４２】また、前記ステップＳ４０２において出力
データ更新フラグがセットされている（出力データ更新
フラグ＝１）場合は、ステップＳ４０４で通信要求信号
がTRUEか否か、即ちオンか否かを判断する。そして、こ
の通信要求信号がTRUE、即ちオンの場合は、ステップＳ
４０５で通信要求フラグをセットし（通信要求フラグ＝
１）、ステップＳ４０７へ進む。また、通信要求信号が
TRUEではなくFALSE、即ちオフの場合は、ステップＳ４
０６で通信要求フラグをリセットし（通信要求フラグ＝
０）、ステップＳ４０７へ進む。このことにより、出力
データ更新或いは入力データ更新のいずれかに要求があ
れば、シリアル通信が実行されるものであり、更に、通
信要求フラグの設定により、入出力データの更新による
ものか、出力データ或いは入力データの更新によるもの
かを記憶保持することができるものである。

【００４３】シリアル通信が実行される場合、ステップ
Ｓ４０７で出力データを格納しているメモリから出力デ
ータをレジスタにセットアップする。次に、ステップＳ
４０８で通信（送信及び受信）を実行し、ステップＳ４
０９で通信（受信）が終了したか否かを、終了するまで
判断する。そして、通信が終了した場合は、ステップＳ
４１０で入力したシリアルデータをレジスタに確保し、
ステップＳ４１１でメモリに確保している前回の入力デ
ータ値と今回の入力データ値とを比較する。そして、ス
テップＳ４１２で前記ステップＳ４１１における比較に
より、前回と今回の入力データ値が互いに一致している
か否かを判断し、一致している場合は、ステップＳ４１
３へ、不一致の場合はステップＳ４１４へそれぞれ進
む。

【００４４】これらステップＳ４１３及びステップＳ４
１４では、通信実行前に設定した通信要求フラグがセッ
トされている（通信要求フラグ＝１）か否かを判断し
て、入力データの更新の有無を確認する。このことは、
他の電気基盤ユニット２での入力データ更新による通信
要求があったにも拘らず、通信後のデータ変化がなかっ
た場合や、他の電気基盤ユニット２での入力データ更新
による通信要求がなかったにも拘らず、通信後のデータ
変化があった場合等、通信エラーを判断するためのもの
である。つまり、出力データ更新によるシリアル通信実
行時では、入力データの新旧データ値は不一致のはずで
ある。これらの判断により矛盾がなければ、通信成功と
してステップＳ４１５へ進み、前記矛盾が生じれば通信
エラーと判断してステップＳ４２４へ進む。

【００４５】通常は矛盾なく通信を終了するため、ステ
ップＳ４１５で最新入力データをレジスタから所定のメ
モリに格納更新する。このことで、他のタスク中におけ
るデータチェックが更新されるものである。次に、ステ
ップＳ４１６で通信エラーフラグ、通信エラーカウンタ
等のエラー判断用フラグ類をリセットして、本処理動作
を終了する。

【００４６】一方、前記ステップＳ４１３及びステップ
Ｓ４１４において通信エラーと判断した場合は、ステッ
プＳ４２４で通信エラーフラグをセット（通信エラーフ
ラグ＝１）し、ステップＳ４２５で通信エラーカウント
をカウントアップする。次に、ステップＳ４２６でエラ
ー通信が所定回数以上連続で継続されたか否かを判断す
る。そして、エラー通信が所定回数以上連続で継続され
た場合は、通信エラーからの自動復帰を断念し、装置故
障としてサービスマンコールしてもらうべき通信故障処
理をステップＳ４２７で実行した後、本処理動作を終了
する。この場合、いうまでもなく再び本通信タスクの実
行はない。また、前記ステップＳ４２６においてエラー
通信が所定回数以上連続で継続されていない場合は、そ
のまま本処理動作を終了し、次の通信タスクの実行を待
つ。

【００４７】そして、再び前記ステップＳ４０１に来る
と、前記ステップＳ４２４において通信エラーフラグが
セットされたことにより、その判断結果は肯定（YES)と
なり、ステップＳ４１７で出力データを格納しているメ
モリから出力データをレジスタにセットアップする。次
に、ステップＳ４１８で通信（送信及び受信）を実行
し、ステップＳ４１９で通信（受信）が終了したか否か
を、終了するまで判断する。この場合の通信は、入力デ
ータ、出力データの更新の有無に拘らず実行されるもの
であって、実際に入出力されるデータは、更新されてい
ないデータで単に通信が実行されるものである。

【００４８】そして、通信が終了した場合は、ステップ
Ｓ４２０で通信実行後の入力データをレジスタに仮格納
し、ステップＳ４２１で前回の通信エラー用レジスタに
格納されている入力データ値と今回の入力データ値とを
比較する。そして、ステップＳ４２２で前記ステップＳ
４２１における比較により、前回と今回の入力データ値
が互いに一致しているか否かを判断し、不一致の場合は
ステップＳ４２３で今回の通信による入力データを通信
エラー用レジスタに格納更新し、前記ステップＳ４２４
以降のエラー処理を実行する。このことにより、通信要
求信号の有無に拘らず特定の周期で連続的にシリアル通
信を複数回実行し、入力データの真の値を見極めること
で、通信エラーからの自動復帰を実行するものである。

【００４９】一方、前記ステップＳ４２２において前回
と今回の入力データ値が互いに一致している場合は、前
記ステップＳ４１５へ進んで、エラー解除がなされるも
のである。

【００５０】尚、通信エラーと判断しているときは、他
のタスクでの入力データ値は、通信エラー解除がなされ
るまでは旧データ値のままである。

【００５１】以上の通信制御により、シリアル通信の出
力データが更新されたとき、或いは入力データの更新に
より通信要求信号が発生したとき、または通信エラー判
断による複数回の再通信を実行するときにのみシリアル
通信が実行されるため、シリアル通信の実行回数を必要
最小限に抑制することができる。また、通信エラーが発
生しても自動復帰できるように制御されるので、取り扱
いが容易である。

【００５２】（第２の実施の形態）次に、本発明の第２
の実施の形態を図５に基づき説明する。図５は、本発明
の第２の実施の形態に係るシリアル通信装置の構成を示
すブロック図であり、同図において上述した第１の実施
の形態に係るシリアル通信装置の図１と同一部分には、
同一符号が付してある。

【００５３】図５において図１と異なる点は、図１の構
成からトランシーバ１１及び多入力OR回路４４を削除す
ると共に、図１の構成にシリアル通信の送信を実行する
発光素子で構成されたトランシーバ５０，５１，５２，
５３，５４を付加したことである。

【００５４】上記構成において、状態変化検出手段であ
るところのEXOR回路３９〜４３の出力は、直接トランシ
ーバ５０〜５４に対して１対１で接続されている。そし
て、これらトランシーバ５０〜５４の発する光信号は、
中央処理基盤ユニット１が有するシリアル通信の受信を
実行する受光素子で構成されたレシーバ７に対して、そ
れぞれ独立に照射できるように位置設定されている。従
って、複数あるトランシーバ５０〜５４の照射する各々
の光は、少なくとも１つが発すれば通信要求信号として
受信されて、ＣＰＵ３に伝送されることになる。勿論、
トランシーバ５０〜５４のうちの複数が発光しても、通
信要求信号がＣＰＵ３に伝送されることはいうまでもな
い。

【００５５】以上により、複数の入力データのうちの少
なくとも１つが変化したことが状態変化検出手段により
検出された場合でも、光信号上でのOR回路構成が実現で
きるものである。このことにより、電気基盤ユニット２
が有するシリアル通信受信回路を構成するゲートアレイ
ＩＣの回路数を節減することができる。

【００５６】尚、本実施の形態におけるその他の構成及
び動作は、上述した第１の実施の形態と同一であるか
ら、その説明を省略する。

【００５７】（第３の実施の形態）次に、本発明の第３
の実施の形態を図６に基づき説明する。図６は、本発明
の第３の実施の形態に係るシリアル通信装置の構成を示
すブロック図であり、同図において上述した第１の実施
の形態に係るシリアル通信装置の図１と同一部分には、
同一符号が付してある。

【００５８】図６において図１と異なる点は、図１の構
成からトランシーバ４，５，１０，１１及びレシーバ
６，７，８，９を削除し、その代わりにバッファ回路６
０，６１，６２，６３，６４，６５，６６を付加し、こ
れらバッファ回路６０〜６６によりシリアル通信の送受
信を実行するようにしたことである。

【００５９】つまり、光通信で実行していたシリアル通
信を電気信号による伝送回路で構成したことである。こ
のことにより、光通信を実行するトランシーバ及びレシ
ーバのコストを削減することができる。

【００６０】尚、本実施の形態におけるその他の構成及
び動作は、上述した第１の実施の形態と同一であるか
ら、その説明を省略する。

【００６１】

【発明の効果】以上詳述したように本発明のシリアル通
信装置によれば、電気基盤ユニットに対する出力情報の
更新が発生した場合、或いは状態変化認識手段によるシ
リアル通信要求信号が発生した場合、またはシリアル通
信エラー判断手段による通信エラーにより再通信が必要
になった場合にのみ、シリアル通信を実行することで、
シリアル通信の実行回数を必要最小限に抑制することが
でき、特に光通信を実行する際には、一般的な低価格の
赤外LEDを利用することができるので、より一掃コスト
の低減を図ることができるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るシリアル通信
装置の構成を示すブロック図である。

【図２】同シリアル通信装置におけるシリアル通信動作
のタイミングを示すタイミングチャートである。

【図３】同シリアル通信装置における他の電気基盤ユニ
ットの入力手段の動作タイミングを示すタイミングチャ
ートである。

【図４】同シリアル通信装置におけるシリアル通信動作
の制御手順を示すフローチャートである。

【図５】本発明の第２の実施の形態に係るシリアル通信
装置の構成を示すブロック図である。

【図６】本発明の第３の実施の形態に係るシリアル通信
装置の構成を示すブロック図である。

【図７】従来のシリアル通信装置の構成を示すブロック
図である。

【符号の説明】

１ 中央処理基盤ユニット ２ 電気基盤ユニット ３ ＣＰＵ ４ トランシーバ ５ トランシーバ ６ レシーバ ７ レシーバ ８ レシーバ ９ レシーバ １０ トランシーバ １１ トランシーバ １２ シフトレジスタ制御用タイミング取り回路 １３ シフトレジスタ １４ ラッチ回路 １５ ラッチ回路 １６ ラッチ回路 １７ ラッチ回路 １８ ラッチ回路 ２９ ラッチ回路 ３０ ラッチ回路 ３１ ラッチ回路 ３２ ラッチ回路 ３３ ラッチ回路 ３９ EXOR回路 ４０ EXOR回路 ４１ EXOR回路 ４２ EXOR回路 ４３ EXOR回路 ４４ 多入力OR回路 ５０ トランシーバ ５１ トランシーバ ５２ トランシーバ ５３ トランシーバ ５４ トランシーバ ６０ バッファ回路 ６１ バッファ回路 ６２ バッファ回路 ６３ バッファ回路 ６４ バッファ回路 ６５ バッファ回路 ６６ バッファ回路 ６７ バッファ回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 装置内の中央処理基盤ユニットが有する
   中央演算処理装置（ＣＰＵ）によって、シリアル通信の
   送受信を制御し、前記中央処理基盤ユニットとその他の
   電気基盤ユニットとの間の入出力情報の情報交換を実行
   するシリアル通信装置において、前記電気基盤ユニット
   には、前記ＣＰＵへシリアル転送するための入力情報を
   検出する複数の入力情報検出手段を有し、前記各入力情
   報検出手段には、前記ＣＰＵへシリアル転送するための
   入力情報を保持する入力情報保持手段を有し、前記各入
   力情報保持手段は、保持された入力情報と最新の入力情
   報との状態変化を検出する状態変化検出手段を有し、前
   記状態変化検出手段のうち少なくとも１つの入力情報の
   状態が変化したことを認識すると前記ＣＰＵへシリアル
   通信要求信号を発する状態変化認識手段を有することを
   特徴とするシリアル通信装置。
2. 【請求項２】 発光素子と受光素子とからなる光伝送手
   段を有することを特徴とする請求項１記載のシリアル通
   信装置。
3. 【請求項３】 前記電気基盤ユニットから転送された入
   力情報を保持する第２の入力情報保持手段と、前記第２
   の入力情報保持手段に保持された入力情報とシリアル通
   信直後の更新入力情報とを比較する入力情報比較手段
   と、前記シリアル通信要求信号を受信の状態で且つ前記
   入力情報比較手段での比較結果が一致した場合或いは前
   記シリアル通信要求信号を未受信の状態で且つ前記入力
   情報比較手段での比較結果が一致しない場合にシリアル
   通信エラーと判断する通信エラー判断手段とを有するこ
   とを特徴とする請求項１または２記載のシリアル通信装
   置。
4. 【請求項４】 前記電気基盤ユニットに対する出力情報
   の更新が発生した場合或いは前記状態変化認識手段によ
   る前記シリアル通信要求信号が発生した場合または前記
   通信エラー判断手段によりシリアル通信エラーと判断さ
   れたことにより再通信が必要になった場合にシリアル通
   信を実行するシリアル通信制御手段を有することを特徴
   とする請求項１、２または３記載のシリアル通信装置。