JPH09244902A

JPH09244902A - ダウンロード回路

Info

Publication number: JPH09244902A
Application number: JP5447096A
Authority: JP
Inventors: Kenichi Uchino; 健一内野; Koichi Kihara; 弘一木原; Takehisa Takeuchi; 偉久竹内; Jiro Aso; 二郎麻生
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1996-03-12
Filing date: 1996-03-12
Publication date: 1997-09-19

Abstract

(57)【要約】【課題】運用中などにプログラム変更が発生しても電
源断やプログラムＲＯＭの交換等を行うことなく、プロ
グラム内容の変更を外部からダウンロードすることがで
きるダウンロード回路を提供する。【解決手段】ダウンロード回路は、プログラムを書き換
え可能なＥＰＲＯＭ１２及びＥＥＰＲＯＭ１３と、この
ＥＰＲＯＭ１２及びＥＥＰＲＯＭ１３にバスを介して接
続され、ＥＰＲＯＭ１２又はＥＥＰＲＯＭ１３に格納さ
れたプログラムを処理するプロセッサ１１（プロセッサ
＃０）と、外部から更新プログラムを供給する上位ＣＰ
Ｕ１４と、プログラム書き換え時、上位ＣＰＵ１４の出
力線をＥＰＲＯＭ１２のバスに接続して、上位ＣＰＵ１
４からのプログラムをプロセッサ１１にダウンロード
し、ダウンロード終了後、ダウンロードされたプログラ
ムをＥＥＰＲＯＭ１３に転送するように制御する制御手
段２０を備えた構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プロセッサにプロ
グラムをダウンロードするダウンロード回路に関する。

【０００２】

【従来の技術】シングルチップマイクロコンピュータ
は、マイクロプロセッサを中心としてプログラムやデー
タの記憶用のＲＯＭ及びＲＡＭと各種の周辺制御機能を
内部バスなどによりシングルチップとして集積化したも
のである。各種の仕様は、ＲＯＭに書き込むプログラム
を変えることによって任意に変更することができる。

【０００３】最近ではシステム開発のデバッグごとにマ
スクＲＯＭを変更する時間損失を回避するため、プログ
ラムＲＯＭを不揮発性メモリ、例えばＥＰＲＯＭ（eras
ableprogrammable ROM），ＥＥＰＲＯＭ（electrically
erasable programmable ROM）とし、プログラム開発・
修正時間の短縮の大幅な短縮を図っている。

【０００４】図７は単一プロセッサの構成例であり、プ
ロセッサ１はＥＰＲＯＭ２のプログラムに従って処理を
行う。また、図８に示すように、１ボード上に複数のプ
ロセッサ（＃０，＃Ｎ）３，４と、プロセッサ＃０，＃
Ｎにプログラムを供給するＥＰＲＯＭ（＃０，＃Ｎ）
５，６とが搭載された装置がある。図８に示すように複
数のプロセッサ＃０，＃Ｎを用いるものとしては、例え
ば通信用のプロセッサがあり、プロセッサ３，４に対し
それぞれ個別のＥＰＲＯＭ５，６を有している。各プロ
セッサ３，４は、個別のＥＰＲＯＭ５，６のプログラム
に従って各々の処理を行う。

【０００５】また、プログラム変更が生じたときは、プ
ログラムＲＯＭの交換又はプログラムの書き換えを行っ
ていた。

【０００６】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の装置では、プロセッサに対しそれぞれプログ
ラムＲＯＭを設ける構成となっていたため、プロセッサ
を増やす毎にプログラムＲＯＭが増え、コストが増大す
るという問題点があった。

【０００７】また、同様な理由で、運用中などにプログ
ラム変更が発生した場合、プログラムＲＯＭの交換等を
しなければならず、電源断を行わなければならないとい
う問題点があった。

【０００８】本発明は、運用中などにプログラム変更が
発生しても電源断やプログラムＲＯＭの交換等を行うこ
となく、プログラム内容の変更を外部からダウンロード
することができるダウンロード回路を提供することを目
的とする。

【０００９】また、本発明は、プロセッサをマルチ接続
するような装置において、各プロセッサに対し、個別の
プログラムＲＯＭを用意する必要をなくし、共通のプロ
グラムＲＯＭから各々のプログラムにダウンロードを可
能にするとともに、プログラム内容の変更を外部からダ
ウンロードすることにより、各プロセッサへのダウンロ
ードを可能にするダウンロード回路を提供することを目
的とする。

【００１０】

【課題を解決するための手段】本発明に係るダウンロー
ド回路は、プログラムを書き換え可能なメモリと、該メ
モリにバスを介して接続され、該メモリに格納されたプ
ログラムを処理するプロセッサと、外部からプログラム
を供給する供給手段と、プログラム書き換え時、供給手
段の出力線をメモリのバスに接続して、該供給手段のプ
ログラムをプロセッサにダウンロードし、ダウンロード
終了後、ダウンロードされたプログラムを該メモリに転
送するように制御する制御手段とを備えた構成とする。

【００１１】また、ダウンロード回路は、メモリに複数
のプロセッサが接続されており、制御手段は、プログラ
ム書き換え時、供給手段の出力線をメモリのバスに接続
して、供給手段のプログラムを第１のプロセッサにダウ
ンロードし、ダウンロード終了後、第１のプロセッサに
ダウンロードされたプログラムを該メモリに転送し、さ
らに該メモリに転送されたプログラムを他のプロセッサ
にダウンロードするように制御するように構成する。

【００１２】また、ダウンロード回路は、ダウンロード
状態を監視する監視手段を備え、メモリに複数のプロセ
ッサが接続されており、制御手段は、プログラム書き換
え時、供給手段の出力線をメモリのバスに接続して、供
給手段のプログラムを第１のプロセッサにダウンロード
し、ダウンロード終了後、第１のプロセッサにダウンロ
ードされたプログラムを該メモリに転送し、さらに該メ
モリに転送されたプログラムを他のプロセッサに一斉に
ダウンロードするように制御し、監視手段は、ダウンロ
ード時全てのプロセッサが正常にダウンロードしている
ことを監視するように構成する。

【００１３】さらに、供給手段は、制御手段に接続され
たマイクロコンピュータであってもよい。

【００１４】

【発明の実施の形態】本発明に係るダウンロード回路
は、通信用のプロセッサ等のダウンロード回路に適用す
ることができる。

【００１５】図１は本発明の第１の実施形態に係るダウ
ンロード回路の構成図である。図１に示すダウンロード
回路は、プロセッサが単一時のダウンロード回路に適用
した例である。

【００１６】図１において、１１はプロセッサ、１２は
ＥＰＲＯＭ、１３はＥＥＰＲＯＭ、１４は上位ＣＰＵ
（供給手段）、１５は制御回路、１６は双方向バッフ
ァ、１７，１８はバッファ、１９はＲＡＭである。

【００１７】上記制御回路１５、双方向バッファ１６及
びバッファ１７，１８は、全体としてバスを切り換えて
外部からのプログラム内容の変更をプロセッサにダウン
ロードするように制御する制御手段２０を構成する。

【００１８】上記プロセッサ１１は、ＥＰＲＯＭ１２又
はＥＥＰＲＯＭ１３に格納されたプログラムに従って処
理を行うもので、データ入力端子Ｄ、システムリセット
入力端子ＲＳＴ、ダウンロード信号（以下、ＤＯＮＥ信
号という）出力端子ＤＯＮＥ、書き込みイネーブル(Ｗ
Ｅ：Write Enable)信号出力端子ＷＥ、出力イネーブル
(ＯＥ：Output Enable)信号出力端子ＯＥを備えてい
る。

【００１９】データ入力端子Ｄには、ＥＰＲＯＭ１２、
ＥＥＰＲＯＭ１３、又は上位ＣＰＵ１４からのプログラ
ムやデータが入力され、また、出力端子ＤＯＮＥからは
ダウンロード完了時にＤＯＮＥ信号が双方向バッファ１
６に出力される。また、書き込みイネーブル信号出力端
子ＷＥ、出力イネーブル信号出力端子ＯＥからは、デー
タの書き込み／読み出しを制御するＷＥ信号、ＯＥ信号
がＲＡＭ１９又はＥＥＰＲＯＭ１３に出力される。ま
た、システムリセット入力端子ＲＳＴに、正論理でリセ
ット信号が入力されると、システムリセットとなりプロ
セッサ１１がダウンロードを開始する。

【００２０】上記ＥＰＲＯＭ１２は、プロセッサ１１で
使用するプログラムやデータを格納する書き換え可能な
ＲＯＭであり、ブート用プログラムとオペレーション用
アプリケーションプログラムがあらかじめ書き込まれて
いる。プログラム変更がない場合には、ＥＰＲＯＭ１２
に格納されたオペレーション用アプリケーションプログ
ラム及びデータは常時プロセッサ１１に出力され、プロ
セッサ１１はこのＥＰＲＯＭ１２のプログラムを実行す
る。

【００２１】上記ＥＥＰＲＯＭ１３は、プログラム変更
後、ＥＰＲＯＭ１２に替わってプログラムやデータをプ
ロセッサ１１に供給する電気的に書き換え可能なＲＯＭ
である。具体的には、後述する図２に示す処理に従っ
て、ＥＰＲＯＭ１２の内容、及び上位ＣＰＵ１４からの
ダウンロードプログラムが、プロセッサ１１及びＲＡＭ
１９から書き込まれる。したがって、プログラム変更後
には、ＥＥＰＲＯＭ１３に格納されたプログラム及びデ
ータがプロセッサ１１に出力され、プロセッサ１１はこ
のＥＥＰＲＯＭ１３のプログラムを実行する。

【００２２】上記上位ＣＰＵ１４は、ダウンロード回路
全体を制御する装置であり、プログラム内容変更時には
制御回路１５にプログラム内容変更要求を出力して制御
回路１５を制御し、ダウンロードプログラムをプロセッ
サ１１にダウンロードする。

【００２３】上記制御回路１５は、上位ＣＰＵ１４から
のプログラム内容変更要求に従って双方向バッファ１６
及びバッファ１７，１８を制御する。すなわち、制御回
路１５は、上位ＣＰＵ１４からのプログラム内容変更要
求に従って、双方向バッファ１６にＤＩＲ信号を出力し
て双方向バッファ１６のバスをＥＰＲＯＭ１２側からプ
ロセッサ１１方向に、又はその逆方向に切り換える制御
を行うとともに、バッファ１７，１８に制御信号を出力
してバッファ１７，１８のうち何れか一方をオンし、Ｅ
ＰＲＯＭ１２側からプロセッサ１１方向に、又は上位Ｃ
ＰＵ１４からプロセッサ１１方向にバスを切り換える制
御を行う。

【００２４】上記双方向バッファ１６は、バスを切り換
えるゲート回路であり、プロセッサ１１からのＤＯＮＥ
信号をＧａｔｅ端子に、また制御回路１５からのＤＩＲ
信号ＤＩＲ端子に受けてバスの接続／遮断を行う。例え
ば、プロセッサ１１からのＤＯＮＥ信号「Ｈ」をＧａｔ
ｅ信号として受けるとアサートし、制御回路１５からの
ＤＩＲ信号によりバスをＥＰＲＯＭ１２側からプロセッ
サ１１方向に通過するようにバスを切り換える。

【００２５】上記バッファ１７，１８は、制御回路１５
からの制御信号により何れか一方がオン／オフしてバス
を、ＥＰＲＯＭ１２側からプロセッサ１１方向に、又は
上位ＣＰＵ１４からプロセッサ１１方向に切り換える。

【００２６】上記ＲＡＭ１９は、ダウンロードされたプ
ログラムを一時的に格納するメモリであり、プロセッサ
１１からのＷＥ信号、ＯＥ信号により書き込み／読み出
しが制御される。なお、プロセッサ１１の内部ＲＡＭの
容量がダウンロードされたプログラムを一旦格納できる
容量であれば、この外部ＲＡＭ１９は不要である。

【００２７】このように、プロセッサ１１は、上位ＣＰ
Ｕ１４側と、ＥＰＲＯＭ１２及びＥＥＰＲＯＭ１３のＲ
ＯＭ側の２つのバスに接続された構成となっている。

【００２８】次に、上述のように構成されたダウンロー
ド回路の動作を説明する。

【００２９】図１に示すように、プロセッサ１１は、上
位ＣＰＵ１４側と、ＥＰＲＯＭ１２及びＥＥＰＲＯＭ１
３のＲＯＭ側の２つのバスに接続されており、通常はＥ
ＰＲＯＭ１２又はＥＥＰＲＯＭ１３に格納されたプログ
ラムに従って処理を行うが、上位ＣＰＵ１４からのプロ
グラム内容変更要求があると、上位ＣＰＵ１４からダウ
ンロードされたプログラムをＥＥＰＲＯＭ１３に格納す
る処理を行う。そして、プログラム内容変更後はＥＥＰ
ＲＯＭ１３にダウンロードされたプログラムに従って処
理を行うものである。

【００３０】まず、制御回路１５は、プログラム内容変
更要求がない通常時には、双方向バッファ１６及びバッ
ファ１７，１８にＤＩＲ信号及び制御信号を出力して以
下のように制御する。すなわち、通常時には、ＲＯＭ側
からプロセッサ１１へ信号が通るように、双方向バッフ
ァ１６にＤＩＲ信号を出力し、バッファ１７，１８に制
御信号を出力してバッファ１８をオンする。これによ
り、双方向バッファ１６及びバッファ１７，１８のバス
が切り換わりＲＯＭ側からプロセッサ１１へ信号が通る
ようになる。また、システムリセット時にもＲＯＭ側か
らプロセッサ１１へ信号が流れるようにしておく。

【００３１】上位ＣＰＵ１４からプログラム内容変更要
求があると、制御回路１５は、双方向バッファ１６及び
バッファ１７，１８にＤＩＲ信号及び制御信号を出力し
て、プロセッサ１１からＲＯＭ側（ＥＥＰＲＯＭ１３）
へ信号が通るように、双方向バッファ１６のバスを切り
換え、バッファ１７をオン（バッファ１８はオフ）す
る。これにより、双方向バッファ１６及びバッファ１
７，１８のバスが切り換わりプロセッサ１１からＥＥＰ
ＲＯＭ１３に信号が通るようになる。

【００３２】プログラム内容変更要求により上述したバ
スの切り換えが行われると、プロセッサ１１は双方向バ
ッファ１６のＧａｔｅ端子にＤＯＮＥ信号「Ｈ」を出力
して双方向バッファ１６をアサートする。ここで、プロ
セッサ１１は、システムリセット後、ＤＯＮＥ信号
「Ｈ」を出力し、ダウンロード終了後ＤＯＮＥ信号
「Ｌ」を出力する。双方向バッファ１６は、プロセッサ
１１からのＤＯＮＥ信号をＧａｔｅ端子にＧａｔｅ信号
として受け、信号が「Ｈ」の間アサートしてバスを接続
状態にする。このＤＯＮＥ信号は、プロセッサ１１がダ
ウンロード終了後ＲＯＭ側のバスを切り離す役割もす
る。

【００３３】なお、プロセッサ１１がこのような出力信
号を持っていない場合には、外部レジスタ等でセット／
リセットをかけるようにしてもよい。

【００３４】次いで、上位ＣＰＵ１４からダウンロード
されたプログラムは、プロセッサ１１に接続されたＲＡ
Ｍ１９に一旦格納される。なお、プロセッサ１１の内部
ＲＡＭの容量がダウンロードされたプログラムを一旦格
納できる容量であれば、内部ＲＡＭに格納する。

【００３５】以下、図２の処理フローを参照しながらダ
ウンロード回路の動作について更に詳細に説明する。

【００３６】図２は単一プロセッサ１１を有するダウン
ロード回路のダウンロード動作を示すフローチャートで
あり、図中ＳＴはフローの各ステップを示す。

【００３７】まず、ステップＳＴ１でプロセッサ１１の
システムリセットをオンし、ＲＯＭ側にバスを接続す
る。次いで、ステップＳＴ２でＥＰＲＯＭ１２からプロ
グラムを読み込みを開始し、ステップＳＴ３でプログラ
ムのダウンロードを完了すると、ステップＳＴ４でダウ
ンロードしたプログラムに基づいて通常のオペレーショ
ンを開始する。

【００３８】すなわち、リセット投入時プロセッサ１１
のＤＯＮＥ信号が「Ｈ」となり、双方向バッファ１６の
Ｇａｔｅ信号がアサートされる。双方向バッファ１６の
ＤＩＲ信号は制御回路１５により制御され、ＥＰＲＯＭ
１２からプロセッサ１１方向に信号が通過する状態にな
っている。したがって、立ち上げ時は、ＥＰＲＯＭ１２
側にバスは接続され、プロセッサ１１はＥＰＲＯＭ１２
の内容を読み込み、ダウンロードする。

【００３９】プロセッサ１１は、ダウンロードが完了す
るとＤＯＮＥ信号をネゲートし、ＥＰＲＯＭ１２をバス
から切り離し、通常のオペレーションを開始する。

【００４０】ステップＳＴ５で上位ＣＰＵ１４からプロ
グラム変更要求を制御回路１５が受信すると、ステップ
ＳＴ６で制御回路１５は上位ＣＰＵ１４側からプロセッ
サ１１へ信号が通過するようにバスを切り換える。具体
的には、制御回路１５は、上位ＣＰＵ１４からのプログ
ラム内容変更要求に従って、双方向バッファ１６にＤＩ
Ｒ信号を出力して双方向バッファ１６のバスをＥＰＲＯ
Ｍ１２側からプロセッサ１１方向に切り換える制御を行
うとともに、バッファ１７，１８に制御信号を出力して
バッファ１７をオンし、上位ＣＰＵ１４からプロセッサ
１１方向にバスを切り換える制御を行う。

【００４１】次いで、ステップＳＴ７で上位ＣＰＵ１４
からプロセッサ１１に接続されたＲＡＭ１９にダウンロ
ードを行い、ステップＳＴ８でダウンロードが完了する
と、ステップＳＴ９でＲＡＭ１９に格納されたプログラ
ムをＥＥＰＲＯＭ１３にコピーしてステップＳＴ４に戻
り通常のオペレーションを開始する。ここで、上位ＣＰ
Ｕ１４からプロセッサ１１に接続されたＲＡＭ１９への
ダウンロードについては既に述べている。

【００４２】プロセッサ１１は、上位ＣＰＵ１４からダ
ウンロードされたプログラムを外部ＲＡＭ１９若しくは
内部ＲＡＭに保持し、ダウンロードプログラム受信終了
後このＲＡＭ１９からＥＥＰＲＯＭ１３にコピーするこ
とで、プログラム内容の変更を行い、ＥＥＰＲＯＭ１３
に更新された新しいプログラムでの通常オペレーション
状態に移行する。

【００４３】以上説明したように、本実施形態に係るダ
ウンロード回路は、プログラムを書き換え可能なＥＰＲ
ＯＭ１２及びＥＥＰＲＯＭ１３と、このＥＰＲＯＭ１２
及びＥＥＰＲＯＭ１３にバスを介して接続され、ＥＰＲ
ＯＭ１２又はＥＥＰＲＯＭ１３に格納されたプログラム
を処理するプロセッサ１１（プロセッサ＃０）と、外部
から更新プログラムを供給する上位ＣＰＵ１４と、プロ
グラム書き換え時、上位ＣＰＵ１４の出力線をＥＰＲＯ
Ｍ１２のバスに接続して、上位ＣＰＵ１４からのプログ
ラムをプロセッサ１１にダウンロードし、ダウンロード
終了後、ダウンロードされたプログラムをＥＥＰＲＯＭ
１３に転送するように制御する制御手段２０を備えた構
成としているので、運用中などにプログラム変更が発生
しても電源断やプログラムＲＯＭの交換等を行うことな
く、プログラム内容の変更を外部からダウンロードする
ことができる。

【００４４】図３は本発明の第２の実施形態に係るダウ
ンロード回路の構成を示す回路図であり、プロセッサが
マルチ接続された場合のダウンロード回路に適用した例
である。実際上はこの第２の実施形態のように、プロセ
ッサがマルチ接続された装置において特に有効となる。
なお、本実施形態に係るダウンロード回路の説明にあた
り図１に示すダウンロード回路と同一構成部分には同一
符号を付して重複部分の説明を省略する。

【００４５】図３において、１１，２１，２２はマルチ
接続されたプロセッサ、１２はＥＰＲＯＭ、１３はＥＥ
ＰＲＯＭ、１４は上位ＣＰＵ、１５は制御回路、１６は
双方向バッファ、１７，１８，２３，２４はバッファ、
１９，２５，２６はＲＡＭ、２７，２８，２９はＡＮＤ
ゲート、３０，３１はＯＲゲートである。

【００４６】上記プロセッサ１１，２１，２２、ＥＰＲ
ＯＭ１２、ＥＥＰＲＯＭ１３、制御回路１５、双方向バ
ッファ１６、バッファ１７，１８，２３，２４、ＲＡＭ
１９，２５，２６、ＡＮＤゲート２７，２８，２９、Ｏ
Ｒゲート３０，３１は、例えば１枚のボード上に搭載さ
れる。

【００４７】上記制御回路１５、双方向バッファ１６及
びバッファ１７，１８，２３，２４は、全体としてバス
を切り換えて外部からのプログラム内容の変更をプロセ
ッサ１１，２１，２２にダウンロードするように制御す
る制御手段４０を構成する。

【００４８】上記プロセッサ１１，２１，２２は、ＥＰ
ＲＯＭ１２又はＥＥＰＲＯＭ１３に格納されたプログラ
ムに従って通常オペレーション処理、あるいはダウンロ
ード処理を行うもので、データ入力端子Ｄ、システムリ
セット入力端子ＲＳＴ、スタート信号入力端子ＳＴＡＲ
Ｔ、ＤＯＮＥ信号出力端子ＤＯＮＥ、各種メモリ制御用
の書き込みイネーブル信号出力端子ＷＥ、出力イネーブ
ル信号出力端子ＯＥを備えている。なお、説明の便宜
上、プロセッサ１１，２１，２２は、それぞれプロセッ
サ＃０，＃１，＃Ｎと表す。

【００４９】データ入力端子Ｄには、ＥＰＲＯＭ１２、
ＥＥＰＲＯＭ１３、又は上位ＣＰＵ１４からのプログラ
ムやデータが入力され、また、出力端子ＤＯＮＥはＡＮ
Ｄゲート２７，２８，２９を介して双方向バッファ１
６、バッファ１７，１８に接続される。また、ＡＮＤゲ
ート２７，２８，２９の他方の入力端子には、正論理の
システムリセット信号を反転した信号が入力され、ＡＮ
Ｄゲート２７，２８，２９はＤＯＮＥ信号とリセット信
号の反転信号とのＡＮＤ論理をとり双方向バッファ１
６，バッファ２３，２４にそれぞれ出力する。

【００５０】前述したように、ＤＯＮＥ信号は双方向バ
ッファ１６，バッファ２３，２４のＧａｔｅ信号をプロ
セッサ＃０，＃１，＃Ｎでアサートするための信号であ
り、プロセッサ＃０，＃１，＃Ｎは、リセット後「Ｈ」
を出力し、ダウンロード終了後「Ｌ」を出力する。本実
施例では、マルチ接続されたプロセッサ＃０，＃１，＃
Ｎが確実に双方向バッファ１６，バッファ２３，２４を
アサートできるように、リセットが終了してシステムリ
セット信号が「Ｌ」になってからプロセッサ＃０，＃
１，＃ＮからのＤＯＮＥ信号が双方向バッファ１６，バ
ッファ２３，２４が出力される。

【００５１】この場合、ＤＯＮＥ信号を次段プロセッサ
のリセット信号に入力し、例えばプロセッサ＃０のダウ
ンロード終了まで、次段のプロセッサ＃１に対し、リセ
ットを保持する。

【００５２】このように、前段のプロセッサがダウンロ
ードを終了すると、次段のプロセッサがダウンロードを
開始するように接続されている。

【００５３】さらに、最終段のプロセッサ＃ＮのＤＯＮ
Ｅ信号は、スタート信号として接続される全プロセッサ
に分配し、全プロセッサのダウンロードが終了したこと
を通知する。

【００５４】また、書き込みイネーブル信号出力端子Ｗ
Ｅ、出力イネーブル信号出力端子ＯＥからは、データの
書き込み／読み出しを制御するＷＥ信号、ＯＥ信号がＲ
ＡＭ１９又は、ＯＲゲート３０，３１を介してＥＰＲＯ
Ｍ１２又はＥＥＰＲＯＭ１３に出力される。

【００５５】上記ＥＰＲＯＭ１２は、プロセッサ＃０，
＃１，＃Ｎで使用するプログラムやデータを格納する書
き換え可能なＲＯＭであり、ブート用プログラムとオペ
レーション用アプリケーションプログラムがあらかじめ
書き込まれている。プログラム変更がない場合には、Ｅ
ＰＲＯＭ１２に格納されたオペレーション用アプリケー
ションプログラム及びデータは常時プロセッサ＃０，＃
１，＃Ｎに出力され、プロセッサ＃０，＃１，＃Ｎはこ
のＥＰＲＯＭ１２のプログラムを実行する。

【００５６】上記ＥＥＰＲＯＭ１３は、プログラム変更
後、ＥＰＲＯＭ１２に替わってプログラムやデータをプ
ロセッサ＃０，＃１，＃Ｎに供給する電気的に書き換え
可能なＲＯＭである。変更プログラム格納用として用い
る。具体的には、後述する図４に示す処理に従って、Ｅ
ＰＲＯＭ１２の内容、及び上位ＣＰＵ１４からのダウン
ロードプログラムが、プロセッサ＃０，＃１，＃Ｎ及び
ＲＡＭ１９から書き込まれる。したがって、プログラム
変更後には、ＥＥＰＲＯＭ１３に格納されたプログラム
及びデータがプロセッサ＃０，＃１，＃Ｎに出力され、
プロセッサ＃０，＃１，＃ＮはこのＥＥＰＲＯＭ１３の
プログラムを実行する。

【００５７】上記上位ＣＰＵ１４は、ダウンロード回路
全体を制御する装置であり、プログラム内容変更時には
制御回路１５にプログラム内容変更要求を出力して制御
回路１５を制御し、ダウンロードプログラムをプロセッ
サ＃０，＃１，＃Ｎにダウンロードする。

【００５８】上記制御回路１５は、上位ＣＰＵ１４から
のプログラム内容変更要求に従って双方向バッファ１６
及びバッファ１７，１８を制御する。すなわち、制御回
路１５は、上位ＣＰＵ１４からのプログラム内容変更要
求に従って、双方向バッファ１６にＤＩＲ信号を出力し
て双方向バッファ１６のバスをＥＰＲＯＭ１２側からプ
ロセッサ＃０，＃１，＃Ｎ方向に、又はその逆方向に切
り換える制御を行うとともに、バッファ１７，１８に制
御信号を出力してバッファ１７，１８のうち何れか一方
をオンし、ＥＰＲＯＭ１２側からプロセッサ＃０，＃
１，＃Ｎ方向に、又は上位ＣＰＵ１４からプロセッサ＃
０，＃１，＃Ｎ方向にバスを切り換える制御を行う。

【００５９】上記双方向バッファ１６は、バスを切り換
えるゲート回路であり、プロセッサ１１からのＤＯＮＥ
信号をＧａｔｅ端子に、また制御回路１５からのＤＩＲ
信号ＤＩＲ端子に受けてバスの接続／遮断を行う。例え
ば、プロセッサ＃０，＃１，＃ＮからのＤＯＮＥ信号
「Ｈ」をＧａｔｅ信号として受けるとアサートし、制御
回路１５からのＤＩＲ信号によりバスをＥＰＲＯＭ１２
側からプロセッサ１１方向に通過するようにバスを切り
換える。

【００６０】上記バッファ２３，２４は、バスを切り換
えるゲート回路であり、プロセッサ＃１，＃ＮからのＤ
ＯＮＥ信号をＧａｔｅ端子に受けてバスの接続／遮断を
行う。本実施形態では、プロセッサ＃０以外はＥＥＰＲ
ＯＭ１３への転送（書き込み）は行わないこととしてい
るので、双方向バッファではなく、片方向バッファとす
る。バッファ２３，２４は、プロセッサ＃１，＃Ｎから
のＤＯＮＥ信号「Ｈ」をＧａｔｅ信号として受けるとア
サートする。

【００６１】上記ＲＡＭ１９，２５，２６は、ダウンロ
ードされたプログラムを一時的に格納するメモリであ
り、プロセッサ＃０，＃１，＃ＮからのＷＥ信号、ＯＥ
信号により書き込み／読み出しが制御される。なお、プ
ロセッサ＃０，＃１，＃Ｎの内部ＲＡＭの容量がダウン
ロードされたプログラムを一旦格納できる容量であれ
ば、この外部ＲＡＭ１９，２５，２６は不要である。

【００６２】このように、マルチ接続されたプロセッサ
＃０，＃１，＃Ｎは、上位ＣＰＵ１４側と、ＥＰＲＯＭ
１２及びＥＥＰＲＯＭ１３のＲＯＭ側の２つのバスに接
続された構成となっている。

【００６３】次に、上述のように構成されたダウンロー
ド回路の動作を説明する。

【００６４】リセット投入時には、プロセッサ＃０は双
方向バッファ１６のＧａｔｅ端子にＤＯＮＥ信号「Ｈ」
を出力して双方向バッファ１６をアサートする。ここ
で、プロセッサ＃０は、システムリセット後、ＤＯＮＥ
信号「Ｈ」を出力し、ダウンロード終了後ＤＯＮＥ信号
「Ｌ」を出力する。双方向バッファ１６は、プロセッサ
＃０からのＤＯＮＥ信号をＧａｔｅ端子にＧａｔｅ信号
として受け、信号が「Ｈ」の間アサートしてＥＰＲＯＭ
１２からプロセッサ方向に信号が通過する状態にする。

【００６５】このとき、プロセッサ＃０は次段（すなわ
ち、プロセッサ＃１）のリセット信号を自プロセッサの
ダウンロードが完了するまで保持しておく。

【００６６】プロセッサ＃１は、プロセッサ＃０のダウ
ンロードが完了するとダウンロードを開始する。

【００６７】このようにして、プロセッサ＃Ｎまで１段
づつダウンロードを行っていく。

【００６８】最終段のプロセッサ＃Ｎは、ダウンロード
が完了するとすべてのプロセッサのダウンロードが完了
したことを全プロセッサに通知する。これを受信したプ
ロセッサは、通常オペレーションに移行する。

【００６９】以下、図４の処理フローを参照しながらダ
ウンロード回路の動作について詳細に説明する。

【００７０】図４はマルチ接続されたプロセッサ＃０〜
＃Ｎを有するダウンロード回路の動作を示すフローチャ
ートである。

【００７１】まず、ステップＳＴ１１でプロセッサ＃０
のシステムリセットをオンし、ＲＯＭ側にバスを接続す
る。次いで、ステップＳＴ１２でプロセッサ＃０がＥＰ
ＲＯＭ１２からプログラムを読み込みを開始するととも
に、プロセッサ＃１〜＃Ｎをリセットし、ステップＳＴ
１３でプログラムのダウンロードを完了する。

【００７２】すなわち、リセット投入時プロセッサ＃０
のＤＯＮＥ信号が「Ｈ」となり、双方向バッファ１６の
Ｇａｔｅ信号がアサートされる。双方向バッファ１６の
ＤＩＲ信号は制御回路１５により制御され、ＥＰＲＯＭ
１２からプロセッサ＃０方向に信号が通過する状態にな
っている。したがって、立ち上げ時は、ＥＰＲＯＭ１２
側にバスは接続され、プロセッサ＃０はＥＰＲＯＭ１２
の内容を読み込み、ダウンロードする。

【００７３】このとき、プロセッサ＃０は次段（すなわ
ち、プロセッサ＃１）のリセット信号を自プロセッサの
ダウンロードが完了するまで保持しておく。

【００７４】次いで、ステップＳＴ１４で次段のプロセ
ッサ＃ｘ（ここでは、プロセッサ＃１）（但し、１≦ｘ
≦Ｎ）がＥＰＲＯＭ１２からプログラムを読み込み、ス
テップＳＴ１５でｘがＮになったか（ｘ＝Ｎか）否かを
判別し、ｘ＝ＮでないときはステップＳＴ１６でｘをイ
ンクリメント（ｘ＝ｘ＋１）してステップＳＴ１４に戻
る。

【００７５】このようにして、上記ステップＳＴ１４〜
ステップＳＴ１６でプロセッサ＃１〜＃Ｎについてダウ
ンロードが行われる。例えば、プロセッサ＃１は、プロ
セッサ＃０のダウンロードが完了するとダウンロードを
開始し、以下順にプロセッサ＃Ｎまで１段づつダウンロ
ードを行っていく。

【００７６】全プロセッサのダウンロードが完了すると
（ステップＳＴ１７）、ステップＳＴ１８でダウンロー
ドしたプログラムに基づいて通常のオペレーションを開
始する。

【００７７】すなわち、最終段のプロセッサ＃Ｎは、ダ
ウンロードが完了すると、ＤＯＮＥ信号は、スタート信
号として接続される全プロセッサに分配し、全プロセッ
サのダウンロードが終了したことを全プロセッサに通知
する。これを受信したプロセッサ＃１〜＃Ｎは、通常オ
ペレーションに移行する。

【００７８】ステップＳＴ１９で上位ＣＰＵ１４からプ
ログラム変更要求を制御回路１５が受信すると、ステッ
プＳＴ２０で制御回路１５は上位ＣＰＵ１４側からプロ
セッサ＃０へ信号が通過するようにバスを切り換える。
具体的には、制御回路１５は、上位ＣＰＵ１４からのプ
ログラム内容変更要求に従って、双方向バッファ１６に
ＤＩＲ信号を出力して双方向バッファ１６のバスをＥＰ
ＲＯＭ１２側からプロセッサ＃０方向に切り換える制御
を行うとともに、バッファ１７，１８に制御信号を出力
してバッファ１７をオンし、上位ＣＰＵ１４からプロセ
ッサ＃０方向にバスを切り換える制御を行う。

【００７９】次いで、ステップＳＴ２１で上位ＣＰＵ１
４からプロセッサ＃０に接続されたＲＡＭ１９にダウン
ロードを行い、ステップＳＴ２２でダウンロードが完了
すると、ステップＳＴ９でＲＡＭ１９に格納されたプロ
グラムをＥＥＰＲＯＭ１３にコピーする。

【００８０】プロセッサ＃０は、上位ＣＰＵ１４からダ
ウンロードされたプログラムを外部ＲＡＭ１９若しくは
内部ＲＡＭに保持し、ダウンロードプログラム受信終了
後このＲＡＭ１９からＥＥＰＲＯＭ１３にコピーするこ
とで、プログラム内容の変更を行う。

【００８１】次いで、ステップＳＴ２４でプロセッサ＃
０はプロセッサ＃１〜＃Ｎにリセット投入する。すなわ
ち、プロセッサ＃０は自プロセッサのダウンロードが完
了すると、ＤＯＮＥ信号をアサートすることにより、プ
ロセッサ＃１をリブートさせる。

【００８２】上記ステップＳＴ２４でプロセッサ＃１〜
＃Ｎにリセット投入すると、ステップＳＴ２５で次段の
プロセッサ＃ｘ（ここでは、プロセッサ＃１）が、最新
プログラムがコピーされたＥＥＰＲＯＭ１３からプログ
ラムを読み込み、ステップＳＴ２６でｘがＮになったか
（ｘ＝Ｎか）否かを判別し、ｘ＝Ｎでないときはステッ
プＳＴ２７でｘをインクリメント（ｘ＝ｘ＋１）してス
テップＳＴ２５に戻る。ステップＳＴ２６でｘがＮにな
ると、ステップＳＴ２８に進み、全プロセッサのダウン
ロードが完了すると、ステップＳＴ１８に戻ってダウン
ロードしたプログラムに基づいて通常のオペレーション
を開始する。

【００８３】このように、上記ステップＳＴ２５〜ステ
ップＳＴ２７でプロセッサ＃Ｎまで１段づつリブートし
ていき、全プロセッサがリブートを終了すると、通常オ
ペレーションに移行する。

【００８４】以上説明したように、第２の実施形態に係
るダウンロード回路は、プログラムを書き換え可能なＥ
ＰＲＯＭ１２及びＥＥＰＲＯＭ１３と、このＥＰＲＯＭ
１２及びＥＥＰＲＯＭ１３にバスを介して接続され、Ｅ
ＰＲＯＭ１２又はＥＥＰＲＯＭ１３に格納されたプログ
ラムを処理するマルチ接続されたプロセッサ＃０，＃
１，＃Ｎと、外部から更新プログラムを供給する上位Ｃ
ＰＵ１４と、プログラム書き換え時、上位ＣＰＵ１４の
出力線をＥＰＲＯＭ１２のバスに接続して、上位ＣＰＵ
１４からのプログラムをプロセッサ１１にダウンロード
し、ダウンロード終了後、プロセッサ＃０にダウンロー
ドされたプログラムをＥＥＰＲＯＭ１３に転送し、さら
にＥＥＰＲＯＭ１３に転送されたプログラムを他のプロ
セッサ＃１，＃Ｎに順時ダウンロードするように制御す
る制御手段４０を備えた構成としているので、各プロセ
ッサ＃０〜＃Ｎに対し、ダウンロード制御を行うことに
より、ＥＰＲＯＭ１２及びＥＥＰＲＯＭ１３の共有化を
図ることができ、さらに運用中のプログラム変更を可能
にするという効果を得ることができる。

【００８５】したがって、プロセッサ＃０〜＃Ｎに対し
共通化したＥＰＲＯＭ１２及びＥＥＰＲＯＭ１３を用い
れば済むので、プロセッサが増えてもコストが増大する
ことはない。また、運用中などにプログラム変更が発生
した場合でも、上記ダウンロード制御を行うことによ
り、電源断やプログラムＲＯＭ等の交換が不要となると
いう優れた効果がある。

【００８６】第２の実施形態に係るダウンロード回路で
は、プロセッサ毎にダウンロードしていくことからマル
チ接続されたプロセッサの数が増えると、ブート時間が
長くなってしまうことが考えられる。そこで、プロセッ
サの数が増えても一度にダウンロードが可能なダウンロ
ード回路を以下の第３の実施形態で示す。

【００８７】図５は本発明の第３の実施形態に係るダウ
ンロード回路の構成を示す回路図であり、プロセッサが
マルチ接続された場合のダウンロード回路に適用した例
である。なお、本実施形態に係るダウンロード回路の説
明にあたり図３に示すダウンロード回路と同一構成部分
には同一符号を付して重複部分の説明を省略する。

【００８８】図５において、１１，２１，２２はマルチ
接続されたプロセッサ、１２はＥＰＲＯＭ、１３はＥＥ
ＰＲＯＭ、１４は上位ＣＰＵ、１５は制御回路、１６は
双方向バッファ、１７，１８，２３はバッファ、１９，
２５，２６はＲＡＭ、４１は調停回路（監視手段）、４
２，４３はＡＮＤゲート、４４，４５，４６はＯＲゲー
トである。

【００８９】上記プロセッサ１１，２１，２２は、デー
タ入力端子Ｄ、システムリセット入力端子ＲＳＴ、スタ
ート信号入力端子ＳＴＡＲＴＮ、ロード監視端子ＡＣ
Ｋ、ＤＯＮＥ信号出力端子ＤＯＮＥ、各種メモリ制御用
の書き込みイネーブル信号出力端子ＷＥ、出力イネーブ
ル信号出力端子ＯＥを備えている。

【００９０】データ入力端子Ｄには、ＥＰＲＯＭ１２、
ＥＥＰＲＯＭ１３、又は上位ＣＰＵ１４からのプログラ
ムやデータが入力され、また、プロセッサ１１の出力端
子ＤＯＮＥはＡＮＤゲート４２を介して双方向バッファ
１６に接続される。また、プロセッサ２１の出力端子Ｄ
ＯＮＥはＯＲゲート４４を介してプロセッサ１１，２
１，２２のスタート信号入力端子ＳＴＡＲＴＮに接続さ
れ、プロセッサ２２の出力端子ＤＯＮＥはＡＮＤゲート
４３を介してバッファ２３に接続されるとともに、ＯＲ
ゲート４４の他方の入力端子に接続される。また、ＡＮ
Ｄゲート４２，４３の他方の入力端子には、正論理のシ
ステムリセット信号を反転した信号が入力され、ＡＮＤ
ゲート４２，４３はＤＯＮＥ信号とリセット信号の反転
信号とのＡＮＤ論理をとり双方向バッファ１６，バッフ
ァ２３にそれぞれ出力する。

【００９１】また、バッファ２３の出力側は、各プロセ
ッサ＃１〜＃Ｎデータ入力端子Ｄに接続される。

【００９２】また、プロセッサ２１，２２のＥＰＲＯＭ
１２への出力イネーブル信号出力端子ＥＰＲＯＭＯＥ１
〜Ｎ、ＥＥＰＲＯＭ１３への出力イネーブル信号出力端
子ＥＥＰＲＯＭＯＥ１〜Ｎ、及びロード監視端子ＡＣＫ
１〜Ｎは、調停回路４１に入力される。

【００９３】また、調停回路４１の出力イネーブル信号
出力端子ＥＰＲＯＭＯＥ０は、ＯＲゲート４５を介して
ＥＰＲＯＭ１２のＯＥ端子に接続され、出力イネーブル
信号出力端子ＥＥＰＲＯＭＯＥ０は、ＯＲゲート４６を
介してＥＰＲＯＭ１２のＯＥ端子に接続される。

【００９４】また、プロセッサ１１のＥＰＲＯＭ１２へ
の出力イネーブル信号出力端子ＥＰＲＯＭＯＥ０は、Ｏ
Ｒゲート４５を介してＥＰＲＯＭ１２のＯＥ端子に接続
され、ＥＥＰＲＯＭ１３への出力イネーブル信号出力端
子ＥＥＰＲＯＭＯＥ０は、ＯＲゲート４６を介してＥＰ
ＲＯＭ１２のＯＥ端子に接続される。

【００９５】上記調停回路４１は、プロセッサ２１，２
２からのロード監視端子ＡＣＫ１〜Ｎの各端子からのＡ
ＣＫ信号入力を基に、ＲＯＭ（ＥＰＲＯＭ１２、ＥＥＰ
ＲＯＭ１３）に対するアドレス生成、ダウンロード時に
全てのプロセッサ２１，２２が同じタイミングで正常に
ロードできているかを監視する回路である。

【００９６】前述したように、ＤＯＮＥ信号は双方向バ
ッファ１６，バッファ２３のＧａｔｅ信号をプロセッサ
＃０，＃１，＃Ｎでアサートするための信号であり、プ
ロセッサ＃０，＃１，＃Ｎは、リセット後「Ｈ」を出力
し、ダウンロード終了後「Ｌ」を出力する。本実施例で
は、プロセッサ＃０のＤＯＮＥ信号をプロセッサ＃１，
＃Ｎのリセット信号ＲＳＴに出力する。これにより、プ
ロセッサ＃０のＤＯＮＥ信号をネゲートするとプロセッ
サ＃１，＃Ｎが一斉にダウンロードを開始する。

【００９７】このように、プロセッサ＃０がダウンロー
ドを終了すると、プロセッサ＃１，＃Ｎが一度にダウン
ロードできるように構成されている。

【００９８】さらに、プロセッサ＃１，＃Ｎが正常にダ
ウンロードが完了したとき「０」を検出し、これをＳＴ
ＡＲＴＮ信号として全プロセッサ通知する機能を備えて
いる。

【００９９】以下、図６の処理フローを参照しながらダ
ウンロード回路の動作について詳細に説明する。図６の
処理フローの説明にあたり、図４の処理フローのステッ
プと同一処理ステップには同一番号を付している。

【０１００】まず、ステップＳＴ１１でプロセッサ＃０
のシステムリセットをオンし、ＲＯＭ側にバスを接続す
る。次いで、ステップＳＴ１２でプロセッサ＃０がＥＰ
ＲＯＭ１２からプログラムを読み込みを開始するととも
に、プロセッサ＃１〜＃Ｎをリセットし、ステップＳＴ
１３でプログラムのダウンロードを完了する。

【０１０１】すなわち、リセット投入時プロセッサ＃０
のＤＯＮＥ信号が「Ｈ」となり、双方向バッファ１６の
Ｇａｔｅ信号がアサートされる。双方向バッファ１６の
ＤＩＲ信号は制御回路１５により制御され、ＥＰＲＯＭ
１２からプロセッサ＃０方向に信号が通過する状態にな
っている。したがって、立ち上げ時は、ＥＰＲＯＭ１２
側にバスは接続され、プロセッサ＃０はＥＰＲＯＭ１２
の内容を読み込み、ダウンロードする。

【０１０２】プロセッサ＃０のＤＯＮＥ信号がネゲート
されると、ステップＳＴ３１でプロセッサ＃１，＃Ｎは
一斉にダウンロードを開始する。

【０１０３】この時、調停回路１５は、全てのプロセッ
サの読みこぼしがないようプロセッサ＃１，＃Ｎから出
力される全てのＡＣＫ信号ＡＣＫ１〜Ｎを監視して、正
常にダウンロードできるように制御する。

【０１０４】全プロセッサのダウンロードが完了すると
（ステップＳＴ１７）、ステップＳＴ３２でプロセッサ
＃１，＃ＮのＤＯＮＥ信号をネゲートして正常動作に移
行し、ステップＳＴ１８でダウンロードしたプログラム
に基づいて通常のオペレーションを開始する。

【０１０５】このように、第３の実施形態に係るダウン
ロード回路は、ダウンロード状態を監視する調停回路４
１を備えているので、全てのプロセッサが正常にダウン
ロードしていることを監視することにより、ＥＥＰＲＯ
Ｍ１３に転送されたプログラムを他の全てのプロセッサ
＃１，＃Ｎに一斉にダウンロードすることができ、ダウ
ンロード時間の大幅な短縮を図ることができる。

【０１０６】なお、上記各実施形態では、マルチ接続さ
れたプロセッサに対するダウンロード回路に適用した例
であるが、接続されるプロセッサの種類、接続形態はど
のようなものであってもよい。例えば、１枚のボード上
にいくつかのプロセッサが搭載されていてもよく、同じ
プログラムで動作するものであればボードが分離してい
ても構わない。さらに、プロセッサの一部又は全部が、
例えばＤＳＰで構成されていてもよい。

【０１０７】また、上記各実施形態では、変更プログラ
ム格納用としてＥＥＰＲＯＭを用いているが、勿論これ
には限定されずフラッシュメモリ等を用いることも可能
である。また、外部からプログラムを供給する供給手段
として上位ＣＰＵを用いているが、プログラムを供給で
きるものであればＣＰＵには限らない。

【０１０８】さらに、上記ダウンロード回路を構成す
る、メモリやバッファ、ゲート回路等の数、種類接続状
態などは前述した上述の実施形態に限られないことは言
うまでもない。

【０１０９】

【発明の効果】本発明に係るダウンロード回路では、プ
ログラムを書き換え可能なメモリと、該メモリにバスを
介して接続され、該メモリに格納されたプログラムを処
理するプロセッサと、外部からプログラムを供給する供
給手段と、プログラム書き換え時、供給手段の出力線を
メモリのバスに接続して、該供給手段のプログラムをプ
ロセッサにダウンロードし、ダウンロード終了後、ダウ
ンロードされたプログラムを該メモリに転送するように
制御する制御手段とを備えた構成としているので、運用
中などにプログラム変更が発生しても電源断やプログラ
ムＲＯＭの交換等を行うことなく、プログラム内容の変
更を外部からダウンロードすることができる。

【０１１０】また、本発明に係るダウンロード回路は、
メモリに複数のプロセッサが接続されており、制御手段
は、プログラム書き換え時、供給手段の出力線をメモリ
のバスに接続して、供給手段のプログラムを第１のプロ
セッサにダウンロードし、ダウンロード終了後、第１の
プロセッサにダウンロードされたプログラムを該メモリ
に転送し、さらに該メモリに転送されたプログラムを他
のプロセッサにダウンロードするように制御するように
構成しているので、各プロセッサに対し、個別のプログ
ラムＲＯＭを用意する必要をなくし、共通のプログラム
ＲＯＭから各々のプログラムにダウンロードを可能にす
るとともに、プログラム内容の変更を外部からダウンロ
ードすることにより、各プロセッサへのダウンロードが
可能になる。

【図面の簡単な説明】

【図１】本発明を適用した第１の実施形態に係るダウン
ロード回路の構成を示すブロック図である。

【図２】上記ダウンロード回路のダウンロード動作を説
明するためのフローチャートである。

【図３】本発明を適用した第２の実施形態に係るダウン
ロード回路の構成を示すブロック図である。

【図４】上記ダウンロード回路のダウンロード動作を説
明するためのフローチャートである。

【図５】本発明を適用した第３の実施形態に係るダウン
ロード回路の構成を示すブロック図である。

【図６】上記ダウンロード回路のダウンロード動作を説
明するためのフローチャートである。

【図７】従来のプロセッサとメモリの関係を説明するた
めの図である。

【図８】従来のプロセッサとメモリの関係を説明するた
めの図である。

【符号の説明】

１１，２１，２２プロセッサ、１２ＥＰＲＯＭ、１
３ＥＥＰＲＯＭ、１４上位ＣＰＵ（供給手段）、１
５制御回路、１６双方向バッファ、１７，１８，２
３，２４バッファ、１９，２５，２６ＲＡＭ、２
０，４０制御手段、４１調停回路（監視手段）

───────────────────────────────────────────────────── フロントページの続き (72)発明者麻生二郎東京都港区虎ノ門１丁目７番12号沖電気工業株式会社内

Claims

【特許請求の範囲】

【請求項１】プログラムを書き換え可能なメモリと、該メモリにバスを介して接続され、該メモリに格納され
たプログラムを処理するプロセッサと、外部からプログラムを供給する供給手段と、プログラム書き換え時、前記供給手段の出力線を前記メ
モリのバスに接続して、該供給手段のプログラムを前記
プロセッサにダウンロードし、ダウンロード終了後、ダ
ウンロードされたプログラムを該メモリに転送するよう
に制御する制御手段とを備えたことを特徴とするダウン
ロード回路。
【請求項２】上記請求項１に記載のダウンロード回路
において、前記メモリに複数のプロセッサが接続されており、前記制御手段は、プログラム書き換え時、前記供給手段
の出力線を前記メモリのバスに接続して、前記供給手段
のプログラムを第１のプロセッサにダウンロードし、ダ
ウンロード終了後、第１のプロセッサにダウンロードさ
れたプログラムを該メモリに転送し、さらに該メモリに
転送されたプログラムを他のプロセッサにダウンロード
するように制御することを特徴とするダウンロード回
路。
【請求項３】上記請求項１に記載のダウンロード回路
において、ダウンロード状態を監視する監視手段を備え、前記メモリに複数のプロセッサが接続されており、前記制御手段は、プログラム書き換え時、前記供給手段
の出力線を前記メモリのバスに接続して、前記供給手段
のプログラムを第１のプロセッサにダウンロードし、ダ
ウンロード終了後、第１のプロセッサにダウンロードさ
れたプログラムを該メモリに転送し、さらに該メモリに
転送されたプログラムを他のプロセッサに一斉にダウン
ロードするように制御し、前記監視手段は、ダウンロード時全てのプロセッサが正
常にダウンロードしていることを監視することを特徴と
するダウンロード回路。
【請求項４】前記供給手段は、前記制御手段に接続さ
れたマイクロコンピュータであることを特徴とする請求
項１記載のダウンロード回路。