JPH09237857A - 半導体装置 - Google Patents

半導体装置

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JPH09237857A
JPH09237857A JP9045857A JP4585797A JPH09237857A JP H09237857 A JPH09237857 A JP H09237857A JP 9045857 A JP9045857 A JP 9045857A JP 4585797 A JP4585797 A JP 4585797A JP H09237857 A JPH09237857 A JP H09237857A
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Abstract

(57)【要約】 【課題】 回路素子が形成されている半導体基板を絶縁
体支持体上に半田付けにより結合した半導体装置におい
て、ビィア開口の側壁にクラックが発生せず、基板上の
回路素子の性能にバラツキが生じない半導体装置及びそ
の製造方法を提供する。 【解決手段】 この半導体装置は支持体（２０）に半田
付けしたチップ（７）を具える。チップは半導体基板
（１０）と、ビィア開口（１６）と、基板の背面上に形
成した接地面（１２）と、ビィア開口（１０）の内側に
連続するように堆積した付着防止層（１３）とを有す
る、付着防止層（１３）にはぬれないが接地層（１２）
にはぬれる半田層（１４）がビィア開口中に球形状部分
（１４ｂ）を有すると共にビィア開口と機械的に接触し
ていない。この半導体装置の製造方法は、接地面（１
２）及び付着防止層（１３）が形成されている背面（１
０ｂ）との間に半田層（１４）をはさみ、加圧下におい
て溶融させて半田層をビィア開口内で球状に形成する。
付着防止層はマスクを用いないで形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、前面（１０ａ）及
び背面（１０ｂ）を有する半導体基板（１ ０）、前記
前面上の回路の導体素子（２）、前記基板を貫通するよ
うに延在すると共に前記導体素子（２）と一致する底部
（１６ｃ）及び側壁（１０ｃ）を有するビィア開口、及
び、前記背面並びにビィア開口の側壁（１０ｃ）及び底
部（１６ｃ）を覆うと共に前記導体素子への接続部を形
成する導体層すなわち接地面（１２）を有するチップ
と、このチップが背面で半田付けされる受容面（２０
ａ）を有する支持体（２０）とを具える半導体装置に関
するものである。
【０００２】本発明は、この半導体装置の製造方法にも
関する。本発明は、集積回路の製造、特にガリウム砒素
基板上にモノリシックに集積されるマイクロ波周波数回
路（ＭＭＩＣ）の製造に用途が見い出される。
【０００３】
【従来の技術】このような半導体デバイス及びその製造
方法は三菱電気株式会社により出願された欧州特許出願
ＥＰ−６３１３１３（以後引用例ＫＯＳＡＫＩという）
から既知である。既知のデバイスは、上述した素子に加
えて、チップの後面を支持体上に固着するのに使用され
る半田材料の付着を防止するのに好適な材料の層を具え
ている。
【０００４】上記引用例では、前記付着防止材料の層を
基板の後面上の接地面上に、この層が金属化ビィアの底
部のみを覆うように堆積させている。この付着防止層は
ビィアの底部から、基板材料の降伏抵抗の関数として計
算される距離ｄの位置で終端させる。この距離ｄは１５
０μｍの厚さを有する砒化ガリウム基板では７３．７μ
ｍである。後面を支持体に半田付けする際に、Ａｕ−Ｓ
ｎ半田材料は前記付着防止層が設けられたビィア壁面に
沿ってビィア内に隆起するが付着防止層のレベルで正確
に停止する。
【０００５】従って、ビィアの底部から、１５０μｍの
基板の厚さの関数として計算された高さｄ＝７３．７μ
ｍに亘って半田材料のない自由空間が形成される。ビィ
ア内の半田材料Ａｕ−Ｓｎの上面はデバイスの前面及び
後面に平行な平面になるか、ビィアの底部に向かってく
ぼんだ凹面を呈する点に注意されたい。
【０００６】また、半田材料Ａｕ−Ａｎはビィアの高さ
のほぼ半分に亘って付着防止層が設けられていないビィ
ア壁面の下半部に強く付着する。付着高さは実際上、１
５０μｍのビィアの高さからｄ＝７３．７μｍの自由空
間の高さを引いた値に等しい点に注意されたい。更に、
高さｄを有する付着防止層の形成はその製造プロセスに
特別のマスキング工程を必要とする。
【０００７】引用例ＫＯＳＡＫＩは、支持体に半田付け
されるビィアが設けられたチップの製造において生ずる
２つの技術的問題を解決する技術を特許請求している。
第１の技術的問題は、デバイスの後面及びビィアの内面
に、Ａｕ−Ｓｎ半田材料の付着に好適な金層からなる接
地面を設けるだけである場合に生ずる。Ａｕ−Ｓｎ材料
による支持体への半田付け処理中に、この半田材料は金
をぬらして自然にビィア内を隆起し、ビィアを完全に満
たし、前記引用例の図２０ａ及び２０ｂに示されている
ように次の冷却時に収縮により基板に亀裂を発生する。
【０００８】第２の技術的問題は、ぬれを防止する層を
ビィアの壁面全体に設けるがチップの後面の接地面の他
の部分には設けない場合に生ずる。この場合には、前記
引用例の図２１に示されているように、支持体への半田
付け中に、前記Ａｕ−Ｓｎ半田材料がビィア内に全く隆
起しない。この場合には半田付けされたチップが熱放散
に問題を生ずる。
【０００９】他の技術的問題も本発明に至った種々の考
察において明らかになった。第１に、前記図２０ａ及び
２０ｂにつき述べた第１の技術的問題に関し、基板のビ
ィアの周囲に亀裂が発生するのみならず、接地面として
もぬれ促進層としても作用する金層はビィアの底部にお
いて剥がれる傾向もある。更に、半田付け処理は上部回
路素子にも亀裂を生起する傾向がある。従って、この場
合には報告されていない悪い結果、即ち接地面の破断の
可能性も生ずる。
【００１０】更に、前記図２１に示されている第２の問
題に関し、内部ぬれ防止層を有する複数のビィアを有す
るデバイスの場合には半田材料はビィア内に全く隆起し
ないということは厳密には正しくないことが実験の結果
判明した。一般に、半田材料は各ビィア内にランダム量
で隆起し、半田付け欠陥を生じたり、ビィア間の後面の
平面部分にふくれを発生する可能性がある。これはデバ
イスの半田付けが極めて悪くなるという悪い結果を導
く。他方、半導体基板は極めて薄く、極めて脆弱である
から、基板がふくれの部分で破損しうるという別の悪い
結果も生じうる。更に、ビィアは一般に最も強く加熱さ
れる回路の位置に設けず、例えば電界効果トランジスタ
のゲートの下に設けられる。従ってビィア間に生ずるふ
くれは最大の熱放散を必要とする部分に正確に位置する
ことになり、大きな欠点のなる。
【００１１】更に、前記引用例の例えば図１ｂに示され
ている解決方法では付着が許されるビィア壁面の高さを
ビィアの総合高さと比較して大きくする。実験の結果、
この付着領域のレベルでも基板の本体内に亀裂を依然と
して生ずることが判明した。これらの亀裂はほぼ垂直で
あり、ビィアの周囲に位置し、一般にデバイスの前面に
は生ぜず、この前面を観察しても見えない。これらの深
い亀裂は、半田を基板材料内へ、特に基板の活性領域方
向に拡散する可能性を与えるという悪い結果をもたら
し、大きな欠点となる。
【００１２】
【発明が解決しようとする課題】本発明の目的は、これ
らの問題がもはや存在しない半導体デバイスを提供する
ことにある。本発明の他の目的は、マスク工程を必要足
とせず、特に簡単にこのデバイスを製造する方法を提供
することにある。
【００１３】
【課題を解決するための手段】本発明は、これらの問題
を解決するために、上述した半導体デバイスにおいて、
前記チップに、更に、ビィア開口内の前記接地面上にの
み堆積され、ビィア開口の底部及び側壁に沿って基板の
後面近くの停止レベルまで連続的に設けられた付着防止
層という層を設け、且つ前記チップを、接地面材料に付
着するが付着防止層をぬらさないタイプの半田材料の層
により前記支持体に固着して、前記半田材料の層が支持
体の支持面と基板の後面との間の平面部分と、ビィア開
口内に存在する球形部とを有するとともに、自由空間
が、前記球形部の全周囲に、半田材料と付着防止層との
間に、ビィア開口の底部から付着防止層の前記停止レベ
ルまで連続的に維持されるようにしたことを特徴とす
る。利点は次の通りである。
【００１４】即ち、球形半田部がビィア開口内に深く隆
起することができ、従って良好な熱放散が保証される；
球形半田部がビィア内を、ビィアの側壁又は底部と機械
的に接触することなく隆起し、従って基板に亀裂を発生
し得ない；及び基板はいくつかのビィアを具えるため、
ビィア内の球形部を構成する半田の分布が極めて均等に
なり、基板と支持体との間の平面領域にふくれが形成さ
れることがない。従って、基板と支持体との間の半田は
極めて良好な機械的品質になり、且つ接地面がマイクロ
波周波数において極めて良好な電気的性能を有する。
【００１５】引用例ＫＯＳＡＫＩから既知の製造方法
は、基板を支持体に半田付けする方法については実際上
何も教えていない。この問題を解決するために、本発明
は上述したデバイスの製造方法において、チップを支持
体上に半田付けするために、 ｋ）半導体基板の後面と支持体の支持面との間に、半田
付けに好適な材料のプリフォーム層という層を介挿し、
付着防止層の材料は半田材料にぬらされないものにする
とともに、半田材料は接地面の材料に強く付着するもの
とする工程と、 ｌ）基板、支持体及びプレフォーム層からなるアセンブ
リを半田材料の溶融温度より高い温度に加熱する工程
と、 ｍ）基板の前面全体に均等に圧力を印加し、基板の後面
と支持体の支持面との間のプレフォーム層を、基板の周
囲からの半田材料の脱出をほとんど許さずに圧縮して、
溶融半田材料をビィア開口内に隆起させる工程と、 ｎ）このように形成したデバイスを冷却する工程と、を
具えることを特徴とする。
【００１６】既知の製造方法において生ずる他の問題
は、付着防止層の実現にマスクを使用し、このマスクを
極めて精密にする必要があること、このマスクを各回路
ごとに相違させる必要があること、及びこのマスクのセ
ンタリング工程を極めて精密に実施する必要があること
にある。
【００１７】本発明は、この問題を解決するために、上
述した製造方法において、チップに付着防止層を設ける
ために、 ｅ）接地面に付着する材料からなり、後面上の接地面及
びビィア開口の底部及び壁面上に連続的に延在する付着
防止層を堆積する工程と、 ｆ）前記付着防止層上に、フォトレジストという感光性
樹脂の層をその外表面がほぼ平面になるようにプレーナ
堆積して、後面の平面部分上の比較的薄い第１部分と、
ビィア開口内の厚い第２部分とを設ける工程と、 ｇ）前記フォトレジスト層の前面を、マスクなしで、前
記第１部分の厚さに等しい又は少なくともこの厚さを実
質的に越えない厚さに亘って照射し、ビィア開口内に堆
積されたフォトレジスト層の部分はその表面の小さな厚
さ部分のみが照射されるようにする工程と、 ｈ）フォトレジスト層の照射部分を現像し、ビィア開口
内の非照射部分を残存させ、ビィア開口内に位置する付
着防止層の部分をマスクするがビィア外に位置する付着
防止層の部分をマスクしないマスクとして作用させる工
程と、 ｉ）ビィア開口外に位置する、即ち基板の後面の平面部
分上に位置する付着防止層の部分を選択的にエッチング
し、下側の接地面はこの選択エッチングの選択性により
残存させる工程と、 ｊ）ビィア開口内に残存するフォトレジスト部分を除去
する工程と、を具えることを特徴とする。
【００１８】この方法は、マスキング工程及びマスクセ
ンタリング工程が省略される利点を有する。他の利点
は、この方法は上述したタイプのデバイスと関連する各
回路及びどの回路に対しても正確に同一であるため、そ
の製造工程が製造中の回路に左右されない点にある。
【００１９】
【発明の実施の形態】半導体装置及びこの半導体装置を
実現するための方法を好適実施例及びその変形例に基い
て詳細に説明する。尚、本発明はこれらの実施例及び変
形例に限定されるものではない。
【００２０】図１において、半導体装置は半田付により
支持体２０に固定されたチップ７を具える。このチップ
７は、前面１０ａ及び背面１０ｂを有する半導体基板１
０と、前面１０ａ上の電子回路１１の導体素子２と、基
板を貫通して延在すると共に導体素子２と一致する底部
１６ｃ及び側壁１０ｃを有するビィア開口１６と、上記
背面１０ｂ並びにビィア開口の側壁１０ｃ及び底部１６
ｃを覆うと共に導体素子までの接続部を形成する接地面
と称せられる導体層とを具える。
【００２１】このチップ７はさらに付着防止層１３と称
する層をさらに具え、この層は、ビィア開口の内側の底
部１６ｃ及び側壁１０ｃ上だけに基板の背面１０ｂと近
接する停止レベル４０ｃ又は４０ｃ′まで連続するよう
に堆積する。
【００２２】チップ７は、接地面１２の材料上に接着す
るが付着防止層１３にはぬれない型式の半田材料層１４
により支持体２０に固定する。この装置において、上記
半田層は支持体２０の受容面２０ａと基板の背面１０ｂ
との間に平坦な部分を有すると共にビィア開口１６の内
側に位置する球状部分１４ｂを有し、半田材料と付着防
止層１３との間で球状部分１４ｂのまわりでビィア開口
の底部から付着防止層の停止レベル４０ｃ，４０ｃ′ま
で連続するように自由空間１６ａ，１６ｂが形成され
る。
【００２３】回路１１はいかなる形式の用途について設
計されることができ、マイクロリボン線又は他の導体に
より相互接続されているいかなる種類の能動素子又は受
動素子を構成することができる。図１において、集積回
路１１は、ゲート金属化層１ａ、オーミックなソースコ
ンタクト１ｂ、及びドレインコンタクト１ｃを有する電
界効果トランジスタと、一端３に図示されている抵抗Ｒ
と、金属化層２として図示したマイクロ波周波数接続部
すなわちラインＬとを具える。接地面の金属化層１２
は、基板１０形成され背面１０ｂから前面１０ａまで横
断的に延在するビィア開口１６を介して例えばラインＬ
の金属化部分２、ソースのコンタクト１ｂ及び抵抗Ｒの
一端３と接触する。回路１１の導体と接地面１２の金属
化層との間の電気的接続は確実に行なわれ、接地面１２
の金属化層はビィア開口１６の側壁１０ｃ上にも連続的
に形成する。
【００２４】特に、この電子回路はモノリックに集積化
された形式のマイクロ波周波数回路（ＭＭＩＣ）とす
る。基板１０はIII-Ｖ族の半導体材料又は半絶縁性材料
とし、例えばガリウム砒素（ＧａＡｓ）又は極めて高い
スイッチング速度が得られる適切な性能を有する他の材
料とする。
【００２５】ガリウム砒素製のマイクロ波周波数回路は
極めて小さく、しかも極めて傷つき易く、特にこれらの
回路は０．１μｍのように小さくし得るゲート長を有す
るトランジスタを具えている。ガリウム砒素（ＧａＡ
ｓ）基板の機械的な特性は実際には通常のシリコン（Ｓ
ｉ）基板の特性よりも遙かに劣る。ガリウム砒素材料は
特に極めてもろい。
【００２６】さらに、マイクロ波周波数回路は極めて薄
い基板を必要とし、この基板の裏側表面の接地面は前面
に実現する導体ラインから予定した距離離す必要があ
る。
【００２７】マイクロ波周波数回路はさらに、電気的に
ほぼ完全な素子として実現する必要がある。このように
するために、接地面への接続は極めて短くしなければな
らず、しかもどんな切れ目もあってはならない。このこ
とからして、壁部が接地面と電気的に連続するメタライ
ゼーションで覆われ、且つガリウム砒素の極めて薄い基
板を経て延在する金属化したビィア開口を実現するのが
特に好適である。
【００２８】そこで、薄くて傷つき易い基板上に実現す
るもろい回路を具えている斯様なチップを支持体に半田
付けにより固定させるには、上に列挙した問題を回避す
るように半田付け処理を高度に仕上げる必要がある。
【００２９】本発明によるデバイスを支持体２０上に固
定させたこのデバイスの様々な部分を図１３Ａ及び図１
３Ｂに示してあり、図１３Ａは約４００倍の倍率で電子
走査顕微鏡で撮った断面写真であり、図１３Ｂは図１３
Ａの写真に基づいて単純化した図である。
【００３０】図１３Ｂの図における参照番号は次のよう
なものをそれぞれ示す。参照番号２は後面１０ｂを有す
る半導体基板１０の前面１０ａ上に回路素子を形成する
金属層であり；参照番号１０ｃは後面１０ｂから前面１
０ａへと基板１０を経て延在する壁部であり；参照番号
１２及び１３は、それぞれ接地面層及び付着防止層であ
り、付着防止層１３は接地面層１２の表面上に、ビィア
凹所のほぼ全壁部にわたって延在するように設けられ、
層１３は特に、メタライゼーション層２によって既に覆
われている底部にまで、基板の前面１０ａから後面１０
ｂの近くまでの壁部１０ｃ上に延在するのに対し、接地
面層１２はビィア内及びビィア外の後面１０ｂの全てを
完全に覆い、層１３は下側面１０ｂにほぼ近い基準レベ
ル４０ｃ，４０ｃ′で停止して、この層１３がビィア凹
所を起すことなく、このビィア凹所のほぼ全壁部を覆う
ようにし；参照番号２０は基板１０を具えているデバイ
スクを、その後面１０ｂでの半田付けにより上に固定さ
せる支持体であり；参照番号１４は上記支持体の上に前
記基板を固定する半田材料である。
【００３１】図１３Ａ及び図１３Ｂの写真及び図面はさ
らに次のようなことも示している。半田層１４ａは後面
１０ｂを支持体２０との間では均一の暑さを有してお
り；半田材料は基板１０の厚さでもあるビィアの高さ全
体の１５％程度の高さにわたってビィアの底部に自由空
間１６ａを残して、このビィアの凹所をほぼ満たし；半
田材料はビィア内では球形１４ｂをしており、その上側
部分１４ｄはドーム状をしており、即ちビィアの凹面に
沿ってほぼ球形をしており、この球形部分１４ｂの半田
材料はビィアの壁部１０ｃの形状に正確に追従するが、
接地面１２上に堆積した付着防止層１３とは接触しな
い。
【００３２】図面に再生した写真には、自由空間１６ａ
と、後面１０ｂに隣接する付着防止層１３の堆積終了個
所に相当するレベル４０ｃ，４０ｃ′との間に延在する
（半田材料１４ｂと付着防止層１３との）離間間隔１６
ｂが極めてはっきりと示されている。
【００３３】図１３Ａの写真及び図１３Ｂから明らかと
なる本発明によるデバイスの利点は次のような点にあ
る。即ち、約１５％の自由空間１６ａが、約５０％であ
った従来のものよりも小さく（１５０μｍに対して７
３．７μｍ）、しかも前記離間間隔１６ｂは実際には無
視できるから、放熱が極めて良好であること；球形の半
田材料１４ｂが離間間隔１６ｂのおかけでビィアの壁部
と決して機械的に接触しないから半導体基板に亀裂が生
じないこと；半田がビィアの壁部と時たま接触するレベ
ル４０ｃ，４０ｃ′を越える部分１４ｃの高さがビィア
全体の高さの５％程度で、極めて小さく、基板に亀裂を
生じさせることはできないことにある。
【００３４】図１３Ａの写真に示したデバイスは：ヒ化
ガリウム製の厚さ１００μｍの基板１０と；３５μｍの
厚さの半田層１４（この層は当然もっと薄くしたり、厚
くしたりすることができる）と；１５μｍ程度の高さを
有する自由空間１６ａ（この自由空間の高さは、例えば
ビィアの全高さの数パーセントから２５％にまで変える
ことができる）と、約８５μｍの高さの球形半田塊１４
ｂ（この高さは自由空間１６ａの高さを変える）と；を
具えており、球形の半田部分１４ｂと、付着防止層１３
との間の離間間隔１６ｂは０．１〜０．２μｍ程度と
し、この間隔１６ｂの値は当業者が するような所定の
範囲にわたって変えることができ、一般にこの間隔は１
μｍよりも小さくするか、又は１μｍ程度とし；付着防
止層１３が終るレベル４０ｃ，４０ｃ′と基板の後面１
０ｂとの間の距離は０〜１０μｍ程度、即ちビィアの高
さの０〜１０％とする。
【００３５】接地面用の層１２は金（Ａｕ）製とし、付
着防止層１３はチタン（Ｔｉ）製とし、半田層１４は金
−錫（Ａｕ−Ｓｎ）製とする。このデバイスは特に、材
料及び寸法の選定に関して変更が可能である。
【００３６】図１４Ａは図１３Ａと同じビィアの一部を
約６２５倍の大きな倍率で撮った写真である。図１４Ａ
の写真に基づいて単純化した図１４Ｂの図は、付着防止
層１３が終る点４０ｃ，４０ｃ′を越えると、これらの
領域では材料１２と１４とを見分けられないように、半
田１４ｃ，１４ａが接地面１２に強力に付着する。従っ
て、付着防止層１３によって球形の半田塊１４ｂとビィ
ア凹所の壁部との間に離間距離１６ａ，１６ｂを保つこ
とができる。
【００３７】図１５は本発明により形成した７つのビィ
アを設けた基板を支持体に半田付けした断面を約５０倍
の倍率で電子走査顕微鏡にて撮った半導体基板と支持体
との２つの隣接部分の写真である。この写真は主表面上
の半田の均一性に見られる本発明の利点を立証してい
る。半田はビィア内で均一的に隆起しており、不都合な
あぶくは生じていない。チップ及び支持体を実現する方
法は図２〜図１０及び図１１に示したようなステップ
ａ）〜ｊ）を含むものである。
【００３８】図２及び図１に示したように、この方法は
先ず： ａ）前面１０ａ及び後面１０ｂを有する半導体基板１０
を準備し、且つ受け面２０ａを有する支持体２０を準備
するステップと、 ｂ）基板の前面１０ａ上に少なくとも導体素子２，１ｂ
又は３を有する回路１１を製造するステップと、 ｃ）後面１０ｂから前面１０ａへと基板１０を経て縦方
向に延在し、回路素子と接触するような少なくとも１個
のビィア開口１６を形成するステップと；とを含む。
【００３９】図２は逆さにした半導体デバイスを示す。
電子回路１１は、例えば前面１０ａ上に形成したＭＭＩ
Ｃタイプのマイクロ波周波数回路とする。ここでは後面
１０ｂが上を向いており、基板１０は適当な位置に保持
する。前記ステップｃ）では、ビィア開口が例えば回路
１１の導体素子２，１ｂ又は３の１つと確実に接触する
ようにこのビィア開口を形成する。ビィア開口は、例え
ばＨ2 ＳＯ4 ，Ｈ2 Ｏ及びＨ2 Ｏの混合液中での湿潤エ
ッチングによるか、或いは又反応性イオンエッチング
（ＲＩＥ）による乾式エッチングにより実現する。ここ
で述べた例では、基板をヒ化ガリウム（ＧａＡｓ）製と
し、その厚さを約１００μｍとし；各ビィア開口の後面
１０ｂ側の直径を、例えば５０〜１５０μｍの範囲内に
ある約１００μｍの大きさとする。
【００４０】製造プロセスは次に： ｄ）半導体材料に付着し、且つ後面１０ｂ上及びビィア
開口の底部１６ｃ及び壁部１０ｃ上に連続して延在し
て、前面１０ａの回路１１の導体素子、例えば導体素子
２と電気的に接触する接地面層１２を堆積するステッ
プ；を含む。
【００４１】図３における接地面メタライゼーション層
１２の形成は第１層１２ａ又はボンディング層を形成す
るステップを含む。ここで述べた例におけるボンディン
グ層１２ａは、チタン（Ｔｉ）が酸化しないようにアル
ゴン（Ａｒ）中でチタン（Ｔｉ）を矢印２２ａで記号化
した陰極スパッタ法により形成する。この層の厚さは
０．００１〜０．１５μｍの範囲内の値、好ましくは
０．１μｍの厚さとする。意図する効果を得るために
は、単原子チタン（Ｔｉ）層を複数の層にして、この層
１２ａを厚くすれば十分である。図４では接地面メタラ
イゼーション層１２の形成に第２層１２ｂを形成するこ
とを含む、この第２層１２ｂと第１層のボンディング層
１２ａとで接地面層１２を適切に形成する。このプロセ
スの変形例を示す図１１では、第１層１２ａをなくし
て、接地面メタライゼーション層を第２層１２ｂだけで
形成する。上述した例では第２層１２ｂを金（Ａｕ）製
とし、これは矢印２２ｂで記号化したような電着法によ
り設ける。この第２層１２ｂの厚さは、例えば２〜３μ
ｍの範囲内にある２．５μｍの厚さとするのが好適であ
る。一般に、接地面１２用のメタライゼーション材料
は、半田材料１４への付着を促進するその湿潤特性を考
慮して選定する。
【００４２】製造プロセスは次に図５に示すようにチッ
プ７に付着防止層１３を設ける次のようなステップ、即
ち ｅ）接地面１２に付着する材料製で、しかも後面１０ｂ
の上及びビィア開口の壁部１０ｃの前記接地面上に連続
して延在する付着防止層１３を堆積するステップ；を含
む。
【００４３】付着防止層１３の材料としては、後に半田
材料１４が付着しないようなものを選定する。付着防止
層は、例えば誘電体、合成樹脂材料、樹脂、ガラス又は
金属とすることができる。半田材料は、連続的に製造さ
れる他の半導体デバイスと製造上相乗作用が得られるよ
うなものを選定するのが好適である。これを達成するた
めには、半田材料を８０対２０の比率の金と錫（Ａｕ−
Ｓｎ）の合金とするのが好適である。こうした条件のも
とで、この合金によっては湿潤されず、しかも極めて良
好な結果を持たらす付着防止層の材料はチタン（Ｔｉ）
である。図５の付着防止層１３は、矢印２３で記号化し
た陰極スパッタ法によりチタン（Ｔｉ）を例えば０．２
〜０．５μｍの範囲内にある０．３μｍ程度の厚さにス
パッタして形成するのが好適である。
【００４４】図６及び図７におけるプロセスは産業上の
利点を提供し、且つ改善パフォーマンスを呈するデバイ
スを供給するのに特に重要なプロセスであり、これは次
のようなステップｆ）及びｇ）を含む。
【００４５】ｆ）前記付着防止層１３の上に矢印２４で
記号化したようにプレーナ法でホトレジストと賞する感
光性樹脂層４０を堆積し、この層の外側面４０ａがほぼ
平坦となり、この層が前記後面の平坦部分の上に比較的
薄い第１厚さｅ１の部分と、ビィア１６の開口内の厚い
第２厚さｅ２の部分とを有するようにする。感光性樹脂
４０と同じ結果を達成する任意のものを代わりに使用す
ることもできる。
【００４６】前記製造プロセスは： ｇ）マスクを用いないで、前記ホトレジスト層４０の表
面全体を適当な波長を有する光で慣例の方法にて矢印２
５で記号化したように照射し、ビィアの開口内側に堆積
されたホトレジスト層の部分が、その表面にて薄い厚さ
ｅ１又は１＋ｅ３ほどには照射されないようにする照射
ステップ；も含む。
【００４７】後面１０ｂの平坦面及びビィア開口の表面
上のホトレジストの薄い厚さｅ１に相当する限られた厚
さの範囲４０ｄ内で均一に行なう照射は、その照射エネ
ルギーを制御することによる当業者に既知の方法にて得
られる。
【００４８】後面１０ｂの平坦領域の上にある全ホトレ
ジスト層は厚さｅ１にわたった照射すべきであり、実質
上それ以上には照射しないようにすることが重要であ
る。数μｍの変動、例えばｅ３＝１〜１０μｍで、ｅ１
とｅ１＋ｅ３との間の範囲内にある照射深度が達成され
るような約５μｍの補足的な照射深度は許容可能となる
ことができ、このような作業は業者が容易に行なうこと
ができる。このような照射はマスクを必要とせず、その
特別な装置は或る特定の回路におけるビィア開口の特別
な配列、即ち特に所定の回路用に設計したマスクに依存
する。このマスクは心立てするのに困難な作業を決して
必要とせず、照射は回路には無関係である。
【００４９】製造プロセスは次に図８及び図９に示すよ
うなステップｈ）及びｉ）を含む。 ｈ）ホトレジスト層４０の照射した部分４０ｄを矢印２
６にて記号化したように通常の方法で現像して、ビィア
開口の内側に位置する付着防止層１３用のマスクとして
作用させるビィア開口の内側の非照射部分４０ｂを残存
させ、この層のビィア開口外にある部分を露出させるス
テップ。
【００５０】上記非照射部分４０ｂの上側面４０ｃ又は
４０ｃ′は付着防止層１３の上側面と同じか、それより
も僅かに低いレベルにある。ビィア開口内のホトレジス
トｉの厚さは、図７に示したように最初の厚さｅ２から
照射後になくなった分の厚さｅ１＋ｅ３を差引いた厚さ
に等しい。ホトレジスト部分４０ｂは次位邸の回路に特
有な工具を何等用いることなく形成したマスクを成し、
これはビィア開口内の付着防止層１３を保護する。
【００５１】前記製造プロセスはさらに次のようなステ
ップ、即ち ｉ）ビィア開口の外側及び基板背面の平坦部分の上に位
置する付着防止層１３の部分を選択エッチングし、この
エッチング処理の選択性により付着防止の下にある接地
面層１２の部分を保存させるステップ；も含む。
【００５２】図９では、保護されず、しかも後面の平坦
部分の上に位置する付着防止層１３の部分を矢印２７に
より記号化した選択エッチング処理、即ちこの付着防止
層１３を、その下にある層１２を侵食することなく侵食
するエッチング処理によりエッチングする。この例で
は、選択湿潤エッチング法を弗化すいそ酸を基剤とした
化学溶液内で行なうか、或いは又乾式反応性イオンエッ
チング法をフッ素プラズマ内で行なうことができる。
【００５３】製造プロセスは次に図１０及び図１１に示
す次のようなステップ、即ち ｊ）ビィア開口１６の内側に残っているホトレジスト部
分４０ｂを通常の方法で除去するステップ；含む。
【００５４】ホトレジストを除去した後には、ビィア開
口内に、この開口の内部だけに限られて、照射深度に相
当するレベル４０ｃ又は４０ｃ′を越えない付着防止層
１３の部分が残存する。図１１は、照射深度が例えばｅ
１＋５μｍ程度であった場合に、付着防止層１３の部分
だけがレベル４０ｃ′に達する場合を示している。この
レベル４０ｃ′はビィア開口の内側に僅かにへこんだ所
に位置する。
【００５５】最後にチップ７を半田付けにより支持体２
０上に固着する作業を図１２Ａ及び図１２Ｂに示してあ
り、この作業はステップｋ）〜ｎ）を含む。
【００５６】ｋ）半導体基板の後面１０ｂと支持体２０
の受け面２０ａとの間に半田付けするのに好適な材料製
のプレフォーム層と称する層１４をサンドウィッチ状に
介在させ、付着防止層１３の材料を、それが半田材料１
４によっては湿潤されることのないようなものとずくと
共に、半田材料は、それが接地面１２の材料に強力に付
着するようなものとするステップ。
【００５７】この例では、プレフォームを金−錫（Ａｕ
−Ｓｎ）合金とし、アセンブリを共融混合物材料の２８
０℃程度の溶融温度よりも僅かに高い温度にして、プレ
フォームを溶融させるようにする。
【００５８】ｍ）基板の後面１０ｂと支持体の受け面２
０ａとの間のプレフォーム１４を、半田材料が基板のま
わりに逃げないように押圧するために基板の前面全体に
均一に圧力をかけて、溶融半田材料をビィア開口内にて
隆起させるようにするステップ。
【００５９】１ｍｍ2 当たり数グラムの均一圧力を、例
えば適当な工具によって与える。半田が基板のまわりに
逃げないようにする手段も講じて、圧縮効果が相殺され
ないようにする。当業者は経験に基づいて適当な方法で
１ｍｍ2 当たり例えば１〜５０ｇの圧力値を選択して、
半田材料をビィア開口内で適当な高さにまで隆起させる
ことができる。圧力は特に、半田の粘性及びビィア開口
の数及び寸法に依存する。 ｎ）デバイスを冷却するステップ。
【図面の簡単な説明】
【図１】基板の一方の表面上に回路を具え、基板の他方
の表面で支持体上に半田付けにより固着されたチップを
具える半導体デバイスの断面図である。
【図２】図１の半導体デバイスの製造方法におけるビィ
アのエッチング工程後のチップを示す。
【図３】接地面のための第１金属化層を設ける工程を示
す。
【図４】接地面のための第２金属化層を設ける工程を示
す。
【図５】付着防止層を設ける工程を示す。
【図６】プレーナフォトレジスト層を堆積する工程を示
す。
【図７】フォトレジスト層をマスクの使用なしで照射す
る工程を示す。
【図８】フォトレジスト層の照射部分を現像する工程を
示す。
【図９】フォトレジストの残存部分により保護されてな
い領域の付着防止層をエッチングする工程を示す。
【図１０】フォトレジストの除去後のデバイスを示す。
【図１１】本発明の変形例のチップを示す。
【図１２】図１０又は図１１のチップを支持体上に半田
付けにより固着する方法を示し、Ａはチップを支持体上
に固着するために必要な素子をどのように用意し配置す
るかを示し、Ｂは半田付け工程の結果を示す。
【図１３】ビィアの断面の写真及びこの写真に基づく簡
略図である。
【図１４】図１３の一部分の拡大写真及びこの写真に基
づく簡略図である。
【図１５】完成デバイスの断面の写真を示す。
【符号の説明】
２ 金属層 ７ チップ １０ 半導体基板 １１ 電子回路 １２ 接地面層 １３ 付着防止層 １４ 半田層 １６ ビィア開口 ２０ 支持体 ４０ ホトレジスト層

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 前面（１０ａ）及び背面（１０ｂ）を有
    する半導体基板（１０）、前記前面上の回路の導体素子
    （２）、前記基板を貫通するように延在すると共に前記
    導体素子（２）と一致する底部（１６ｃ）及び側壁（１
    ０ｃ）を有するビィア開口、及び、前記背面並びにビィ
    ア開口の側壁（１０ｃ）及び底部（１６ｃ）を覆うと共
    に前記導体素子への接続部を形成する導体層すなわち接
    地面（１２）を有するチップと、このチップが背面で半
    田付けされる受容面（２０ａ）を有する支持体（２０）
    とを具える半導体装置において、 前記チップが、前記接地面のビィア開口の内側だけに堆
    積され前記底部（１６ｃ）及び側壁（１０ｃ）上に前記
    基板の背面（１０ｂ）に近接する停止レベル（４０ｃ，
    ４０ｃ′）まで連続的に形成した付着防止層と称する層
    （１３）をさらに具え、 前記チップ（７）が、前記接着面の材料（１２）に接着
    し前記付着防止層（１３）に対してぬれない形式の半田
    材料層（１４）により前記支持体（２０）に固定され、 前記半田材料層（１４）が、前記支持体（２０）の受容
    面（２０ａ）と基板の背面（１０ｂ）との間に平坦な部
    分を有すると共に前記ビィア開口（１６）の内側に存在
    する球状部分（１４ｂ）を有し、 前記半田材料と付着防止層（１３）との間でビィア開口
    の底部から付着防止層の停止レベル（４０ｃ，４０
    ｃ′）まで前記球状部分（１４ｂ）の周りで連続的に自
    由空間（１６ａ，１６ｂ）が形成された半導体装置。
  2. 【請求項２】 請求項１に記載の半導体装置において、
    前記付着防止層の停止レベル（４０ｃ，４０ｃ′）と基
    板の背面（１０ｂ）との間の距離がビィア開口の高さの
    ０％から１０％との間にあり、前記球状半田部分（１４
    ａ）がビィア開口の底部（１６ｃ）に向くドーム状の頂
    部を有し、ドームの頂部（１４ｄ）と前記底部（１６
    ｃ）との間の自由空間（１６ａ）がビィア開口の高さの
    ０％以上で２５％以下とされ、前記球状の半田部分（１
    ４ａ）とビィア開口のの側壁（１０ｃ）との間の自由空
    間（１６ｂ）が前記高さの１０％以上で約１％以下とし
    た半導体装置。
  3. 【請求項３】 請求項２に記載の半導体装置において、
    前記基板が１００μｍの厚さを有し、付着防止層（１
    ３）の停止レベル（４０ｃ，４０ｃ′）が基板の背面
    （１０ｂ）から０と１０μｍとの間にあり、前記ドーム
    の頂部（１４ｄ）とビィア開口の底部（１６ｃ）の付着
    防止層との間の自由空間（１６ａ）が０μｍから約２５
    μｍまでにあり、前記球状半田部分（１４ａ）と側壁
    （１０ｃ）との間の自由空間が０μｍから１μｍ程度と
    した半導体装置。
  4. 【請求項４】 請求項３に記載の半導体において、前記
    付着防止層の停止レベル（４０ｃ′）が基板の背面（１
    ０ｂ）から約５μｍに位置し、前記ドームの頂部（１４
    ｄ）と付着防止層（１３）との間の自由空間を約１５μ
    ｍとし、前記球状半田部分（１４ａ）と側壁（１０ｃ）
    との間の自由空間（１６ｂ）は約０．１μｍと０．５μ
    ｍとの間とした半導体装置。
  5. 【請求項５】 請求項１から４までのいずれか１項に記
    載の半導体装置において、前記付着防止層（１３）を導
    電性材料で構成した半導体装置。
  6. 【請求項６】 請求項５に記載の半導体装置において、
    前記付着防止層（１３）の導電性材料をチタニウム（Ｔ
    ｉ）とし、半田付材料（１４）を金とスズとの（Ａｕ−
    Ｓｍ）合金とした半導体装置。
  7. 【請求項７】 請求項６に記載の半導体装置において、
    前記接地面（１２）が、金（Ａｕ）の導電層の前に堆積
    され、半導体材料に結合するためのチタニウム金（Ｔｉ
    −Ａｕ）の薄層を含む半導体装置。
  8. 【請求項８】 請求項１から７までのいずれか１項に記
    載の半導体において、前記半導体基板（１０）をIII-Ｖ
    族材料で構成した半導体装置。
  9. 【請求項９】 請求項８に記載の半導体装置において、
    前記チップ（７）の前面（１０ａ）上に配置した回路を
    モノリシックに集積化されたマイクロ波周波数回路（Ｍ
    ＭＩＣ）とし、前記基板（１０）をガリウム砒素（Ｇａ
    Ａｓ）で構成した半導体装置。
  10. 【請求項１０】 前面（１０ａ）及び背面（１０ｂ）を
    有する半導体基板（１０）、前記前面上の回路の導体素
    子（２）、前記基板を貫通するように延在すると共に前
    記導体素子（２）と一致する底部（１６ｃ）及び側壁
    （１０ｃ）を有するビィア開口、及び、前記背面並びに
    ビィア開口の側壁（１０ｃ）及び底部（１６ｃ）を覆う
    と共に前記導体素子への接続部を形成する導体層すなわ
    ち接地面（１２）を有するチップと、このチップが背面
    で半田付けされる受容面（２０ａ）を有する支持体（２
    ０）とを具え、前記チップが、前記接地面のビィア開口
    の内側だけに堆積され前記底部（１６ｃ）及び側壁（１
    ０ｃ）上に前記基板の背面（１０ｂ）に近接する停止レ
    ベル（４０ｃ，４０ｃ′）まで連続的に形成した付着防
    止層と称する層（１３）をさらに具える半導体装置を形
    成する工程（ａ〜ｊ）を有する請求項１から９までのい
    ずれか１項に記載の半導体装置を製造する方法におい
    て、前記チップ（７）を基板（２０）上に半田付けする
    ために、さらに以下の工程、 ｋ）前記半導体基板の背面（１０ｂ）と前記支持体（２
    ０）の受容面（２０ａ）との間に、半田付けに好適なプ
    リフォーム層と称する層（１４）をはさむように形成
    し、前記付着防止層（１３）の材料を半田付材料にぬれ
    ることができず、半田付け材料を前記接地面の材料に強
    く接着するようにする工程と、 ｌ）基板（１０）と、支持体（２０）と、プリフォーム
    層（１４）とから構成される基体を、前記半田付け材料
    の溶融温度以上の温度に加熱する工程と、 ｍ）前記基板の前面全体に亘って均一な圧力を作用さ
    せ、基板の背面（１０ｂ）と支持体の受容面（２０ａ）
    との間のプリフォーム層を半田付け材料が基板の周囲か
    ら逃げないようにしながら圧縮し、溶融した半田付け材
    料を前記ビィア開口内で上昇させる工程と、 ｎ）このように形成したデバイスを冷却する工程とを具
    える半導体装置の製造方法。
  11. 【請求項１１】 前記チップに付着防止層（１３）を形
    成するため、 ｅ）前記接地面（１２）に接着する材料から成る付着防
    止層（１３）を、前記背面（１０ｂ）並びにビィア開口
    の底部（１６ｃ）及び側壁（１０ｃ）上に前記接地面上
    で連結して延在するように堆積する工程と、 ｆ）前記付着防止層（１３）上に、ほぼ平面の外側面を
    有する平坦状に、前記背面の平面部分上には相対的に薄
    い第１の厚さ（ｅ１）となりビィア開口（１６）の内側
    では厚い第２の厚さ（ｅ２）となるようにフォトレジス
    トと称する感光性樹脂層を堆積する工程と、 ｇ）前記感光層（４０）の全面に亘って、マスクを用い
    ることなく、前記第１の厚さ（ｅ１）に等しいか又は少
    なくとも大幅に超えない厚さに亘って露光して、前記ビ
    ィア開口の内側に堆積したフォトレジスト層の部分がそ
    の表面において薄い厚さ（ｅ１，ｅ１＋ｅ３）に亘って
    露光する工程と、 ｈ）前記フォトレジスト層の露光された部分（４０ｄ）
    を現像し、ビィア開口内に存在する付着防止層に対して
    はマスクとして作用し、ビィア開口の外部に位置する付
    着防止層の部分に対してはマスクとして作用しないよう
    に、露光されない部分（４０ｂ）をビィア開口内に残存
    させる工程と、 ｉ）前記付着防止層（１３）の、ビィア開口の外部に位
    置する部分すなわち基板の背面の平面部分上に位置する
    部を選択的にエッチングし、このエッチング処理の選択
    性により前記接地層（１２）の下側部分を残存させる工
    程と、 ｊ）前記ビィア開口（１６）の内側に残存するフォトレ
    ジスト層の部分（４０ｂ）を除去する工程とを具える請
    求項１０に記載の半導体装置の製造方法。
  12. 【請求項１２】 前記チップ（７）及び支持体（２０）
    を形成するため以下の工程、 ａ）前面（１０ａ）及び背面（１０ｂ）を有する半導体
    基板を用意すると共に、受容面（２０ａ）を有する支持
    体を用意する工程と、 ｂ）導体素子（２，１ｂ，３）を有する回路（１１）を
    基板の前面（１０ａ）上に形成する工程と、 ｃ）前記背面（１０ｂ）から前面（１０ａ）まで基板
    （１０）を貫通するように延在する少なくとも１個のビ
    ィア開口（１６）を、前記回路の導体素子と一致するよ
    うに形成する工程と、 ｄ）前記半導体材料に接着する接地層（１２）を堆積
    し、この接地層が前記背面上に延在すると共に、ビィア
    開口の底部（１６ｃ）及び側壁（１０ｃ）上に連続して
    前記回路の導体素子を前記前面に接続する工程とを有す
    る請求項１１に記載の半導体装置の製造方法。
  13. 【請求項１３】 請求項１０から１２までのいずれか１
    項に記載の半導体装置の製造方法において、工程（ｍ）
    で作用する圧力を１〜５０ｇ／ｍｍ2 程度とした半導体
    装置の製造方法。
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